JP2018163548A - 演算装置、演算装置制御方法、プログラム - Google Patents

Abstract

【課題】演算装置において、突発的に発生する電源ノイズによる誤作動を抑制することが難しい、という課題を解決すること。【解決手段】クロックの供給を受けて動作する演算装置が制御手段を有する。制御手段は、入力された電源電圧値と予め定められた第１の閾値とに基づいて、前記クロックの供給を停止する。また、制御手段は、前記電源電圧値と前記第１の閾値よりも大きな値を有する第２の閾値とに基づいて、前記クロックの供給を再開する。【選択図】図３

Description

本発明は、演算装置、演算装置制御方法、プログラムに関し、特に、障害の発生を抑制する演算装置、演算装置制御方法、プログラムに関する。

ＬＳＩなどの演算装置において電源電圧が大きく変動するなどの電源ノイズが発生すると、演算装置が誤作動するおそれがある。そこで、このようなおそれに対処するための技術が知られている。

例えば、特許文献１には、クロック生成回路と、命令実行状態と命令停止状態との間で状態遷移可能な命令実行回路と、第１の回路と、第２の回路と、制御回路と、を有する演算処理装置が記載されている。特許文献１によると、第１の回路は、第１のクロック抑止指示が入力された場合、内蔵する第１の内部回路へのクロックの印加を抑止する。また、第２の回路は、第２のクロック抑止指示が入力された場合、内蔵する第２の内部回路へのクロックの印加を抑止する。そして、制御回路は、命令実行回路が命令実行状態から命令停止状態へと遷移した場合に、第１の回路に第１のクロック抑止指示を出力した後に第２の回路に第２のクロック抑止指示を出力する。特許文献１によると、このように構成することで、命令停止状態と命令実行状態との消費電力差に伴う電源ノイズの発生を防止することが可能となる。

また、関連する技術として、例えば、特許文献２がある。特許文献２には、低電圧検出回路と、レベルシフト回路とを有する制御システムが記載されている。特許文献２によると、何らかの原因によって主電源の電圧が低下し、閾値のレベルを下回ると、低電圧検出回路がイネーブル信号をロウレベルに変化させる。すると、クロック信号ＣＬＫの供給がレベルシフト回路によって停止されることになる。

特開２０１３−２０５９０５号公報 特開２００８−１０２７６６号公報

特許文献１に記載されている技術の場合、命令実行回路が命令実行状態から命令停止状態へと遷移した際に第１の回路に第１のクロック抑止指示を出力した後に第２の回路に第２のクロック抑止指示を出力することで、急激な消費電力差が生じることを抑制している。このように、特許文献１の技術の場合、電源電圧・電流の変動を抑制することで急激な消費電力差が生じることを抑制しており、その結果として、回路が誤作動する可能性を抑制している。このような構成のため、特許文献１の技術の場合、例えば、通常動作中に何らかの原因で突発的に発生した電源ノイズに対応することは難しかった。

また、特許文献２に記載されている技術の場合、低電圧検出回路は、一定の電圧を出力するバンドギャップレギュレータとの比較の結果に基づいて、イネーブル信号を変化させている。このような構成のため、特許文献２に記載されている技術の場合、例えば、予め定められた閾値付近において電圧の変動が生じると、クロックの供給と停止が頻繁に行われるおそれがあった。

このように、演算装置においては、突発的に発生する電源ノイズによる誤作動を安定的に抑制することが難しい、という問題が生じていた。

そこで、本発明の目的は、演算装置において、突発的に発生する電源ノイズによる誤作動を安定的に抑制することが難しい、という問題を解決する演算装置、演算装置制御方法を提供することにある。

かかる目的を達成するため本発明の一形態である演算装置は、
クロックの供給を受けて動作する演算装置であって、
入力された電源電圧値と予め定められた第１の閾値とに基づいて、前記クロックの供給を停止するとともに、前記電源電圧値と前記第１の閾値よりも大きな値を有する第２の閾値とに基づいて、前記クロックの供給を再開する制御手段を有する
という構成を採る。

また、本発明の他の形態である演算装置制御方法は、
クロックの供給を受けて動作する演算装置において行われる演算装置制御方法であって、
入力された電源電圧値と予め定められた第１の閾値とに基づいて、前記クロックの供給を停止し、前記電源電圧値と前記第１の閾値よりも大きな値を有する第２の閾値とに基づいて、前記クロックの供給を再開する
という構成を採る。

また、本発明の他の形態であるプログラムは、
クロックの供給を受けて動作する演算装置に、
入力された電源電圧値と予め定められた第１の閾値とに基づいて、前記クロックの供給を停止するとともに、前記電源電圧値と前記第１の閾値よりも大きな値を有する第２の閾値とに基づいて、前記クロックの供給を再開する制御手段を実現させるためのプログラムである。

本発明は、以上のように構成されることにより、演算装置において、突発的に発生する電源ノイズによる誤作動を安定的に抑制することが難しい、という問題を解決する演算装置、演算装置制御方法を提供することが可能となる。

本発明の第１の実施形態におけるマルチコアプロセッサＬＳＩの構成の一例を示すブロック図である。 図１で示すプロセッサコアの一般的な構成の一例を示す回路図である。 本発明の第１の実施形態におけるプロセッサコアの構成の一例を示す回路図である。 図３で示す電源ノイズ検出手段の構成の一例を示す回路図である。 図３で示す電源ノイズ検出手段の動作の一例を説明するための図である。 本発明の第１の実施形態におけるプロセッサコアの動作の一例を示すフローチャートである。 電源ノイズ検出手段の他の構成の一例を示す回路図である。 本発明の第２の実施形態におけるプロセッサコアの構成の一例を示す回路図である。 図８で示す電源ノイズ検出手段の構成の一例を示す回路図である。 図８で示す電源ノイズ検出手段の動作の一例を説明するための図である。 本発明の第２の実施形態におけるプロセッサコアの動作の一例を示すフローチャートである。 本発明の第３の実施形態における演算装置の構成の一例を示す概略ブロック図である。

［第１の実施形態］
本発明の第１の実施形態を図１乃至図７を参照して説明する。図１は、マルチコアプロセッサＬＳＩ１の構成の一例を示すブロック図である。図２は、プロセッサコアの構成のうち一般的な構成の一例を示す回路図である。図３は、本発明の第１の実施形態におけるプロセッサコア２の構成の一例を示す回路図である。図４は、電源ノイズ検出手段２６の構成の一例を示す回路図である。図５は、電源ノイズ検出手段２６の動作の一例を説明するための図である。図６は、プロセッサコア２の動作の一例を示すフローチャートである。図７は、電源ノイズ検出手段２６の他の構成の一例を示す回路図である。

第１の実施形態では、電源電圧値の下降を検出して、検出結果に応じてクロックの供給を制御することで動作不良の発生を抑制することが可能なプロセッサコア２（演算装置）を有するマルチコアプロセッサＬＳＩ１（LSI：Large-Scale Integration）について説明する。図３で示すように、本実施形態におけるプロセッサコア２は、電源ノイズ検出手段２６（制御手段）を有している。後述するように、電源ノイズ検出手段２６は、電源電圧値が下降しており、かつ、電源電圧値が下限電圧値を下回ったタイミングで、クロックの供給を停止させる。また、電源ノイズ検出手段２６は、クロックの供給を停止させた後、電源電圧値が回復電圧値を上回ったタイミングでクロックの供給を再開させる。

図１は、マルチコアプロセッサＬＳＩ１の構成の一例を示している。図１を参照すると、マルチコアプロセッサＬＳＩ１には、複数のプロセッサコア２（プロセッサコア２−１、２−２、……、２−ｎ）と、複数のメモリコントローラ４（メモリコントローラ４−１、４−２）と、接続手段３と、が含まれている。また、接続手段３には、外部論理や外部装置とのインタフェースを有する周辺論理外部Ｉ／Ｆ６（I/F：interface）を接続することが出来る。

接続手段３は、プロセッサコア２とメモリコントローラ４とを接続する。接続手段３としては、例えば、バス接続やクロスバー接続など多様な手段を取り得ることが可能である。

メモリコントローラ４には、マルチコアプロセッサＬＳＩ１の外部に存在する、主記憶としてのメモリ５（メモリ５−１、５−２）が接続される。

なお、プロセッサコア２やメモリコントローラ４は、図示しないキャッシュメモリなどを有していても構わない。また、図１では、マルチコアプロセッサＬＳＩ１がメモリコントローラ４を２つ有する場合を例示している。しかしながら、マルチコアプロセッサＬＳＩ１が有するメモリコントローラ４の数は２つに限定されない。マルチコアプロセッサＬＳＩ１は、１個以上の任意の数のメモリコントローラ４を有することが出来る。また、図１には記載していないが、接続手段３には、上記例示した以外の種類の回路ブロックなど（大容量のキャッシュメモリやＬＳＩ内蔵メモリなど）が接続されても構わない。

図２は、マルチコアプロセッサＬＳＩ１が有する各プロセッサコア２におけるクロック分配の一般的な構成の一例を示している。つまり、図２では、プロセッサコア２が有する構成のうち、一般的な構成の一例について例示している。

図２を参照すると、プロセッサコア２は、当該プロセッサコア２の外部に、例えば位相同期回路（PLL：phase locked loop）によるクロック発振回路７を有している。クロック発振回路７は、入力された信号に応じてクロックを出力する。図２の場合、クロック発振回路７によるクロックの出力は、各プロセッサコア２に分配される。

プロセッサコア２の内部では、入力されたクロックを第１段目（初段）のクロックバッファ２１で受ける。そして、クロックバッファ２１は、当該クロックバッファ２１と接続された複数の第２段目のクロックバッファ２２（２２−１、２２−２、２２−３、２２−４、……、２２−ｍ）にクロックを分配する。その後、第３段目、第４段目など複数のステージのクロックバッファ２３（２３−１、……、２３−ｍ）による分配を経て、各レジスタ２０（２０−１、２０−２、２０−３、……、２０―ｚ、２０−ｙ、２０−ｚ）のクロック入力を駆動するための最終段のクロックバッファ２５（２５−１、２５−２２５−３、……、２５−ｘ、２５−ｙ、２５−ｚ）まで、クロックが分配される。

このように、プロセッサコア２に入力されたクロックは、例えば、ツリー構造を有するクロック信号分配手段により分配される。換言すると、プロセッサコア２に入力されたクロックは、クロックバッファ２１から当該クロックバッファ２１と接続された複数のクロックバッファ２２に分配される。また、クロックバッファ２２から当該クロックバッファ２２と接続された複数のクロックバッファ２３に分配される。このように、プロセッサコア２は、クロックバッファ２１やクロックバッファ２２など複数段（段の数は任意で構わない）のクロックバッファを有している。そして、それぞれのクロックバッファが当該クロックバッファと接続された後段の複数のクロックバッファにクロックの分配を行うよう構成されている。なお、最終段のクロックバッファ２５には、低消費電力化のために、クロックゲーティング論理２４（２４−１、２４−２、２４−３、……、２４−ｘ、２４−ｙ、２４−ｚ）が付加されている。換言すると、クロック信号分配手段は、クロックゲーティング論理２４を有している、ということも出来る。クロックゲーティング論理２４は、対象となるレジスタ２０の値が論理的に変化しない場合に、最終段のクロックバッファ２５へのクロック入力を停止する。例えば、クロックゲーティング論理２４−１は、レジスタ２０−１の値が論理的に変化しない場合に、クロックバッファ２５−１へのクロック入力を停止する。このような構成により、最終段のクロックバッファ２５からレジスタ２０のクロック入力までの電力消費を抑制することが出来る。このような仕組みを細粒度クロックゲーティングと言うこともある。

なお、図２では、クロック発振回路７がプロセッサコア２の外部に存在している場合を例示している。しかしながら、各プロセッサコア２のそれぞれが、当該プロセッサコア２の内部にクロック発振回路７を有するよう構成しても構わない。このように構成すると、プロセッサコア２ごとに異なるクロックサイクルで動作することが可能となる。

以上が、本発明の適用対象となるマルチコアプロセッサＬＳＩ１の一般的な構成である。なお、上記説明した内容はあくまで一例である。マルチコアプロセッサＬＳＩ１としては、既知の様々な変形例を採用して構わない。

続いて、本実施形態に特徴的な構成について説明する。図３は、プロセッサコア２のクロック分配構成を示している。図３を参照すると、本実施形態において説明する各プロセッサコア２は、上記説明した一般的な構成に加えて、電源ノイズ検出手段２６（制御手段）を有している。また、プロセッサコア２は、クロックバッファ２１よりもクロック発振回路７側に、論理回路であるＡＮＤゲート２７を有している。ＡＮＤゲート２７は、電源ノイズ検出手段２６から出力される所定のコアクロック停止信号に応じて、プロセッサコア２内のクロック分配ツリーにおける第１段目のクロックバッファ２１へのクロック入力を停止する。換言すると、プロセッサコア２に入力されたクロックは、ＡＮＤゲート２７に入力される。そして、ＡＮＤゲート２７は、電源ノイズ検出手段２６から入力されるコアクロック停止信号に応じて、入力されたクロックのクロックバッファ２１に対する出力を行ったり停止したりする。

電源ノイズ検出手段２６には、図示しない信号線などを用いて電源電圧が入力される。また、電源ノイズ検出手段２６は、コアクロック停止信号を出力する。

図４は、電源ノイズ検出手段２６の構成の一例を示している。図４を参照すると、電源ノイズ検出手段２６は、例えば、Ａ／Ｄ変換回路２６０（A/D：Analog/Digital）と、レジスタ２６１と、減算器２６２と、比較器２６３と、ＡＮＤゲート２６４と、比較器２６５と、フラグレジスタ２６６と、を有している。

Ａ／Ｄ変換回路２６０は、アナログ値で入力される電源電圧の値をデジタル値に変換する。Ａ／Ｄ変換回路２６０により変換されたデジタル値は、レジスタ２６１に格納されるとともに、減算器２６２、比較器２６３、比較器２６５に入力される。

レジスタ２６１には、Ａ／Ｄ変換回路２６０により変換されたデジタル値が格納される。また、レジスタ２６１に格納された値は、減算器２６２に入力される。

上記のような構成により、減算器２６２には、現在の電源電圧値が入力されるとともに、現在の電源電圧値から１タイミング前に採取された電源電圧値が入力される。換言すると、減算器２６２には、Ａ／Ｄ変換回路２６０が変換した電源電圧値がそのまま入力されるとともに、一旦レジスタ２６１に格納された電源電圧値が入力される。減算器２６２は、現在の電源電圧値から１タイミング前に採取された電源電圧値の減算を行う。そして、減算器２６２は、減算した結果の符号をＡＮＤゲート２６４に出力する。つまり、減算器２６２は、符号ビット出力を行う。

比較器２６３には、Ａ／Ｄ変換回路２６０により変換されたデジタル値が入力される。また、比較器２６３には、予め設定された下限電圧値（第１の閾値、下限閾値）が入力される。比較器２６３は、現在の電源電圧値が、予め設定された下限電圧値より低くなっているかどうかを検出する。つまり、比較器２６３は、Ａ／Ｄ変換回路２６０が変換した電源電圧値が下限電圧値より低くなっているかどうかを検出する。そして、比較器２６３は、検出結果をＡＮＤゲート２６４に出力する。

ＡＮＤゲート２６４には、減算器２６２による減算した結果の符号と、比較器２６３による検出結果と、が入力される。ＡＮＤゲート２６４は、減算器２６２による減算した結果の符号がマイナスであり、かつ、比較器２６３から現在の電源電圧値が予め設定された下限電圧値より低くなっている旨を示す検出結果の入力を受けた場合、フラグレジスタ２６６に対する正の出力を行う（出力をハイにする）。これにより、フラグレジスタ２６６には論理値１ｚがセットされることになる。一方、ＡＮＤゲート２６４は、減算器２６２による減算した結果の符号がプラスである場合や、比較器２６３から受けた検出結果が現在の電源電圧値が予め設定された下限電圧値より低くなっている旨を示していない場合、フラグレジスタ２６６に対して負の出力を行う。

比較器２６５には、Ａ／Ｄ変換回路２６０により変換されたデジタル値が入力される。また、比較器２６５には、予め設定された回復電圧値（第２の閾値）が入力される。比較器２６５は、現在の電源電圧値が、予め設定された回復電圧値より高くなっているかどうかを検出する。つまり、比較器２６３は、Ａ／Ｄ変換回路２６０が変換した電源電圧値が回復電圧値より高くなっているかどうかを検出する。そして、比較器２６５は、検出結果をフラグレジスタ２６６に出力する。

フラグレジスタ２６６は、現在の電源電圧値が１タイミング前に採取された電源電圧値よりも小さく、かつ、現在の電源電圧値が設定されている下限電圧値より低い場合、論理値１ｚをセットする。換言すると、フラグレジスタ２６６は、ＡＮＤゲート２６４から正の出力を受けることで、論理値１ｚをセットする。一方、比較器２６５が現在の電源電圧値が設定されている回復電圧値より大きくなったことを検出した場合には、フラグレジスタ２６６をリセットして論理値を０ｚに戻す。フラグレジスタ２６６の出力は、コアクロック停止信号として電源ノイズ検出手段２６から出力する。

以上のように、電源ノイズ検出手段２６は、レジスタ２６１と減算器２６２と比較器２６３とＡＮＤゲート２６４とを用いて、電源電圧値が１タイミング前に採取された電源電圧値よりも小さく、かつ、電源電圧値が設定されている下限電圧値より低い場合を検出する。そして、電源ノイズ検出手段２６は、上記場合が検出されると、フラグレジスタ２６６の論理値を１ｚにセットする。このような状態のフラグレジスタ２６６から出力されるコアクロック停止信号の入力を受けると、ＡＮＤゲート２７はクロックバッファ２１へのクロック入力を停止することになる。一方、電源ノイズ検出手段２６は、比較器２６５を用いて、電源電圧値が予め設定された回復電圧値より高くなっている場合を検出する。そして、電源ノイズ検出手段２６は、電源電圧値が予め設定された回復電圧値より高くなっている場合、フラグレジスタ２６６の論理値を０ｚにセットする。このようにフラグレジスタ２６６の論理値が０ｚにセットされた状態となると、ＡＮＤゲート２７はクロックバッファ２１へのクロック入力を再開することになる。

図５は、電源ノイズ検出手段２６の動作の一例を示している。なお、図５のうち上のグラフは、横軸が時間経過を示しており、縦軸が電源電圧値の大きさを示している。

プロセッサコア２が正常に動作するためには、電源電圧値の変動が、電源電圧の動作保証上限電圧値と動作保証下限電圧値の範囲内に収まることが必要である。動作保証電圧値としては、標準的な電源電圧値に対して、上限が＋５％、下限が−５％となっていることが多い。電源電圧値が動作保証下限電圧値を下回った場合が特に問題になるため、本発明の電源ノイズ検出手段２６では、このようなケースでコアクロック停止信号を出力するように動作する。

上記のような動作を行うため、電源ノイズ検出手段２６は、動作保証下限電圧値よりわずかに高い電圧値である下限電圧値を予め定められた値として持つ。また、電源ノイズ検出手段２６は、下限電圧値よりも所定分高い電圧値である回復電圧値を予め定められた値として持つ。なお、本実施形態においては、下限電圧値を動作保証下限電圧値よりどの程度高くするかについては特に限定しない。また、回復電圧値を下限電圧値よりどの程度高くするかについても特に限定しない。下限電圧値や回復電圧値は調整可能な値であり、回路誤作動の容認性等に応じて適宜設定して構わない。

図５を参照すると、電源ノイズ検出手段２６は、時点ｔ１において、電源電圧値が下降しており、かつ、下限電圧値を下回っていることを検出する。その結果、電源ノイズ検出手段２６のフラグレジスタ２６６に論理値１ｚがセットされる。その後、電源ノイズ検出手段２６は、時点ｔ２において、電源電圧値が回復電圧値を上回ったことを検出する。その結果、電源ノイズ検出手段２６のフラグレジスタ２６６に論理値０ｚがセットされる。

図５のうち下のグラフは、フラグレジスタ２６６の出力遷移を示している。図５を参照すると、時点ｔ１からｔ２の間は、論理値１ｚのフラグレジスタ２６６からの出力がコアクロック停止信号としてＡＮＤゲート２７に入力される。これにより、時点ｔ１から時点ｔ２の間において、プロセッサコア２のクロックが停止される。その結果、電源ノイズによる不正動作などの影響を受けることがなくなることになる。

以上のような動作をまとめると、図６のフローチャートのようになる。図６を参照すると、電源電圧値が下限電圧値を下回り、かつ、減算器２６２から出力される符号がマイナスである場合（ステップＳ１０１、Ｙｅｓ）、クロック信号分配手段に対するクロックの供給が停止する（ステップＳ１０２）。その後、電源電圧値が回復電圧値を上回った場合（ステップＳ１０３、Ｙｅｓ）、クロック信号分配手段に対するクロックの供給が再開する（ステップＳ１０４）。

このように、本実施形態におけるプロセッサコア２は、電源ノイズ検出手段２６を有している。このような構成により、電源ノイズ検出手段２６は、電源電圧値が下降しており、かつ、電源電圧値が下限電圧値を下回ったタイミングで、クロックの供給を停止させることが出来る。また、電源ノイズ検出手段２６は、クロックの供給を停止させた後、電源電圧値が回復電圧値を上回ったタイミングでクロックの供給を再開させることが出来る。これにより、電源電圧値が動作保証下限電圧値を下回りそうな状況が発生した場合にクロックの供給を停止することが可能となり、電源ノイズによる不正動作の発生を抑制することが可能となる。また、電源ノイズ検出手段２６は、下限電圧値と回復電圧値とを有することで、クロックの供給と停止が頻繁に入れ替わることを抑制することが出来る。つまり、電源ノイズによる不正動作の発生を安定的に抑制することが出来る。

また、本実施形態において説明した電源ノイズ検出手段２６によると、従来の構成に対して追加する要素も少なく、比較的簡易な方法で電源ノイズに対する対策を適用することが可能である。また、本実施形態において説明した電源ノイズ検出手段２６のように、電源ノイズ発生時のみの対策とすることで、特許文献１に記載されているような電源電圧・電流の変動を抑制する場合と比較して、プロセッサ動作における性能低下の影響も最小限に抑えることが可能である。

なお、電源ノイズ検出手段２６は、入力された電源電圧をＡ／Ｄ変換回路２６０によってデジタル値に変換している。そのため、Ａ／Ｄ変換回路２６０の変換サイクルがプロセッサコア２のクロックサイクルよりも非常に大きい場合、電源電圧の急激な変動に追随できないなどの問題が発生する。そこで、Ａ／Ｄ変換回路２６０によるアナログデジタル変換のサイクルは、プロセッサコア２のクロックサイクルと同等か、少なくとも４倍以下程度であることが望ましい。つまり、アナログデジタル変換のサイクルは、プロセッサコア２に入力されるクロックサイクルに応じて定められていることが望ましい。

また、電源ノイズ検出手段２６の構成は、図４で例示した場合に限定されない。電源ノイズ検出手段２６は、例えば、図７で示すような構成とすることも出来る。

図７は、電源ノイズ検出手段２６の他の構成の一例を示している。図７を参照すると、電源ノイズ検出手段２６は、Ａ／Ｄ変換回路２６０と、レジスタ２６１と、減算器２６２と、比較器２６５と、加算器２６７と、比較器２６８と、フラグレジスタ２６９と、を有している。

Ａ／Ｄ変換回路２６０は、アナログ値で入力される電源電圧の値をデジタル値に変換する。Ａ／Ｄ変換回路２６０により変換されたデジタル値は、レジスタ２６１に格納されるとともに、減算器２６２、比較器２６５、加算器２６７に入力される。

レジスタ２６１には、Ａ／Ｄ変換回路２６０により変換されたデジタル値が格納される。また、レジスタ２６１に格納された値は、減算器２６２に入力される。

上記のような構成により、減算器２６２には、現在の電源電圧値が入力されるとともに、現在の電源電圧値から１タイミング前に採取された電源電圧値が入力される。換言すると、減算器２６２には、Ａ／Ｄ変換回路２６０が変換した電源電圧値がそのまま入力されるとともに、一旦レジスタ２６１に格納された電源電圧値が入力される。減算器２６２は、現在の電源電圧値から１タイミング前に採取された電源電圧値の減算を行う。そして、減算器２６２は、減算した結果を加算器２６７に出力する。

加算器２６７には、減算器２６２からの出力が入力される。また、加算器２６７には、Ａ／Ｄ変換回路２６０により変換されたデジタル値が格納される。加算器２６７は、減算器２６２の出力とＡ／Ｄ変換回路２６０により変換されたデジタル値とを加算する。これにより、加算器２６７は、現在の電源電圧値に対して１タイミング前に採取された電源電圧値からの変動がそのまま継続した場合の、１タイミング後の電源電圧値の予測値を算出する。換言すると、加算器２６７は、入力された電源電圧値に基づく予測値を算出する。そして、加算器２６７は、加算した結果（つまり、予測値）を比較器２６８に出力する。

比較器２６８には、加算器２６７からの出力が入力される。また、比較器２６８には、予め設定された動作保証下限電圧値（動作保証下限閾値）が入力される。比較器２６８は、加算器２６７からの出力である予測値が動作保証下限電圧値を下回っているかどうかを検出する。換言すると、比較器２６８は、電源電圧値に基づく予測値が動作保証下限電圧値を下回るかどうかを検出する。そして、予測値が動作保証下限電圧値を下回っている場合、比較器２６８は予測値が動作保証下限電圧値を下回っている旨を示す出力をフラグレジスタ２６９に対して行う。これにより、フラグレジスタ２６９には論理値１ｚがセットされることになる。

比較器２６５には、Ａ／Ｄ変換回路２６０により変換されたデジタル値が入力される。また、比較器２６５には、予め設定された回復電圧値が入力される。比較器２６５は、現在の電源電圧値が、予め設定された回復電圧値より高くなっているかどうかを検出する。つまり、比較器２６３は、Ａ／Ｄ変換回路２６０が変換した電源電圧値が回復電圧値より高くなっているかどうかを検出する。そして、比較器２６５は、検出結果をフラグレジスタ２６９に出力する。

フラグレジスタ２６９は、予測値が動作保証下限電圧値を下回っている場合、論理値１ｚをセットする。換言すると、フラグレジスタ２６９は、比較器２６８からの出力に応じて、論理値１ｚをセットする。一方、比較器２６５が現在の電源電圧値が設定されている回復電圧値より大きくなったことを検出した場合には、フラグレジスタ２６９をリセットして論理値を０ｚに戻す。フラグレジスタ２６９の出力は、コアクロック停止信号として電源ノイズ検出手段２６から出力する。

例えば、上記のように電源ノイズ検出手段２６を構成することで、予測に基づくコアクロック停止信号を出力することが可能になる。なお、図７では下限電圧値の代わりに動作保証下限電圧値を用いているが、下限電圧値を比較器２６８に入力するよう構成しても構わない。

［第２の実施形態］
次に、図８乃至図１１を参照して、本発明の第２の実施形態について説明する。図８は、プロセッサコア８の構成の一例を示す回路図である。図９は、電源ノイズ検出手段８１（制御手段）の構成の一例を示す回路図である。図１０は、電源ノイズ検出手段８１の動作の一例を説明するための図である。図１１は、プロセッサコア２の動作の一例を示すフローチャートである。

第２の実施形態では、第１の実施形態で説明したプロセッサコア２の代わりにプロセッサコア８を有するマルチコアプロセッサＬＳＩ１について説明する。図８で示すように、プロセッサコア８は、電源ノイズ検出手段２６の代わりに電源ノイズ検出手段８１を有している。電源ノイズ検出手段８１は、第１の実施形態で説明した電源ノイズ発生時の対策に加えて、負荷変動による電源ノイズの発生も抑制する。図８を参照すると、電源ノイズ検出手段２６は、ＡＮＤゲート２７に対してコアクロック停止信号を出力するとともに、各クロックゲーティング論理２４の前に設けられたＯＲゲート８２に対してクロックゲーティング停止信号を出力する。後述するように、クロックゲーティング停止信号により、クロックゲーティング論理２４によるクロックゲーティングが無効化されることになる。なお、本実施形態においては、第１の実施形態と重複する説明については省略する。

図９は、電源ノイズ検出手段８１の構成を示している。図９を参照すると、電源ノイズ検出手段８１は、図４を参照して説明した電源ノイズ検出手段２６の構成に加えて、レジスタ８１０と、ＸＯＲゲート８１１と、比較器８１２と、ＡＮＤゲート８１３と、カウンタ８１４と、比較器８１５と、フラグレジスタ８１６と、ＯＲゲート８１７と、を有している。

レジスタ８１０には、減算器２６２が出力した符号ビット出力が格納される。また、レジスタ８１０に格納された符号ビット出力は、ＸＯＲゲート８１１に入力される。

ＸＯＲゲート８１１には、減算器２６２からの符号ビット出力がそのまま入力されるとともに、１タイミング前に出力された符号ビット出力（つまり、一旦レジスタ８１０に格納された符号ビット出力）が入力される。このような構成により、ＸＯＲゲート８１１は、減算器２６２の符号ビット出力が反転したことを検出する。そして、ＸＯＲゲート８１１は、検出結果をＡＮＤゲート８１３に出力する。

比較器８１２には、減算器２６２からの出力（現在の電源電圧値から１タイミング前に採取された電源電圧値を減算した値）が入力される。また、比較器８１２には、予め設定された変動幅設定値（予め定められた基準。任意の値で構わない）が入力される。比較器８１２は、減算器２６２から入力された値が変動幅設定値を超えているかどうかを検出する。そして、比較器８１２は、比較結果をＡＮＤゲート８１３に出力する。

ＡＮＤゲート８１３には、ＸＯＲゲート８１１からの出力が入力される。また、ＡＮＤゲート８１３には、比較器８１２からの出力が入力される。ＡＮＤゲート８１３は、減算器２６２による符号が反転し、かつ、電源電圧値が変動幅設定値を超えている場合に、カウンタ８１４に対する正の出力を行う。換言すると、ＡＮＤゲート８１３は、電源電圧値が変動幅設定値を超えた変動量で減少方向から増加方向もしくは増加方向から減少方向に変化したことを検出する。

カウンタ８１４は、ＡＮＤゲート８１３からの正の出力の回数をカウントする。カウンタ８１４からの出力は、比較器８１５に入力される。また、カウンタ８１４は、予め定められた測定サイクルタイマ（任意の値で構わない）の間カウントする。例えば、カウンタ８１４は、測定サイクルタイマが入力されるＯＲゲート８１７からの出力に応じて、当該カウンタ８１４が計測する回数をリセットする。また、カウンタ８１４は、プロセッサコア８が実行するタスクの切り替えとなるコンテキストスイッチが発生した場合に、ＯＲゲート８１７からの出力に応じて、計測する値をリセットする。つまり、カウンタ８１４の値は、プロセッサコア８が実行する処理を変更する際にリセットされることになる。

比較器８１５には、カウンタ８１４からの出力が入力される。また、比較器８１５には、予め設定された変動回数設定値（回数閾値。任意の値で構わない）が入力される。比較器８１５は、カウンタ８１４が計測する回数が変動回数設定値を超えているかどうかを検出する。そして、比較器８１５は、検出結果をフラグレジスタ８１６に出力する。カウンタ８１４が計測する回数が変動回数設定値を超えている場合、比較器８１５からの出力に応じて、フラグレジスタ８１６に論理値１ｚをセットすることになる。

フラグレジスタ８１６は、カウンタ８１４が計測する回数が変動回数設定値を超えている場合に、論理値１ｚをセットする。一方、コンテキストスイッチを行った場合に、フラグレジスタ８１６をリセットして論理値を０ｚに戻す。フラグレジスタ８１６の出力は、クロックゲーティング停止信号として電源ノイズ検出手段８１から出力する。クロックゲーティング停止信号により、クロックゲーティング論理２４によるクロックゲーティングが無効化されることになる。

ＯＲゲート８１７には、測定サイクルタイマが入力されるとともに、コンテキストスイッチが行われた旨を示す情報が入力される。ＯＲゲート８１７からの出力はカウンタ８１４に入力される。

以上のように、電源ノイズ検出手段８１は、レジスタ８１０とＸＯＲゲート８１１とを用いて、減算器２６２の符号ビット出力が反転したことを検出する。また、電源ノイズ検出主ｄな８１は、比較器８１２を用いて、減算器２６２から入力された値が変動幅設定値を超えている場合を検出する。そして、電源ノイズ検出手段８１は、ＡＮＤゲート８１３とカウンタ８１４とを用いて、減算器２６２による符号が反転し、かつ、電源電圧値が変動幅設定値を超えた回数を計測する。換言すると、電源ノイズ検出手段８１は、ある一定の設定時間である測定サイクルタイマ内に電源電圧値が変動幅設定値以上の電圧変動幅で増減方向に変動した回数をカウントする。そして、電源ノイズ検出手段８１は、比較器８１５により計測したカウント回数が変動回数設定値を超えたと判断される場合に、電源電圧の変動が多過ぎると判断して細粒度クロックゲーティングを停止させる。これにより、電源変動自体の発生を抑止して、コアクロック停止に至るようなケースを可能な限り抑制することができる。

図１０は、電源ノイズ検出手段８１における、クロックゲーティング停止信号の出力の一例を示している。なお、図１０のうち上のグラフは、横軸が時間経過を示しており、縦軸が電源電圧値の大きさを示している。また、電源電圧値の変動は、電源電圧の動作保証上限電圧値と動作保証下限電圧値の範囲内に収まることが必要である。

図１０を参照すると、電源電圧値は時間ｔ０からｔ１までの間で１０回大きく増減変動を行っている。ここで、ｔ０からｔ１までの間を測定サイクルタイマであるとし、変動回数設定値を９であるとする。すると、１０回目のタイミングで、測定サイクルタイマ内に変動幅設定値以上の電圧変動幅で増減方向に変動した回数が変動回数設定値「９」を超えたことになる。そこで、電源ノイズ検出手段８１は、１０回目のカウントを行った後、論理値１ｚのクロックゲーティング停止信号を送信する。これにより、細粒度クロックゲーティングを停止する。なお、この細粒度クロックゲーティングが停止されている状態は、コンテキストスイッチが生じるまで継続される。そして、細粒度クロックゲーティングが停止されている状態は、コンテキストスイッチにより解除される。

以上のような動作をまとめると、図１１のフローチャートのようになる。図１１を参照すると、減算器２６２による符号が反転し、かつ、電源電圧値が変動幅設定値を超えている回数が変動回数設定値を超えている場合（ステップＳ２０１、Ｙｅｓ）に、クロックゲーティング論理２４によるクロックゲーティングを無効化する（ステップＳ２０２）。その後、コンテキストスイッチが行われることで（ステップＳ２０３、Ｙｅｓ）、クロックゲーティング論理２４によるクロックゲーティングの無効化を解除する（ステップＳ２０４）。

このように、本実施形態におけるプロセッサコア８は、電源ノイズ検出手段８１を有している。このような構成により、電源ノイズ検出手段８１は、減算器２６２による符号が反転し、かつ、電源電圧値が変動幅設定値を超えている回数が変動回数設定値を超えている場合に、クロックゲーティングを無効化することが出来る。これにより、電源ノイズ検出手段８１は、電源変動自体の発生を抑止して、コアクロック停止に至るようなケースを可能な限り抑制することができる。

なお、本実施形態で説明した電源ノイズ検出手段８１は、図４を参照して説明した電源ノイズ検出手段２６の構成を有するとした。しかしながら、電源ノイズ検出手段８１は、例えば、図４を参照して説明した電源ノイズ検出手段２６の構成の代わりに、図７を参照して説明した電源ノイズ検出手段２６の構成を有していても構わない。

［第３の実施形態］
次に、図１２を参照して、本発明の第３の実施形態について説明する。第３の実施形態では、演算装置９の構成の概要について説明する。

演算装置９は、クロックの供給を受けて動作する。演算装置９は、制御手段９１を有している。なお、制御手段９１は、例えば、論理回路により実現することが出来る。制御手段９１は、例えば、演算装置９が有する図示しない演算装置が、図示しない記憶装置に格納されたプログラムを実行することで実現しても構わない。

制御手段９１は、入力された電源電圧値と予め定められた第１の閾値とに基づいて、クロックの供給を停止するとともに、電源電圧値と前記第１の閾値よりも大きな値を有する第２の閾値とに基づいて、クロックの供給を再開する。

このように、演算装置９は、制御手段９１を有している。このような構成により、制御手段９１は、入力された電源電圧値と予め定められた第１の閾値とに基づいて、演算装置９に対するクロックの供給を停止することが出来る。また、演算装置９は、電源電圧値と第１の閾値よりも大きな値を有する第２の閾値とに基づいて、演算装置９に対するクロックの供給を再開することが出来る。これにより、演算装置９は、電源電圧値が下限電圧値を下回るような不正動作発生の原因となる場合にクロックの供給を停止することが出来、電源ノイズによる不正動作の発生を抑制することが出来る。また、電源ノイズ検出手段２６は、第１の閾値と第２の閾値とを有することで、クロックの供給と停止が頻繁に入れ替わることを抑制することが出来る。

また、上述した演算装置９は、当該演算装置９に所定のプログラムが組み込まれることで実現できる。具体的に、本発明の他の形態であるプログラムは、クロックの供給を受けて動作する演算装置に、入力された電源電圧値と予め定められた第１の閾値とに基づいて、クロックの供給を停止するとともに、電源電圧値と第１の閾値よりも大きな値を有する第２の閾値とに基づいて、クロックの供給を再開する制御手段を実現させるためのプログラムである。

また、上述した演算装置９により実行される演算装置制御方法は、クロックの供給を受けて動作する演算装置において行われる演算装置制御方法であって、入力された電源電圧値と予め定められた第１の閾値とに基づいて、クロックの供給を停止し、電源電圧値と第１の閾値よりも大きな値を有する第２の閾値とに基づいて、クロックの供給を再開する、という方法である。

上述した構成を有する、プログラム、又は、演算装置制御方法、の発明であっても、上記演算装置９と同様の作用を有するために、上述した本発明の目的を達成することが出来る。

＜付記＞
上記実施形態の一部又は全部は、以下の付記のようにも記載されうる。以下、本発明における演算装置などの概略を説明する。但し、本発明は、以下の構成に限定されない。

（付記１）
クロックの供給を受けて動作する演算装置であって、
入力された電源電圧値と予め定められた第１の閾値とに基づいて、前記クロックの供給を停止するとともに、前記電源電圧値と前記第１の閾値よりも大きな値を有する第２の閾値とに基づいて、前記クロックの供給を再開する制御手段を有する
演算装置。
（付記２）
付記１に記載の演算装置であって、
前記第１の閾値として、前記演算装置の動作を保証する動作保証下限閾値よりも所定分高い下限閾値が定められており、
前記制御手段は、前記電源電圧値が前記下限閾値を下回った場合に前記クロックの供給を停止し、前記電源電圧値が前記第２の閾値を上回った場合に前記クロックの供給を再開する
演算装置。
（付記３）
付記１に記載の演算装置であって、
前記制御手段は、入力された前記電源電圧値に基づいて当該電源電圧値の予測値を算出し、算出した前記予測値と前記第１の閾値とに基づいて、前記クロックの供給を停止する
演算装置。
（付記４）
付記３に記載の演算装置であって、
前記第１の閾値として、前記演算装置の動作を保証する動作保証下限閾値が予め定められており、
前記制御手段は、前記電源電圧値が前記動作保証下限閾値を下回った場合に、前記クロックの供給を停止する
演算装置。
（付記５）
付記１乃至４のいずれかに記載の演算装置であって、
ツリー構造のクロック信号分配手段を有しており、
前記制御手段は、前記演算装置の内部であって前記ツリー構造のクロック信号分配手段よりも前に設けられた論理回路に対して所定の信号を送信することで前記クロックの供給を停止する
演算装置。
（付記６）
付記５に記載の演算装置であって、
前記クロック信号分配手段には、供給されたクロックを制御するクロックゲーティング論理回路が含まれており、
前記制御手段は、予め定められた基準よりも大きな前記電源電圧値の変動が所定時間内に生じた回数が予め定められた回数閾値を超えた場合に、前記クロックゲーティング論理回路を停止させる
演算装置。
（付記７）
付記６に記載の演算装置であって、
前記制御手段は、前記演算装置が実行する処理を変更するコンテキストスイッチが行われた際に、前記クロックゲーティング論理回路の停止を解除する
演算装置。
（付記８）
付記１乃至６のいずれかに記載の演算装置であって、
前記制御手段は、アナログ値である前記電源電圧値をデジタル値に変換する変換回路を有しており、
前記変換回路によるアナログデジタル変換のサイクルは、前記演算装置のクロックサイクルに応じて定められている
演算装置。
（付記９）
クロックの供給を受けて動作する演算装置において行われる演算装置制御方法であって、
入力された電源電圧値と予め定められた第１の閾値とに基づいて、前記クロックの供給を停止し、前記電源電圧値と前記第１の閾値よりも大きな値を有する第２の閾値とに基づいて、前記クロックの供給を再開する
演算装置制御方法。
（付記９−１）
付記９に記載の演算装置制御方法であって、
前記第１の閾値として、前記演算装置の動作を保証する動作保証下限閾値よりも所定分高い下限閾値が定められており、
前記電源電圧値が前記下限閾値を下回った場合に前記クロックの供給を停止し、前記電源電圧値が前記第２の閾値を上回った場合に前記クロックの供給を再開する
演算装置制御方法。
（付記９−２）
付記９に記載の演算装置制御方法であって、
入力された前記電源電圧値に基づいて当該電源電圧値の予測値を算出し、算出した前記予測値と前記第１の閾値とに基づいて、前記クロックの供給を停止する
演算装置制御方法。
（付記１０）
クロックの供給を受けて動作する演算装置に、
入力された電源電圧値と予め定められた第１の閾値とに基づいて、前記クロックの供給を停止するとともに、前記電源電圧値と前記第１の閾値よりも大きな値を有する第２の閾値とに基づいて、前記クロックの供給を再開する制御手段を実現させるためのプログラム。
（付記１０−１）
付記１０に記載のプログラムであって、
前記第１の閾値として、前記演算装置の動作を保証する動作保証下限閾値よりも所定分高い下限閾値が定められており、
前記制御手段は、前記電源電圧値が前記下限閾値を下回った場合に前記クロックの供給を停止し、前記電源電圧値が前記第２の閾値を上回った場合に前記クロックの供給を再開する
プログラム。
（付記１０−２）
付記１０に記載のプログラムであって、
前記制御手段は、入力された前記電源電圧値に基づいて当該電源電圧値の予測値を算出し、算出した前記予測値と前記第１の閾値とに基づいて、前記クロックの供給を停止する
プログラム。

なお、上記各実施形態では、論理回路により電源ノイズ検出手段２６や電源ノイズ検出手段８１が実現される場合について例示した。しかしながら、電源ノイズ検出手段２６や電源ノイズ検出手段８１が有する各機能は、例えば、図示しない演算装置が図示しない記憶装置に格納されたプログラムを実行することにより実現されても構わない。

また、上記各実施形態及び付記において記載したプログラムは、記憶装置に記憶されていたり、コンピュータが読み取り可能な記録媒体に記録されていたりする。例えば、記録媒体は、フレキシブルディスク、光ディスク、光磁気ディスク、及び、半導体メモリ等の可搬性を有する媒体である。

以上、上記各実施形態を参照して本願発明を説明したが、本願発明は、上述した実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明の範囲内で当業者が理解しうる様々な変更をすることが出来る。

１ マルチコアプロセッサＬＳＩ
２ プロセッサコア
２０ レジスタ
２１ クロックバッファ
２２ クロックバッファ
２３ クロックバッファ
２４ クロックゲーティング論理
２５ クロックバッファ
２６ 電源ノイズ検出手段
２６０ Ａ／Ｄ変換回路
２６１ レジスタ
２６２ 減算器
２６３ 比較器
２６４ ＡＮＤゲート
２６５ 比較器
２６６ フラグレジスタ
２６７ 加算器
２６８ 比較器
２６９ フラグレジスタ
２７ ＡＮＤゲート
３ 接続手段
４ メモリコントローラ
５ メモリ
６ 周辺論理外部Ｉ／Ｆ
７ クロック発振回路
８ プロセッサコア
８１ 電源ノイズ検出手段
８１０ レジスタ
８１１ ＸＯＲゲート
８１２ 比較器
８１３ ＡＮＤゲート
８１４ カウンタ
８１５ 比較器
８１６ フラグレジスタ
８１７ ＯＲゲート
８２ ＯＲゲート
９ 演算装置
９１ 制御手段

Claims (10)

1. クロックの供給を受けて動作する演算装置であって、
   入力された電源電圧値と予め定められた第１の閾値とに基づいて、前記クロックの供給を停止するとともに、前記電源電圧値と前記第１の閾値よりも大きな値を有する第２の閾値とに基づいて、前記クロックの供給を再開する制御手段を有する
   演算装置。
2. 請求項１に記載の演算装置であって、
   前記第１の閾値として、前記演算装置の動作を保証する動作保証下限閾値よりも所定分高い下限閾値が定められており、
   前記制御手段は、前記電源電圧値が前記下限閾値を下回った場合に前記クロックの供給を停止し、前記電源電圧値が前記第２の閾値を上回った場合に前記クロックの供給を再開する
   演算装置。
3. 請求項１に記載の演算装置であって、
   前記制御手段は、入力された前記電源電圧値に基づいて当該電源電圧値の予測値を算出し、算出した前記予測値と前記第１の閾値とに基づいて、前記クロックの供給を停止する
   演算装置。
4. 請求項３に記載の演算装置であって、
   前記第１の閾値として、前記演算装置の動作を保証する動作保証下限閾値が予め定められており、
   前記制御手段は、前記電源電圧値が前記動作保証下限閾値を下回った場合に、前記クロックの供給を停止する
   演算装置。
5. 請求項１乃至４のいずれかに記載の演算装置であって、
   ツリー構造のクロック信号分配手段を有しており、
   前記制御手段は、前記演算装置の内部であって前記ツリー構造のクロック信号分配手段よりも前に設けられた論理回路に対して所定の信号を送信することで前記クロックの供給を停止する
   演算装置。
6. 請求項５に記載の演算装置であって、
   前記クロック信号分配手段には、供給されたクロックを制御するクロックゲーティング論理回路が含まれており、
   前記制御手段は、予め定められた基準よりも大きな前記電源電圧値の変動が所定時間内に生じた回数が予め定められた回数閾値を超えた場合に、前記クロックゲーティング論理回路を停止させる
   演算装置。
7. 請求項６に記載の演算装置であって、
   前記制御手段は、前記演算装置が実行する処理を変更するコンテキストスイッチが行われた際に、前記クロックゲーティング論理回路の停止を解除する
   演算装置。
8. 請求項１乃至６のいずれかに記載の演算装置であって、
   前記制御手段は、アナログ値である前記電源電圧値をデジタル値に変換する変換回路を有しており、
   前記変換回路によるアナログデジタル変換のサイクルは、前記演算装置のクロックサイクルに応じて定められている
   演算装置。
9. クロックの供給を受けて動作する演算装置において行われる演算装置制御方法であって、
   入力された電源電圧値と予め定められた第１の閾値とに基づいて、前記クロックの供給を停止し、前記電源電圧値と前記第１の閾値よりも大きな値を有する第２の閾値とに基づいて、前記クロックの供給を再開する
   演算装置制御方法。
10. クロックの供給を受けて動作する演算装置に、
    入力された電源電圧値と予め定められた第１の閾値とに基づいて、前記クロックの供給を停止するとともに、前記電源電圧値と前記第１の閾値よりも大きな値を有する第２の閾値とに基づいて、前記クロックの供給を再開する制御手段を実現させるためのプログラム。
    
    

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