JP2018163548A - 演算装置、演算装置制御方法、プログラム - Google Patents

演算装置、演算装置制御方法、プログラム Download PDF

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Abstract

【課題】演算装置において、突発的に発生する電源ノイズによる誤作動を抑制することが難しい、という課題を解決すること。【解決手段】クロックの供給を受けて動作する演算装置が制御手段を有する。制御手段は、入力された電源電圧値と予め定められた第1の閾値とに基づいて、前記クロックの供給を停止する。また、制御手段は、前記電源電圧値と前記第1の閾値よりも大きな値を有する第2の閾値とに基づいて、前記クロックの供給を再開する。【選択図】図3

Description

本発明は、演算装置、演算装置制御方法、プログラムに関し、特に、障害の発生を抑制する演算装置、演算装置制御方法、プログラムに関する。
LSIなどの演算装置において電源電圧が大きく変動するなどの電源ノイズが発生すると、演算装置が誤作動するおそれがある。そこで、このようなおそれに対処するための技術が知られている。
例えば、特許文献1には、クロック生成回路と、命令実行状態と命令停止状態との間で状態遷移可能な命令実行回路と、第1の回路と、第2の回路と、制御回路と、を有する演算処理装置が記載されている。特許文献1によると、第1の回路は、第1のクロック抑止指示が入力された場合、内蔵する第1の内部回路へのクロックの印加を抑止する。また、第2の回路は、第2のクロック抑止指示が入力された場合、内蔵する第2の内部回路へのクロックの印加を抑止する。そして、制御回路は、命令実行回路が命令実行状態から命令停止状態へと遷移した場合に、第1の回路に第1のクロック抑止指示を出力した後に第2の回路に第2のクロック抑止指示を出力する。特許文献1によると、このように構成することで、命令停止状態と命令実行状態との消費電力差に伴う電源ノイズの発生を防止することが可能となる。
また、関連する技術として、例えば、特許文献2がある。特許文献2には、低電圧検出回路と、レベルシフト回路とを有する制御システムが記載されている。特許文献2によると、何らかの原因によって主電源の電圧が低下し、閾値のレベルを下回ると、低電圧検出回路がイネーブル信号をロウレベルに変化させる。すると、クロック信号CLKの供給がレベルシフト回路によって停止されることになる。
特開2013−205905号公報 特開2008−102766号公報
特許文献1に記載されている技術の場合、命令実行回路が命令実行状態から命令停止状態へと遷移した際に第1の回路に第1のクロック抑止指示を出力した後に第2の回路に第2のクロック抑止指示を出力することで、急激な消費電力差が生じることを抑制している。このように、特許文献1の技術の場合、電源電圧・電流の変動を抑制することで急激な消費電力差が生じることを抑制しており、その結果として、回路が誤作動する可能性を抑制している。このような構成のため、特許文献1の技術の場合、例えば、通常動作中に何らかの原因で突発的に発生した電源ノイズに対応することは難しかった。
また、特許文献2に記載されている技術の場合、低電圧検出回路は、一定の電圧を出力するバンドギャップレギュレータとの比較の結果に基づいて、イネーブル信号を変化させている。このような構成のため、特許文献2に記載されている技術の場合、例えば、予め定められた閾値付近において電圧の変動が生じると、クロックの供給と停止が頻繁に行われるおそれがあった。
このように、演算装置においては、突発的に発生する電源ノイズによる誤作動を安定的に抑制することが難しい、という問題が生じていた。
そこで、本発明の目的は、演算装置において、突発的に発生する電源ノイズによる誤作動を安定的に抑制することが難しい、という問題を解決する演算装置、演算装置制御方法を提供することにある。
かかる目的を達成するため本発明の一形態である演算装置は、
クロックの供給を受けて動作する演算装置であって、
入力された電源電圧値と予め定められた第1の閾値とに基づいて、前記クロックの供給を停止するとともに、前記電源電圧値と前記第1の閾値よりも大きな値を有する第2の閾値とに基づいて、前記クロックの供給を再開する制御手段を有する
という構成を採る。
また、本発明の他の形態である演算装置制御方法は、
クロックの供給を受けて動作する演算装置において行われる演算装置制御方法であって、
入力された電源電圧値と予め定められた第1の閾値とに基づいて、前記クロックの供給を停止し、前記電源電圧値と前記第1の閾値よりも大きな値を有する第2の閾値とに基づいて、前記クロックの供給を再開する
という構成を採る。
また、本発明の他の形態であるプログラムは、
クロックの供給を受けて動作する演算装置に、
入力された電源電圧値と予め定められた第1の閾値とに基づいて、前記クロックの供給を停止するとともに、前記電源電圧値と前記第1の閾値よりも大きな値を有する第2の閾値とに基づいて、前記クロックの供給を再開する制御手段を実現させるためのプログラムである。
本発明は、以上のように構成されることにより、演算装置において、突発的に発生する電源ノイズによる誤作動を安定的に抑制することが難しい、という問題を解決する演算装置、演算装置制御方法を提供することが可能となる。
本発明の第1の実施形態におけるマルチコアプロセッサLSIの構成の一例を示すブロック図である。 図1で示すプロセッサコアの一般的な構成の一例を示す回路図である。 本発明の第1の実施形態におけるプロセッサコアの構成の一例を示す回路図である。 図3で示す電源ノイズ検出手段の構成の一例を示す回路図である。 図3で示す電源ノイズ検出手段の動作の一例を説明するための図である。 本発明の第1の実施形態におけるプロセッサコアの動作の一例を示すフローチャートである。 電源ノイズ検出手段の他の構成の一例を示す回路図である。 本発明の第2の実施形態におけるプロセッサコアの構成の一例を示す回路図である。 図8で示す電源ノイズ検出手段の構成の一例を示す回路図である。 図8で示す電源ノイズ検出手段の動作の一例を説明するための図である。 本発明の第2の実施形態におけるプロセッサコアの動作の一例を示すフローチャートである。 本発明の第3の実施形態における演算装置の構成の一例を示す概略ブロック図である。
[第1の実施形態]
本発明の第1の実施形態を図1乃至図7を参照して説明する。図1は、マルチコアプロセッサLSI1の構成の一例を示すブロック図である。図2は、プロセッサコアの構成のうち一般的な構成の一例を示す回路図である。図3は、本発明の第1の実施形態におけるプロセッサコア2の構成の一例を示す回路図である。図4は、電源ノイズ検出手段26の構成の一例を示す回路図である。図5は、電源ノイズ検出手段26の動作の一例を説明するための図である。図6は、プロセッサコア2の動作の一例を示すフローチャートである。図7は、電源ノイズ検出手段26の他の構成の一例を示す回路図である。
第1の実施形態では、電源電圧値の下降を検出して、検出結果に応じてクロックの供給を制御することで動作不良の発生を抑制することが可能なプロセッサコア2(演算装置)を有するマルチコアプロセッサLSI1(LSI:Large-Scale Integration)について説明する。図3で示すように、本実施形態におけるプロセッサコア2は、電源ノイズ検出手段26(制御手段)を有している。後述するように、電源ノイズ検出手段26は、電源電圧値が下降しており、かつ、電源電圧値が下限電圧値を下回ったタイミングで、クロックの供給を停止させる。また、電源ノイズ検出手段26は、クロックの供給を停止させた後、電源電圧値が回復電圧値を上回ったタイミングでクロックの供給を再開させる。
図1は、マルチコアプロセッサLSI1の構成の一例を示している。図1を参照すると、マルチコアプロセッサLSI1には、複数のプロセッサコア2(プロセッサコア2−1、2−2、……、2−n)と、複数のメモリコントローラ4(メモリコントローラ4−1、4−2)と、接続手段3と、が含まれている。また、接続手段3には、外部論理や外部装置とのインタフェースを有する周辺論理外部I/F6(I/F:interface)を接続することが出来る。
接続手段3は、プロセッサコア2とメモリコントローラ4とを接続する。接続手段3としては、例えば、バス接続やクロスバー接続など多様な手段を取り得ることが可能である。
メモリコントローラ4には、マルチコアプロセッサLSI1の外部に存在する、主記憶としてのメモリ5(メモリ5−1、5−2)が接続される。
なお、プロセッサコア2やメモリコントローラ4は、図示しないキャッシュメモリなどを有していても構わない。また、図1では、マルチコアプロセッサLSI1がメモリコントローラ4を2つ有する場合を例示している。しかしながら、マルチコアプロセッサLSI1が有するメモリコントローラ4の数は2つに限定されない。マルチコアプロセッサLSI1は、1個以上の任意の数のメモリコントローラ4を有することが出来る。また、図1には記載していないが、接続手段3には、上記例示した以外の種類の回路ブロックなど(大容量のキャッシュメモリやLSI内蔵メモリなど)が接続されても構わない。
図2は、マルチコアプロセッサLSI1が有する各プロセッサコア2におけるクロック分配の一般的な構成の一例を示している。つまり、図2では、プロセッサコア2が有する構成のうち、一般的な構成の一例について例示している。
図2を参照すると、プロセッサコア2は、当該プロセッサコア2の外部に、例えば位相同期回路(PLL:phase locked loop)によるクロック発振回路7を有している。クロック発振回路7は、入力された信号に応じてクロックを出力する。図2の場合、クロック発振回路7によるクロックの出力は、各プロセッサコア2に分配される。
プロセッサコア2の内部では、入力されたクロックを第1段目(初段)のクロックバッファ21で受ける。そして、クロックバッファ21は、当該クロックバッファ21と接続された複数の第2段目のクロックバッファ22(22−1、22−2、22−3、22−4、……、22−m)にクロックを分配する。その後、第3段目、第4段目など複数のステージのクロックバッファ23(23−1、……、23−m)による分配を経て、各レジスタ20(20−1、20−2、20−3、……、20―z、20−y、20−z)のクロック入力を駆動するための最終段のクロックバッファ25(25−1、25−225−3、……、25−x、25−y、25−z)まで、クロックが分配される。
このように、プロセッサコア2に入力されたクロックは、例えば、ツリー構造を有するクロック信号分配手段により分配される。換言すると、プロセッサコア2に入力されたクロックは、クロックバッファ21から当該クロックバッファ21と接続された複数のクロックバッファ22に分配される。また、クロックバッファ22から当該クロックバッファ22と接続された複数のクロックバッファ23に分配される。このように、プロセッサコア2は、クロックバッファ21やクロックバッファ22など複数段(段の数は任意で構わない)のクロックバッファを有している。そして、それぞれのクロックバッファが当該クロックバッファと接続された後段の複数のクロックバッファにクロックの分配を行うよう構成されている。なお、最終段のクロックバッファ25には、低消費電力化のために、クロックゲーティング論理24(24−1、24−2、24−3、……、24−x、24−y、24−z)が付加されている。換言すると、クロック信号分配手段は、クロックゲーティング論理24を有している、ということも出来る。クロックゲーティング論理24は、対象となるレジスタ20の値が論理的に変化しない場合に、最終段のクロックバッファ25へのクロック入力を停止する。例えば、クロックゲーティング論理24−1は、レジスタ20−1の値が論理的に変化しない場合に、クロックバッファ25−1へのクロック入力を停止する。このような構成により、最終段のクロックバッファ25からレジスタ20のクロック入力までの電力消費を抑制することが出来る。このような仕組みを細粒度クロックゲーティングと言うこともある。
なお、図2では、クロック発振回路7がプロセッサコア2の外部に存在している場合を例示している。しかしながら、各プロセッサコア2のそれぞれが、当該プロセッサコア2の内部にクロック発振回路7を有するよう構成しても構わない。このように構成すると、プロセッサコア2ごとに異なるクロックサイクルで動作することが可能となる。
以上が、本発明の適用対象となるマルチコアプロセッサLSI1の一般的な構成である。なお、上記説明した内容はあくまで一例である。マルチコアプロセッサLSI1としては、既知の様々な変形例を採用して構わない。
続いて、本実施形態に特徴的な構成について説明する。図3は、プロセッサコア2のクロック分配構成を示している。図3を参照すると、本実施形態において説明する各プロセッサコア2は、上記説明した一般的な構成に加えて、電源ノイズ検出手段26(制御手段)を有している。また、プロセッサコア2は、クロックバッファ21よりもクロック発振回路7側に、論理回路であるANDゲート27を有している。ANDゲート27は、電源ノイズ検出手段26から出力される所定のコアクロック停止信号に応じて、プロセッサコア2内のクロック分配ツリーにおける第1段目のクロックバッファ21へのクロック入力を停止する。換言すると、プロセッサコア2に入力されたクロックは、ANDゲート27に入力される。そして、ANDゲート27は、電源ノイズ検出手段26から入力されるコアクロック停止信号に応じて、入力されたクロックのクロックバッファ21に対する出力を行ったり停止したりする。
電源ノイズ検出手段26には、図示しない信号線などを用いて電源電圧が入力される。また、電源ノイズ検出手段26は、コアクロック停止信号を出力する。
図4は、電源ノイズ検出手段26の構成の一例を示している。図4を参照すると、電源ノイズ検出手段26は、例えば、A/D変換回路260(A/D:Analog/Digital)と、レジスタ261と、減算器262と、比較器263と、ANDゲート264と、比較器265と、フラグレジスタ266と、を有している。
A/D変換回路260は、アナログ値で入力される電源電圧の値をデジタル値に変換する。A/D変換回路260により変換されたデジタル値は、レジスタ261に格納されるとともに、減算器262、比較器263、比較器265に入力される。
レジスタ261には、A/D変換回路260により変換されたデジタル値が格納される。また、レジスタ261に格納された値は、減算器262に入力される。
上記のような構成により、減算器262には、現在の電源電圧値が入力されるとともに、現在の電源電圧値から1タイミング前に採取された電源電圧値が入力される。換言すると、減算器262には、A/D変換回路260が変換した電源電圧値がそのまま入力されるとともに、一旦レジスタ261に格納された電源電圧値が入力される。減算器262は、現在の電源電圧値から1タイミング前に採取された電源電圧値の減算を行う。そして、減算器262は、減算した結果の符号をANDゲート264に出力する。つまり、減算器262は、符号ビット出力を行う。
比較器263には、A/D変換回路260により変換されたデジタル値が入力される。また、比較器263には、予め設定された下限電圧値(第1の閾値、下限閾値)が入力される。比較器263は、現在の電源電圧値が、予め設定された下限電圧値より低くなっているかどうかを検出する。つまり、比較器263は、A/D変換回路260が変換した電源電圧値が下限電圧値より低くなっているかどうかを検出する。そして、比較器263は、検出結果をANDゲート264に出力する。
ANDゲート264には、減算器262による減算した結果の符号と、比較器263による検出結果と、が入力される。ANDゲート264は、減算器262による減算した結果の符号がマイナスであり、かつ、比較器263から現在の電源電圧値が予め設定された下限電圧値より低くなっている旨を示す検出結果の入力を受けた場合、フラグレジスタ266に対する正の出力を行う(出力をハイにする)。これにより、フラグレジスタ266には論理値1zがセットされることになる。一方、ANDゲート264は、減算器262による減算した結果の符号がプラスである場合や、比較器263から受けた検出結果が現在の電源電圧値が予め設定された下限電圧値より低くなっている旨を示していない場合、フラグレジスタ266に対して負の出力を行う。
比較器265には、A/D変換回路260により変換されたデジタル値が入力される。また、比較器265には、予め設定された回復電圧値(第2の閾値)が入力される。比較器265は、現在の電源電圧値が、予め設定された回復電圧値より高くなっているかどうかを検出する。つまり、比較器263は、A/D変換回路260が変換した電源電圧値が回復電圧値より高くなっているかどうかを検出する。そして、比較器265は、検出結果をフラグレジスタ266に出力する。
フラグレジスタ266は、現在の電源電圧値が1タイミング前に採取された電源電圧値よりも小さく、かつ、現在の電源電圧値が設定されている下限電圧値より低い場合、論理値1zをセットする。換言すると、フラグレジスタ266は、ANDゲート264から正の出力を受けることで、論理値1zをセットする。一方、比較器265が現在の電源電圧値が設定されている回復電圧値より大きくなったことを検出した場合には、フラグレジスタ266をリセットして論理値を0zに戻す。フラグレジスタ266の出力は、コアクロック停止信号として電源ノイズ検出手段26から出力する。
以上のように、電源ノイズ検出手段26は、レジスタ261と減算器262と比較器263とANDゲート264とを用いて、電源電圧値が1タイミング前に採取された電源電圧値よりも小さく、かつ、電源電圧値が設定されている下限電圧値より低い場合を検出する。そして、電源ノイズ検出手段26は、上記場合が検出されると、フラグレジスタ266の論理値を1zにセットする。このような状態のフラグレジスタ266から出力されるコアクロック停止信号の入力を受けると、ANDゲート27はクロックバッファ21へのクロック入力を停止することになる。一方、電源ノイズ検出手段26は、比較器265を用いて、電源電圧値が予め設定された回復電圧値より高くなっている場合を検出する。そして、電源ノイズ検出手段26は、電源電圧値が予め設定された回復電圧値より高くなっている場合、フラグレジスタ266の論理値を0zにセットする。このようにフラグレジスタ266の論理値が0zにセットされた状態となると、ANDゲート27はクロックバッファ21へのクロック入力を再開することになる。
図5は、電源ノイズ検出手段26の動作の一例を示している。なお、図5のうち上のグラフは、横軸が時間経過を示しており、縦軸が電源電圧値の大きさを示している。
プロセッサコア2が正常に動作するためには、電源電圧値の変動が、電源電圧の動作保証上限電圧値と動作保証下限電圧値の範囲内に収まることが必要である。動作保証電圧値としては、標準的な電源電圧値に対して、上限が+5%、下限が−5%となっていることが多い。電源電圧値が動作保証下限電圧値を下回った場合が特に問題になるため、本発明の電源ノイズ検出手段26では、このようなケースでコアクロック停止信号を出力するように動作する。
上記のような動作を行うため、電源ノイズ検出手段26は、動作保証下限電圧値よりわずかに高い電圧値である下限電圧値を予め定められた値として持つ。また、電源ノイズ検出手段26は、下限電圧値よりも所定分高い電圧値である回復電圧値を予め定められた値として持つ。なお、本実施形態においては、下限電圧値を動作保証下限電圧値よりどの程度高くするかについては特に限定しない。また、回復電圧値を下限電圧値よりどの程度高くするかについても特に限定しない。下限電圧値や回復電圧値は調整可能な値であり、回路誤作動の容認性等に応じて適宜設定して構わない。
図5を参照すると、電源ノイズ検出手段26は、時点t1において、電源電圧値が下降しており、かつ、下限電圧値を下回っていることを検出する。その結果、電源ノイズ検出手段26のフラグレジスタ266に論理値1zがセットされる。その後、電源ノイズ検出手段26は、時点t2において、電源電圧値が回復電圧値を上回ったことを検出する。その結果、電源ノイズ検出手段26のフラグレジスタ266に論理値0zがセットされる。
図5のうち下のグラフは、フラグレジスタ266の出力遷移を示している。図5を参照すると、時点t1からt2の間は、論理値1zのフラグレジスタ266からの出力がコアクロック停止信号としてANDゲート27に入力される。これにより、時点t1から時点t2の間において、プロセッサコア2のクロックが停止される。その結果、電源ノイズによる不正動作などの影響を受けることがなくなることになる。
以上のような動作をまとめると、図6のフローチャートのようになる。図6を参照すると、電源電圧値が下限電圧値を下回り、かつ、減算器262から出力される符号がマイナスである場合(ステップS101、Yes)、クロック信号分配手段に対するクロックの供給が停止する(ステップS102)。その後、電源電圧値が回復電圧値を上回った場合(ステップS103、Yes)、クロック信号分配手段に対するクロックの供給が再開する(ステップS104)。
このように、本実施形態におけるプロセッサコア2は、電源ノイズ検出手段26を有している。このような構成により、電源ノイズ検出手段26は、電源電圧値が下降しており、かつ、電源電圧値が下限電圧値を下回ったタイミングで、クロックの供給を停止させることが出来る。また、電源ノイズ検出手段26は、クロックの供給を停止させた後、電源電圧値が回復電圧値を上回ったタイミングでクロックの供給を再開させることが出来る。これにより、電源電圧値が動作保証下限電圧値を下回りそうな状況が発生した場合にクロックの供給を停止することが可能となり、電源ノイズによる不正動作の発生を抑制することが可能となる。また、電源ノイズ検出手段26は、下限電圧値と回復電圧値とを有することで、クロックの供給と停止が頻繁に入れ替わることを抑制することが出来る。つまり、電源ノイズによる不正動作の発生を安定的に抑制することが出来る。
また、本実施形態において説明した電源ノイズ検出手段26によると、従来の構成に対して追加する要素も少なく、比較的簡易な方法で電源ノイズに対する対策を適用することが可能である。また、本実施形態において説明した電源ノイズ検出手段26のように、電源ノイズ発生時のみの対策とすることで、特許文献1に記載されているような電源電圧・電流の変動を抑制する場合と比較して、プロセッサ動作における性能低下の影響も最小限に抑えることが可能である。
なお、電源ノイズ検出手段26は、入力された電源電圧をA/D変換回路260によってデジタル値に変換している。そのため、A/D変換回路260の変換サイクルがプロセッサコア2のクロックサイクルよりも非常に大きい場合、電源電圧の急激な変動に追随できないなどの問題が発生する。そこで、A/D変換回路260によるアナログデジタル変換のサイクルは、プロセッサコア2のクロックサイクルと同等か、少なくとも4倍以下程度であることが望ましい。つまり、アナログデジタル変換のサイクルは、プロセッサコア2に入力されるクロックサイクルに応じて定められていることが望ましい。
また、電源ノイズ検出手段26の構成は、図4で例示した場合に限定されない。電源ノイズ検出手段26は、例えば、図7で示すような構成とすることも出来る。
図7は、電源ノイズ検出手段26の他の構成の一例を示している。図7を参照すると、電源ノイズ検出手段26は、A/D変換回路260と、レジスタ261と、減算器262と、比較器265と、加算器267と、比較器268と、フラグレジスタ269と、を有している。
A/D変換回路260は、アナログ値で入力される電源電圧の値をデジタル値に変換する。A/D変換回路260により変換されたデジタル値は、レジスタ261に格納されるとともに、減算器262、比較器265、加算器267に入力される。
レジスタ261には、A/D変換回路260により変換されたデジタル値が格納される。また、レジスタ261に格納された値は、減算器262に入力される。
上記のような構成により、減算器262には、現在の電源電圧値が入力されるとともに、現在の電源電圧値から1タイミング前に採取された電源電圧値が入力される。換言すると、減算器262には、A/D変換回路260が変換した電源電圧値がそのまま入力されるとともに、一旦レジスタ261に格納された電源電圧値が入力される。減算器262は、現在の電源電圧値から1タイミング前に採取された電源電圧値の減算を行う。そして、減算器262は、減算した結果を加算器267に出力する。
加算器267には、減算器262からの出力が入力される。また、加算器267には、A/D変換回路260により変換されたデジタル値が格納される。加算器267は、減算器262の出力とA/D変換回路260により変換されたデジタル値とを加算する。これにより、加算器267は、現在の電源電圧値に対して1タイミング前に採取された電源電圧値からの変動がそのまま継続した場合の、1タイミング後の電源電圧値の予測値を算出する。換言すると、加算器267は、入力された電源電圧値に基づく予測値を算出する。そして、加算器267は、加算した結果(つまり、予測値)を比較器268に出力する。
比較器268には、加算器267からの出力が入力される。また、比較器268には、予め設定された動作保証下限電圧値(動作保証下限閾値)が入力される。比較器268は、加算器267からの出力である予測値が動作保証下限電圧値を下回っているかどうかを検出する。換言すると、比較器268は、電源電圧値に基づく予測値が動作保証下限電圧値を下回るかどうかを検出する。そして、予測値が動作保証下限電圧値を下回っている場合、比較器268は予測値が動作保証下限電圧値を下回っている旨を示す出力をフラグレジスタ269に対して行う。これにより、フラグレジスタ269には論理値1zがセットされることになる。
比較器265には、A/D変換回路260により変換されたデジタル値が入力される。また、比較器265には、予め設定された回復電圧値が入力される。比較器265は、現在の電源電圧値が、予め設定された回復電圧値より高くなっているかどうかを検出する。つまり、比較器263は、A/D変換回路260が変換した電源電圧値が回復電圧値より高くなっているかどうかを検出する。そして、比較器265は、検出結果をフラグレジスタ269に出力する。
フラグレジスタ269は、予測値が動作保証下限電圧値を下回っている場合、論理値1zをセットする。換言すると、フラグレジスタ269は、比較器268からの出力に応じて、論理値1zをセットする。一方、比較器265が現在の電源電圧値が設定されている回復電圧値より大きくなったことを検出した場合には、フラグレジスタ269をリセットして論理値を0zに戻す。フラグレジスタ269の出力は、コアクロック停止信号として電源ノイズ検出手段26から出力する。
例えば、上記のように電源ノイズ検出手段26を構成することで、予測に基づくコアクロック停止信号を出力することが可能になる。なお、図7では下限電圧値の代わりに動作保証下限電圧値を用いているが、下限電圧値を比較器268に入力するよう構成しても構わない。
[第2の実施形態]
次に、図8乃至図11を参照して、本発明の第2の実施形態について説明する。図8は、プロセッサコア8の構成の一例を示す回路図である。図9は、電源ノイズ検出手段81(制御手段)の構成の一例を示す回路図である。図10は、電源ノイズ検出手段81の動作の一例を説明するための図である。図11は、プロセッサコア2の動作の一例を示すフローチャートである。
第2の実施形態では、第1の実施形態で説明したプロセッサコア2の代わりにプロセッサコア8を有するマルチコアプロセッサLSI1について説明する。図8で示すように、プロセッサコア8は、電源ノイズ検出手段26の代わりに電源ノイズ検出手段81を有している。電源ノイズ検出手段81は、第1の実施形態で説明した電源ノイズ発生時の対策に加えて、負荷変動による電源ノイズの発生も抑制する。図8を参照すると、電源ノイズ検出手段26は、ANDゲート27に対してコアクロック停止信号を出力するとともに、各クロックゲーティング論理24の前に設けられたORゲート82に対してクロックゲーティング停止信号を出力する。後述するように、クロックゲーティング停止信号により、クロックゲーティング論理24によるクロックゲーティングが無効化されることになる。なお、本実施形態においては、第1の実施形態と重複する説明については省略する。
図9は、電源ノイズ検出手段81の構成を示している。図9を参照すると、電源ノイズ検出手段81は、図4を参照して説明した電源ノイズ検出手段26の構成に加えて、レジスタ810と、XORゲート811と、比較器812と、ANDゲート813と、カウンタ814と、比較器815と、フラグレジスタ816と、ORゲート817と、を有している。
レジスタ810には、減算器262が出力した符号ビット出力が格納される。また、レジスタ810に格納された符号ビット出力は、XORゲート811に入力される。
XORゲート811には、減算器262からの符号ビット出力がそのまま入力されるとともに、1タイミング前に出力された符号ビット出力(つまり、一旦レジスタ810に格納された符号ビット出力)が入力される。このような構成により、XORゲート811は、減算器262の符号ビット出力が反転したことを検出する。そして、XORゲート811は、検出結果をANDゲート813に出力する。
比較器812には、減算器262からの出力(現在の電源電圧値から1タイミング前に採取された電源電圧値を減算した値)が入力される。また、比較器812には、予め設定された変動幅設定値(予め定められた基準。任意の値で構わない)が入力される。比較器812は、減算器262から入力された値が変動幅設定値を超えているかどうかを検出する。そして、比較器812は、比較結果をANDゲート813に出力する。
ANDゲート813には、XORゲート811からの出力が入力される。また、ANDゲート813には、比較器812からの出力が入力される。ANDゲート813は、減算器262による符号が反転し、かつ、電源電圧値が変動幅設定値を超えている場合に、カウンタ814に対する正の出力を行う。換言すると、ANDゲート813は、電源電圧値が変動幅設定値を超えた変動量で減少方向から増加方向もしくは増加方向から減少方向に変化したことを検出する。
カウンタ814は、ANDゲート813からの正の出力の回数をカウントする。カウンタ814からの出力は、比較器815に入力される。また、カウンタ814は、予め定められた測定サイクルタイマ(任意の値で構わない)の間カウントする。例えば、カウンタ814は、測定サイクルタイマが入力されるORゲート817からの出力に応じて、当該カウンタ814が計測する回数をリセットする。また、カウンタ814は、プロセッサコア8が実行するタスクの切り替えとなるコンテキストスイッチが発生した場合に、ORゲート817からの出力に応じて、計測する値をリセットする。つまり、カウンタ814の値は、プロセッサコア8が実行する処理を変更する際にリセットされることになる。
比較器815には、カウンタ814からの出力が入力される。また、比較器815には、予め設定された変動回数設定値(回数閾値。任意の値で構わない)が入力される。比較器815は、カウンタ814が計測する回数が変動回数設定値を超えているかどうかを検出する。そして、比較器815は、検出結果をフラグレジスタ816に出力する。カウンタ814が計測する回数が変動回数設定値を超えている場合、比較器815からの出力に応じて、フラグレジスタ816に論理値1zをセットすることになる。
フラグレジスタ816は、カウンタ814が計測する回数が変動回数設定値を超えている場合に、論理値1zをセットする。一方、コンテキストスイッチを行った場合に、フラグレジスタ816をリセットして論理値を0zに戻す。フラグレジスタ816の出力は、クロックゲーティング停止信号として電源ノイズ検出手段81から出力する。クロックゲーティング停止信号により、クロックゲーティング論理24によるクロックゲーティングが無効化されることになる。
ORゲート817には、測定サイクルタイマが入力されるとともに、コンテキストスイッチが行われた旨を示す情報が入力される。ORゲート817からの出力はカウンタ814に入力される。
以上のように、電源ノイズ検出手段81は、レジスタ810とXORゲート811とを用いて、減算器262の符号ビット出力が反転したことを検出する。また、電源ノイズ検出主dな81は、比較器812を用いて、減算器262から入力された値が変動幅設定値を超えている場合を検出する。そして、電源ノイズ検出手段81は、ANDゲート813とカウンタ814とを用いて、減算器262による符号が反転し、かつ、電源電圧値が変動幅設定値を超えた回数を計測する。換言すると、電源ノイズ検出手段81は、ある一定の設定時間である測定サイクルタイマ内に電源電圧値が変動幅設定値以上の電圧変動幅で増減方向に変動した回数をカウントする。そして、電源ノイズ検出手段81は、比較器815により計測したカウント回数が変動回数設定値を超えたと判断される場合に、電源電圧の変動が多過ぎると判断して細粒度クロックゲーティングを停止させる。これにより、電源変動自体の発生を抑止して、コアクロック停止に至るようなケースを可能な限り抑制することができる。
図10は、電源ノイズ検出手段81における、クロックゲーティング停止信号の出力の一例を示している。なお、図10のうち上のグラフは、横軸が時間経過を示しており、縦軸が電源電圧値の大きさを示している。また、電源電圧値の変動は、電源電圧の動作保証上限電圧値と動作保証下限電圧値の範囲内に収まることが必要である。
図10を参照すると、電源電圧値は時間t0からt1までの間で10回大きく増減変動を行っている。ここで、t0からt1までの間を測定サイクルタイマであるとし、変動回数設定値を9であるとする。すると、10回目のタイミングで、測定サイクルタイマ内に変動幅設定値以上の電圧変動幅で増減方向に変動した回数が変動回数設定値「9」を超えたことになる。そこで、電源ノイズ検出手段81は、10回目のカウントを行った後、論理値1zのクロックゲーティング停止信号を送信する。これにより、細粒度クロックゲーティングを停止する。なお、この細粒度クロックゲーティングが停止されている状態は、コンテキストスイッチが生じるまで継続される。そして、細粒度クロックゲーティングが停止されている状態は、コンテキストスイッチにより解除される。
以上のような動作をまとめると、図11のフローチャートのようになる。図11を参照すると、減算器262による符号が反転し、かつ、電源電圧値が変動幅設定値を超えている回数が変動回数設定値を超えている場合(ステップS201、Yes)に、クロックゲーティング論理24によるクロックゲーティングを無効化する(ステップS202)。その後、コンテキストスイッチが行われることで(ステップS203、Yes)、クロックゲーティング論理24によるクロックゲーティングの無効化を解除する(ステップS204)。
このように、本実施形態におけるプロセッサコア8は、電源ノイズ検出手段81を有している。このような構成により、電源ノイズ検出手段81は、減算器262による符号が反転し、かつ、電源電圧値が変動幅設定値を超えている回数が変動回数設定値を超えている場合に、クロックゲーティングを無効化することが出来る。これにより、電源ノイズ検出手段81は、電源変動自体の発生を抑止して、コアクロック停止に至るようなケースを可能な限り抑制することができる。
なお、本実施形態で説明した電源ノイズ検出手段81は、図4を参照して説明した電源ノイズ検出手段26の構成を有するとした。しかしながら、電源ノイズ検出手段81は、例えば、図4を参照して説明した電源ノイズ検出手段26の構成の代わりに、図7を参照して説明した電源ノイズ検出手段26の構成を有していても構わない。
[第3の実施形態]
次に、図12を参照して、本発明の第3の実施形態について説明する。第3の実施形態では、演算装置9の構成の概要について説明する。
演算装置9は、クロックの供給を受けて動作する。演算装置9は、制御手段91を有している。なお、制御手段91は、例えば、論理回路により実現することが出来る。制御手段91は、例えば、演算装置9が有する図示しない演算装置が、図示しない記憶装置に格納されたプログラムを実行することで実現しても構わない。
制御手段91は、入力された電源電圧値と予め定められた第1の閾値とに基づいて、クロックの供給を停止するとともに、電源電圧値と前記第1の閾値よりも大きな値を有する第2の閾値とに基づいて、クロックの供給を再開する。
このように、演算装置9は、制御手段91を有している。このような構成により、制御手段91は、入力された電源電圧値と予め定められた第1の閾値とに基づいて、演算装置9に対するクロックの供給を停止することが出来る。また、演算装置9は、電源電圧値と第1の閾値よりも大きな値を有する第2の閾値とに基づいて、演算装置9に対するクロックの供給を再開することが出来る。これにより、演算装置9は、電源電圧値が下限電圧値を下回るような不正動作発生の原因となる場合にクロックの供給を停止することが出来、電源ノイズによる不正動作の発生を抑制することが出来る。また、電源ノイズ検出手段26は、第1の閾値と第2の閾値とを有することで、クロックの供給と停止が頻繁に入れ替わることを抑制することが出来る。
また、上述した演算装置9は、当該演算装置9に所定のプログラムが組み込まれることで実現できる。具体的に、本発明の他の形態であるプログラムは、クロックの供給を受けて動作する演算装置に、入力された電源電圧値と予め定められた第1の閾値とに基づいて、クロックの供給を停止するとともに、電源電圧値と第1の閾値よりも大きな値を有する第2の閾値とに基づいて、クロックの供給を再開する制御手段を実現させるためのプログラムである。
また、上述した演算装置9により実行される演算装置制御方法は、クロックの供給を受けて動作する演算装置において行われる演算装置制御方法であって、入力された電源電圧値と予め定められた第1の閾値とに基づいて、クロックの供給を停止し、電源電圧値と第1の閾値よりも大きな値を有する第2の閾値とに基づいて、クロックの供給を再開する、という方法である。
上述した構成を有する、プログラム、又は、演算装置制御方法、の発明であっても、上記演算装置9と同様の作用を有するために、上述した本発明の目的を達成することが出来る。
<付記>
上記実施形態の一部又は全部は、以下の付記のようにも記載されうる。以下、本発明における演算装置などの概略を説明する。但し、本発明は、以下の構成に限定されない。
(付記1)
クロックの供給を受けて動作する演算装置であって、
入力された電源電圧値と予め定められた第1の閾値とに基づいて、前記クロックの供給を停止するとともに、前記電源電圧値と前記第1の閾値よりも大きな値を有する第2の閾値とに基づいて、前記クロックの供給を再開する制御手段を有する
演算装置。
(付記2)
付記1に記載の演算装置であって、
前記第1の閾値として、前記演算装置の動作を保証する動作保証下限閾値よりも所定分高い下限閾値が定められており、
前記制御手段は、前記電源電圧値が前記下限閾値を下回った場合に前記クロックの供給を停止し、前記電源電圧値が前記第2の閾値を上回った場合に前記クロックの供給を再開する
演算装置。
(付記3)
付記1に記載の演算装置であって、
前記制御手段は、入力された前記電源電圧値に基づいて当該電源電圧値の予測値を算出し、算出した前記予測値と前記第1の閾値とに基づいて、前記クロックの供給を停止する
演算装置。
(付記4)
付記3に記載の演算装置であって、
前記第1の閾値として、前記演算装置の動作を保証する動作保証下限閾値が予め定められており、
前記制御手段は、前記電源電圧値が前記動作保証下限閾値を下回った場合に、前記クロックの供給を停止する
演算装置。
(付記5)
付記1乃至4のいずれかに記載の演算装置であって、
ツリー構造のクロック信号分配手段を有しており、
前記制御手段は、前記演算装置の内部であって前記ツリー構造のクロック信号分配手段よりも前に設けられた論理回路に対して所定の信号を送信することで前記クロックの供給を停止する
演算装置。
(付記6)
付記5に記載の演算装置であって、
前記クロック信号分配手段には、供給されたクロックを制御するクロックゲーティング論理回路が含まれており、
前記制御手段は、予め定められた基準よりも大きな前記電源電圧値の変動が所定時間内に生じた回数が予め定められた回数閾値を超えた場合に、前記クロックゲーティング論理回路を停止させる
演算装置。
(付記7)
付記6に記載の演算装置であって、
前記制御手段は、前記演算装置が実行する処理を変更するコンテキストスイッチが行われた際に、前記クロックゲーティング論理回路の停止を解除する
演算装置。
(付記8)
付記1乃至6のいずれかに記載の演算装置であって、
前記制御手段は、アナログ値である前記電源電圧値をデジタル値に変換する変換回路を有しており、
前記変換回路によるアナログデジタル変換のサイクルは、前記演算装置のクロックサイクルに応じて定められている
演算装置。
(付記9)
クロックの供給を受けて動作する演算装置において行われる演算装置制御方法であって、
入力された電源電圧値と予め定められた第1の閾値とに基づいて、前記クロックの供給を停止し、前記電源電圧値と前記第1の閾値よりも大きな値を有する第2の閾値とに基づいて、前記クロックの供給を再開する
演算装置制御方法。
(付記9−1)
付記9に記載の演算装置制御方法であって、
前記第1の閾値として、前記演算装置の動作を保証する動作保証下限閾値よりも所定分高い下限閾値が定められており、
前記電源電圧値が前記下限閾値を下回った場合に前記クロックの供給を停止し、前記電源電圧値が前記第2の閾値を上回った場合に前記クロックの供給を再開する
演算装置制御方法。
(付記9−2)
付記9に記載の演算装置制御方法であって、
入力された前記電源電圧値に基づいて当該電源電圧値の予測値を算出し、算出した前記予測値と前記第1の閾値とに基づいて、前記クロックの供給を停止する
演算装置制御方法。
(付記10)
クロックの供給を受けて動作する演算装置に、
入力された電源電圧値と予め定められた第1の閾値とに基づいて、前記クロックの供給を停止するとともに、前記電源電圧値と前記第1の閾値よりも大きな値を有する第2の閾値とに基づいて、前記クロックの供給を再開する制御手段を実現させるためのプログラム。
(付記10−1)
付記10に記載のプログラムであって、
前記第1の閾値として、前記演算装置の動作を保証する動作保証下限閾値よりも所定分高い下限閾値が定められており、
前記制御手段は、前記電源電圧値が前記下限閾値を下回った場合に前記クロックの供給を停止し、前記電源電圧値が前記第2の閾値を上回った場合に前記クロックの供給を再開する
プログラム。
(付記10−2)
付記10に記載のプログラムであって、
前記制御手段は、入力された前記電源電圧値に基づいて当該電源電圧値の予測値を算出し、算出した前記予測値と前記第1の閾値とに基づいて、前記クロックの供給を停止する
プログラム。
なお、上記各実施形態では、論理回路により電源ノイズ検出手段26や電源ノイズ検出手段81が実現される場合について例示した。しかしながら、電源ノイズ検出手段26や電源ノイズ検出手段81が有する各機能は、例えば、図示しない演算装置が図示しない記憶装置に格納されたプログラムを実行することにより実現されても構わない。
また、上記各実施形態及び付記において記載したプログラムは、記憶装置に記憶されていたり、コンピュータが読み取り可能な記録媒体に記録されていたりする。例えば、記録媒体は、フレキシブルディスク、光ディスク、光磁気ディスク、及び、半導体メモリ等の可搬性を有する媒体である。
以上、上記各実施形態を参照して本願発明を説明したが、本願発明は、上述した実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明の範囲内で当業者が理解しうる様々な変更をすることが出来る。
1 マルチコアプロセッサLSI
2 プロセッサコア
20 レジスタ
21 クロックバッファ
22 クロックバッファ
23 クロックバッファ
24 クロックゲーティング論理
25 クロックバッファ
26 電源ノイズ検出手段
260 A/D変換回路
261 レジスタ
262 減算器
263 比較器
264 ANDゲート
265 比較器
266 フラグレジスタ
267 加算器
268 比較器
269 フラグレジスタ
27 ANDゲート
3 接続手段
4 メモリコントローラ
5 メモリ
6 周辺論理外部I/F
7 クロック発振回路
8 プロセッサコア
81 電源ノイズ検出手段
810 レジスタ
811 XORゲート
812 比較器
813 ANDゲート
814 カウンタ
815 比較器
816 フラグレジスタ
817 ORゲート
82 ORゲート
9 演算装置
91 制御手段

Claims (10)

  1. クロックの供給を受けて動作する演算装置であって、
    入力された電源電圧値と予め定められた第1の閾値とに基づいて、前記クロックの供給を停止するとともに、前記電源電圧値と前記第1の閾値よりも大きな値を有する第2の閾値とに基づいて、前記クロックの供給を再開する制御手段を有する
    演算装置。
  2. 請求項1に記載の演算装置であって、
    前記第1の閾値として、前記演算装置の動作を保証する動作保証下限閾値よりも所定分高い下限閾値が定められており、
    前記制御手段は、前記電源電圧値が前記下限閾値を下回った場合に前記クロックの供給を停止し、前記電源電圧値が前記第2の閾値を上回った場合に前記クロックの供給を再開する
    演算装置。
  3. 請求項1に記載の演算装置であって、
    前記制御手段は、入力された前記電源電圧値に基づいて当該電源電圧値の予測値を算出し、算出した前記予測値と前記第1の閾値とに基づいて、前記クロックの供給を停止する
    演算装置。
  4. 請求項3に記載の演算装置であって、
    前記第1の閾値として、前記演算装置の動作を保証する動作保証下限閾値が予め定められており、
    前記制御手段は、前記電源電圧値が前記動作保証下限閾値を下回った場合に、前記クロックの供給を停止する
    演算装置。
  5. 請求項1乃至4のいずれかに記載の演算装置であって、
    ツリー構造のクロック信号分配手段を有しており、
    前記制御手段は、前記演算装置の内部であって前記ツリー構造のクロック信号分配手段よりも前に設けられた論理回路に対して所定の信号を送信することで前記クロックの供給を停止する
    演算装置。
  6. 請求項5に記載の演算装置であって、
    前記クロック信号分配手段には、供給されたクロックを制御するクロックゲーティング論理回路が含まれており、
    前記制御手段は、予め定められた基準よりも大きな前記電源電圧値の変動が所定時間内に生じた回数が予め定められた回数閾値を超えた場合に、前記クロックゲーティング論理回路を停止させる
    演算装置。
  7. 請求項6に記載の演算装置であって、
    前記制御手段は、前記演算装置が実行する処理を変更するコンテキストスイッチが行われた際に、前記クロックゲーティング論理回路の停止を解除する
    演算装置。
  8. 請求項1乃至6のいずれかに記載の演算装置であって、
    前記制御手段は、アナログ値である前記電源電圧値をデジタル値に変換する変換回路を有しており、
    前記変換回路によるアナログデジタル変換のサイクルは、前記演算装置のクロックサイクルに応じて定められている
    演算装置。
  9. クロックの供給を受けて動作する演算装置において行われる演算装置制御方法であって、
    入力された電源電圧値と予め定められた第1の閾値とに基づいて、前記クロックの供給を停止し、前記電源電圧値と前記第1の閾値よりも大きな値を有する第2の閾値とに基づいて、前記クロックの供給を再開する
    演算装置制御方法。
  10. クロックの供給を受けて動作する演算装置に、
    入力された電源電圧値と予め定められた第1の閾値とに基づいて、前記クロックの供給を停止するとともに、前記電源電圧値と前記第1の閾値よりも大きな値を有する第2の閾値とに基づいて、前記クロックの供給を再開する制御手段を実現させるためのプログラム。

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