JP2013003682A

JP2013003682A - メモリ管理装置及びメモリ管理方法及びプログラム

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Publication number: JP2013003682A
Application number: JP2011131647A
Authority: JP
Inventors: Hisayoshi Kurosawa; 寿好黒澤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2011-06-13
Filing date: 2011-06-13
Publication date: 2013-01-07

Abstract

【課題】入力したデータをＤＲＡＭバッファに書き込む際にデータの欠損を生じさせずに消費電力の低減を図る。
【解決手段】データ書込み部１０２によるＤＲＡＭバッファのチップＡへの入力データの書込みに並行して、書込み残量導出部１０３が、チップＡに入力データを書き込める残量である書込み残量を導出する。電源ＯＮ判定部１０４は、チップ（Ａ＋１）の電源をオフにするとともに、書込み残量が、チップ（Ａ＋１）の起動時間に基づく判定基準値１０５と一致した際に、チップ（Ａ＋１）の電源をオンにして、チップＡへの入力データの書き込みが完了した際にはチップ（Ａ＋１）への入力データの書き込みが可能となっているようにする。
【選択図】図２

Description

本発明は、入力したデータをメモリ装置に書き込む際の効率化を図る技術に関する。
また、本発明は、メモリ装置に書き込まれているデータを読み出す際の効率化を図る技術に関する。

例えば、人工衛星では、地上（例えば日本）と通信できない範囲（例えば地球の裏側）を飛行中は、観測機器が生成した観測データを、衛星内に保持していないといけないため、データ記録装置を搭載している。
一方、観測機器（カメラやセンサ）の高精細化に伴い、データ記録装置に入力される観測データは、巨大化かつ高速化されてきている。
しかし、人工衛星は真空内に存在するため、電子機器が発する熱を放出する手段が乏しく、急激な発熱は電子機器の破損を招く恐れがある。
また、太陽が見える時間帯で発電した電力を内部バッテリに蓄積して、全電子機器を動作させる必要があるため、急激な電流の増加や、総消費電力を抑制する必要がある。
これらの条件を満たすために、まずは総消費電力抑制とデータ記録容量拡大に対応するために、記録媒体としてＮＡＮＤ型フラッシュメモリのような大容量化が可能な不揮発メモリのデータ記録装置への搭載が着目されている。
しかしながら、ＮＡＮＤ型フラッシュメモリは、データの記録速度に難点があり、入力される観測データの高速化に対応できない場合は、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）のような高消費電力ではあるが高速アクセスが可能なメモリ装置を、バッファとして搭載せざるを得ない。

ＤＲＡＭによる消費電力を低減する方法としては、ＤＲＡＭチップへの電流供給をオフする方法や、ＤＲＡＭチップが一般的に保有しているセルフリフレッシュ機能を使用する方法が考えられる。
ＤＲＡＭは、揮発メモリであるため、電流供給をオフすると、内部に保持されているデータは消失する。
一方、セルフリフレッシュ機能は内部に保持されているデータは消失されないが、ＤＲＡＭチップ外部からのアクセスが不可能となる。

例えば、特許文献１では、ＤＲＡＭチップの利用状況を監視し、現に空き状態あるいは不使用状態、または不要状態にあるＤＲＡＭチップへの電流供給をオフする手法が記載されている。

特開２００５−２５３６４号公報

しかし、特許文献１では、オフしたＤＲＡＭチップへ再度電流供給する際の手法については開示されていない。
容易に類推できる方法としては、アクセスが必要となった時点でそのＤＲＡＭチップへの電流供給を再開する方法があるが、ＤＲＡＭチップは電流が供給されてからチップ外部からアクセス可能になるまでに一定の時間を必要とするため、その間の入力データはＤＲＡＭに書き込まれず欠損するか、入力データの転送を一時停止させる必要がある。
前述の人工衛星システムでは、入力データはセンサまたはカメラから送られてくるもので、入力データ転送の一時停止は、センサまたはカメラにデータを一時保持するメモリを必要とし、現実的ではないため、入力データの欠損が発生する。
センサまたはカメラからの入力データ欠損は、人工衛星システムそのものの目的に反するため、結局ＤＲＡＭチップのオフは出来ず、消費電力を低減できないという課題がある。

本発明は、上記のような課題を解決することを主な目的の一つとしており、入力したデータをＤＲＡＭ等のメモリ装置に書き込む際にデータの欠損を生じさせずに消費電力の低減を図ることを主な目的とする。

本発明に係るメモリ管理装置は、
データが書き込まれる順序であるデータ書込み順序が設けられている複数のメモリ装置を管理するメモリ管理装置であって、
データを入力するデータ入力部と、
データ書込みの対象となっているメモリ装置におけるデータ記憶量が所定の上限レベルに達したらデータ書込みの対象となるメモリ装置を次のデータ書込み順序のメモリ装置に切り替えるという方式にて、前記データ入力部により入力されたデータをメモリ装置に書き込むデータ書込み部と、
前記データ書込み部によるデータ書込みの対象となっている対象メモリ装置におけるデータ記憶量と前記上限レベルとの差異を書込み残量として導出する書込み残量導出部と、
前記対象メモリ装置よりも後のデータ書込み順序のメモリ装置の電源をオフにするとともに、前記書込み残量導出部により導出された前記対象メモリ装置の書込み残量と、前記対象メモリ装置の次のデータ書込み順序のメモリ装置である次順序メモリ装置の起動に要する時間である起動時間とに基づき、前記次順序メモリ装置の電源をオンにするタイミングを決定する電源管理部とを有することを特徴とする。

本発明によれば、次順序メモリ装置以降のメモリ装置の電源をオフにするとともに、対象メモリ装置の書き込み残量と次順序メモリ装置の起動時間とに基づき、次順序メモリ装置の電源をオンにするタイミングを決定するので、対象メモリ装置におけるデータ記憶量が上限レベルに達するタイミングで次順序メモリ装置の電源をオンにすることができ、データの欠損を生じさせずに消費電力の低減を図ることができる。

実施の形態１及び２に係るデータ記録装置の構成例を示す図。実施の形態１に係るＤＲＡＭチップへの電源再供給時点の動作例を説明する図。実施の形態２に係るＤＲＡＭチップの省電力モード解除時点の動作例を説明する図。実施の形態３に係るＤＲＡＭチップを省電力モードへ移行させる時点の動作例を説明する図。実施の形態４に係るＤＲＡＭチップの電源供給をオフする時点の動作例を説明する図。実施の形態５に係る入力レートからＤＲＡＭチップへの電源を再供給する際の動作例を説明する図。実施の形態６に係る記録レートからＤＲＡＭチップの省電力モードを解除する際の動作例を説明する図。実施の形態７に係るＤＲＡＭチップへの電源再供給開始に余裕を持たせる際の動作例を説明する図。実施の形態８に係るＤＲＡＭチップへの電源再供給をソフトウェアで実施する際の動作例を説明する図。実施の形態１〜８に係るデータ記録装置のハードウェア構成例を示す図。

前述したように、高速な入力データを、低速な記録媒体（例えばＮＡＮＤ型フラッシュＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）など）へ記録する場合、その速度差を埋める（緩衝させる）ために、ＤＲＡＭなどの高速なメモリでバッファリングすることが行われる。
巨大なデータを取り扱う場合は、このバッファメモリは複数個のＤＲＡＭチップで構成されるため、バッファメモリに巨大な電力を必要とする。
そのため、特許文献１では、不使用のＤＲＡＭチップは電源供給をオフすることで省電力を図る技術が開示されているが、ＤＲＡＭチップへの電源再供給から書込み可能になるまでの間に、高速な入力データが欠損する可能性があるため、バッファメモリを構成する全ＤＲＡＭチップは、いずれも電源供給オフにすることができない。
また、入力データをバッファリングしているが、低速な記録媒体へのデータ転送が行われていないＤＲＡＭチップは、ＤＲＡＭチップの省電力モード（一般には、セルフリフレッシュモード（後述））を利用する方法もあるが、省電力モードから通常モードへの状態遷移にも有意な時間を要し、その間低速な記録媒体へのデータ転送が停止するため、低速な記録媒体の記録性能を最大限に引き出すことができない（その結果、入力データと記録媒体の速度差が広がり、より大容量なバッファメモリを必要とするため、消費電力をアップさせてしまう）。

ここで、セルフリフレッシュモードを概説する。
ＤＲＡＭは通電状態だけでは、メモリ素子内の電荷が放出され、内部に保持したデータが消失してしまう。
そのため、通常はＤＲＡＭチップの外部回路でのデータの読出し、書き戻しによりメモリ素子への再チャージを行うことで、データの長期保持を可能としている。
セルフリフレッシュモードとは、メモリ素子への再チャージをＤＲＡＭチップ内部で行い、ＤＲＡＭチップ内の外部インタフェース用回路の電源をオフして省電力化できるモードである。
なお、外部インタフェース用回路が動作しないため、セルフリフレッシュモードのＤＲＡＭチップに対する保持データの読出し・書込みは出来ない。

これらの点に鑑み、以下に示す実施の形態１〜８では、高速な入力データを、低速な記録媒体に記録するために、バッファメモリとして高速なＤＲＡＭチップを複数個使用したシステムにおいて、ＤＲＡＭチップの消費電力を抑える構成及び動作を説明する。
また、以下に示す実施の形態１〜８では、ＤＲＡＭチップを逐次的に電源オン／オフ、省電力モード移行／解除を行えるため、急激な消費電力の変化、ＤＲＡＭチップへの通電による発熱を抑えられ、大規模な電源装置の搭載や、熱拡散方法を取れないような機器への、高速な入力データ記録装置を説明する。

より具体的には、入力データの書込みに並行して、入力データを書き込んでいるＤＲＡＭチップの書込み残量（あとどの位データを書き込めるかを示す量）を導出する書込み残量導出部と、ＤＲＡＭチップの電源再供給から書込み可能になるまでの時間（ＤＲＡＭチップの起動時間）とＤＲＡＭチップの書込み残量から次に入力データを書込むＤＲＡＭチップへの電源供給を決定する電源ＯＮ判定部を設けて、高速な入力データを欠損することなくＤＲＡＭチップの電源再供給を可能することで、不使用のＤＲＡＭチップの電源オフを可能として、省電力化を図ることを説明する。

また、低速な記録媒体へのデータ転送に並行して、データを転送中のＤＲＡＭチップの読出し残量（あとどの位低速な記録媒体へ転送すべきデータがあるかを示す量）を導出する読出し残量導出部と、ＤＲＡＭチップの省電力モードから通常モードへ状態遷移する時間（ＤＲＡＭチップの省電力モード解除時間）とＤＲＡＭチップの読出し残量から次に低速な記録媒体へ転送するデータを持つＤＲＡＭチップの省電力モード解除を決定する省電力モード解除判定部を設けて、ＤＲＡＭチップの省電力モード解除時間中の低速な記録媒体へのデータ転送を中断させずに、低速な記録媒体の記録性能を最大限に引き出すようにすることで、バッファメモリの容量を抑え、省電力化を実現することを説明する。

図１は、このようなデータ記録装置１００の構成例を示す。
図１では、実施の形態１で説明する機能を実現する要素と実施の形態２で説明する機能を実現する要素が含まれている。

図１に示すデータ記録装置１００には、複数のＤＲＡＭチップで構成されるＤＲＡＭバッファ２００が配置されている。
また、データ記録装置１００には、不揮発メモリ装置３００が配置されている。
ＤＲＡＭバッファ２００の複数のＤＲＡＭチップは、入力データの転送速度と不揮発メモリ装置３００の書込み速度を緩衝させるバッファとして機能する。
不揮発メモリ装置３００は、大容量・低消費電力な記憶装置であり、例えば、ＮＡＮＤ型のフラッシュメモリである。
複数のＤＲＡＭチップには、入力データが書き込まれる順序であるデータ書込み順序が設けられている。
また、不揮発メモリ装置３００にデータを書き込むために、各ＤＲＡＭチップからデータが読み出されるが、複数のＤＲＡＭチップには、データが読み出される順序であるデータ読出し順序が設けられている。
図１の場合は、例えば、チップ＃１が先頭であり、次がチップ＃２というように番号順にデータ書き込み順序及びデータ読出し順序が設けられているものとする。
各ＤＲＡＭチップは、メモリ装置の例である。

データ入力部１０１は、例えばセンサまたはカメラ等からのデータ（入力データ）を入力する。

データ書込み部１０２は、入力データをＤＲＡＭチップへ書込む。
より具体的には、データ書込み部１０２は、データ書込みの対象となっているＤＲＡＭチップにおけるデータ記憶量が所定の上限レベルに達したらデータ書込みの対象となるＤＲＡＭチップを次のデータ書込み順序のメモリ装置に切り替えるという方式にて、データ入力部１０１により入力された入力データをＤＲＡＭチップに書き込む。
データ書込み部１０２は、例えば、チップ＃１におけるデータ記憶量が上限レベルに達したらデータ書込みの対象となるＤＲＡＭチップをチップ＃２に切り替える。

書込み残量導出部１０３は、データ書込み部１０２からの情報で、現在入力データを書込み中のＤＲＡＭチップの書込み残量を求める。
より具体的には、書込み残量導出部１０３は、データ書込み部１０２によるデータ書込みの対象となっている書込み対象ＤＲＡＭチップにおけるデータ記憶量と上限レベルとの差異を書込み残量として導出する。

電源ＯＮ判定部１０４は、書込み残量導出部１０３で求められた書込み残量と、ＤＲＡＭチップの起動時間から予め求められた数値である判定基準値１０５から、次に入力データを書込むＤＲＡＭチップへの電流供給タイミングを決定する。
より具体的には、電源ＯＮ判定部１０４は、書込み残量導出部１０３により導出された書込み残量と判定基準値１０５とに基づき、書込み対象ＤＲＡＭチップの次のデータ書込み順序の次順序ＤＲＡＭチップ（チップ＃１が書込み対象ＤＲＡＭチップである場合はチップ＃２）の電源をオンにするタイミングを決定する。
判定基準値１０５は、次順序ＤＲＡＭチップ（チップ＃２）の起動時間と書込み対象ＤＲＡＭチップ（チップ＃１）の単位時間当たりのデータ書込み量との乗算値である。
また、次順序ＤＲＡＭチップの起動時間とは、次順序ＤＲＡＭチップの起動に要する時間である。
なお、電源ＯＮ判定部１０４は、電源管理部の例に相当する。

データ読出し部１０６は、ＤＲＡＭチップへ書込まれているデータ（記録データ）を不揮発メモリ装置３００へ転送する。
より具体的には、データ読出し部１０６は、データ読出しの対象となっているＤＲＡＭチップからのデータ読出しが完了したらデータ読出しの対象となるＤＲＡＭチップを次のデータ読出し順序のＤＲＡＭチップに切り替えるという方式にて、ＤＲＡＭチップから記録データを読み出し、読み出した記録データを不揮発メモリ装置３００に書込む。
データ読出し部１０６は、例えば、チップ＃１からのデータ読出しが完了したらデータ読出しの対象となるＤＲＡＭチップをチップ＃２に切り替える。

読出し残量導出部１０７は、データ読出し部１０６からの情報で、現在記録データを読出し中のＤＲＡＭチップの読出し残量を求める。
読出し残量は、データ読出し部１０６によるデータ読出しの対象となっている読出し対象ＤＲＡＭチップから未だ読み出されていないデータ量である。

省電力モード解除判定部１０８は、読出し残量導出部１０７で求められた読出し残量と、ＤＲＡＭチップの省電力モード解除時間から予め求められた数値である判定基準値１０９から、次に記録データを読出すＤＲＡＭチップの省電力モード解除タイミングを決定する。
より具体的には、省電力モード解除判定部１０８は、読出し残量導出部１０７により導出された読出し残量と判定基準値１０９とに基づき、読出し対象ＤＲＡＭチップの次のデータ書込み順序の次順序ＤＲＡＭチップ（チップ＃１が読出し対象ＤＲＡＭチップである場合はチップ＃２）に省電力モードの解除指示を出力するタイミングを決定する。
判定基準値１０９は、次順序ＤＲＡＭチップ（チップ＃２）の省電力モード解除時間と読出し対象ＤＲＡＭチップ（チップ＃１）からの単位時間当たりのデータ読出し量との乗算値である。
また、次順序ＤＲＡＭチップの省電力モード解除時間は、次順序ＤＲＡＭチップが省電力モードの解除指示を入力してからデータ読出し部１０６によるデータ読出しが可能になるまでに要する時間である。
なお、省電力モード解除判定部１０８は、動作モード管理部の例に相当する。

メモリバス１１０は、データ書込み部１０２が入力データを各ＤＲＡＭチップに書き込む際に用い、また、データ読出し部１０６が記録データを各ＤＲＡＭチップから読み出す際に用いるバスである。
電源制御バス１１１は、電源ＯＮ判定部１０４及び省電力モード解除判定部１０８が各ＤＲＡＭチップへの電力供給を制御するためのバスである。

ＤＲＡＭバッファ２００へのデータ書込みに関連する要素である、データ入力部１０１、データ書込み部１０２、書込み残量導出部１０３及び電源ＯＮ判定部１０４が実施の形態１の機能を実現する要素である。
また、ＤＲＡＭバッファ２００からのデータ読出しに関連する要素である、データ読出し部１０６、読出し残量導出部１０７及び省電力モード解除判定部１０８が実施の形態２の機能を実現する要素である。
また、データ入力部１０１、データ書込み部１０２、書込み残量導出部１０３及び電源ＯＮ判定部１０４による構成、データ読出し部１０６、読出し残量導出部１０７及び省電力モード解除判定部１０８による構成のそれぞれが、メモリ管理装置の例に相当する。

なお、実施の形態１〜８に示すデータ記録装置１００の用途は人工衛星に限るものではなく、入力データをバッファに蓄積し、また、バッファに蓄積したデータを他の記録装置に転送するシステムであれば、どのようなシステムにも適用可能である。

実施の形態１．
実施の形態１では、入力データの欠損なく、バッファであるＤＲＡＭチップへの電源供給をできるだけオフ状態にして、装置の省電力化を実現する構成を説明する。

図２は、実施の形態１におけるＤＲＡＭチップへの電源再供給時点での関連する機能ブロック構成と動作状況を示す。

図２において、データ書込み部１０２は、ＤＲＡＭバッファ２００に対しチップＡ→チップ（Ａ＋１）の順に入力データを書込みながら、逐次書込み残量導出部１０３へ、例えば書込みアドレスを通知する（書込み残量導出部１０３が、メモリバス１１０を監視して書込みアドレスを検出してもよい）。
データ書込み部１０２からの通知情報は、書込みアドレスではなく、ＤＲＡＭチップへ書き込んだバイト数でもよい。
書込み残量導出部１０３は、通知された書込みアドレスから、ＤＲＡＭチップＡへ入力データを書込める残量Ｘバイトを求める。
具体的には、各ＤＲＡＭチップはメモリバス１１０上で連続したアドレスが割り振られているため、ＤＲＡＭチップＡの先頭アドレス、末尾アドレスは固定的に決まっているため、末尾アドレスと通知された書込みアドレスの差を求めることで残量Ｘバイトが求められる。
書込み残量導出部１０３で求められたチップＡの書込み残量Ｘバイトは、電源ＯＮ判定部１０４へ通知され、電源ＯＮ判定部１０４では、ＤＲＡＭチップの電源供給からアクセス可能となるまでに要する時間（起動時間）から予め求められたデータ量である判定基準値１０５と、書込み残量導出部１０３から通知された書込み残量Ｘバイトを比較する。
そして、書込み残量Ｘバイトと判定基準値１０５が一致したら、電源ＯＮ判定部１０４は、ＤＲＡＭチップ（Ａ＋１）への電源供給を開始させる。
判定基準値１０５は、ＤＲＡＭチップの起動時間中に、ＤＲＡＭチップへデータを書込める最大バイト数でよい。
具体的には、各ＤＲＡＭチップの起動時間を一律にＳ秒、各ＤＲＡＭチップのデータ書込み性能を一律に最大毎秒Ｐバイトとすると、判定基準値１０９は、（Ｐ＊Ｓ）で求められる。

このように、本実施の形態では、書込み残量導出部１０３と電源ＯＮ判定部１０４により、ＤＲＡＭチップの起動時間から予め決められた値とＤＲＡＭチップの書込み残量が一致した時点で、次順序ＤＲＡＭチップの電源再供給を行う。
このため、データ書込み部１０２がＤＲＡＭチップＡの全領域に入力データを書き終えた後、ＤＲＡＭチップ（Ａ＋１）へ入力データを書き込もうとする時点では、ＤＲＡＭチップ（Ａ＋１）はアクセス可能状態となっており、入力データを欠損することなく有効なデータがないＤＲＡＭチップの電源をＯＦＦしておくことができ、データ記録装置の省電力化を実現することができる。

なお、上記では、ＤＲＡＭチップの全領域に入力データを書き込んだ後に次のＤＲＡＭチップに移行する運用を前提として書込み残量を求めている。
しかし、例えば、余裕を持たせるために全体の９０％の領域に入力データを書き込んだ後に次のＤＲＡＭチップに移行する運用の場合は、全領域の９０％を上限レベルとし、書き込み残量は、対象ＤＲＡＭチップにおけるデータ記憶量と全領域の９０％のデータ量との差異を書込み残量として導出することになる。

また、上記では、全ＤＲＡＭチップの起動時間とデータ書き込み性能が同一であるとした場合に、全ＤＲＡＭチップに対して適用する判定基準値を一律に（Ｐ＊Ｓ）とすることを説明した。
しかしながら、起動時間とデータ書き込み性能は全ＤＲＡＭチップで同一でなくてもよい。
このような場合は、ＤＲＡＭチップ（ｉ）ごとに、ＤＲＡＭチップ（ｉ）のデータ書込み性能である最大毎秒Ｐ_（ｉ）バイトと、次の順序のＤＲＡＭチップ（ｉ＋１）の起動時間であるＳ_{（ｉ＋１）}秒との乗算値である（Ｐ_（ｉ）＊Ｓ_{（ｉ＋１）}）を判定基準値１０５とする。

実施の形態２．
実施の形態２では、記録データを不揮発メモリ装置３００に隙間なく転送できるように、ＤＲＡＭチップの省電力モード解除を制御することで、入力データ速度と不揮発メモリ装置３００への書込み速度の差が広がらないようにし、ＤＲＡＭバッファ２００の全容量を抑えると共に、ＤＲＡＭチップの省電力モードを有効にすることで、データ記録装置の省電力化を実現する構成を説明する。

図３は、実施の形態２におけるＤＲＡＭチップの省電力モード解除時点での関連する機能ブロック構成と動作状況を示す。

図３において、データ読出し部１０６は、ＤＲＡＭバッファ２００に対しチップＢ→チップ（Ｂ＋１）の順にＤＲＡＭチップ内の記録データを読出しながら、逐次読出し残量導出部１０７へ、例えば読出しアドレスを通知する（読出し残量導出部１０７が、メモリバス１１０を監視して読出しアドレスを検出してもよい）。
データ読出し部１０６からの通知情報は、読出しアドレスではなく、ＤＲＡＭチップから読出したバイト数でもよい。
読出し残量導出部１０７は、通知された読出しアドレスから、ＤＲＡＭチップＢから未だ読出していない記録データの量である読出し残量Ｙバイトを求める。
具体的には、各ＤＲＡＭチップはメモリバス１１０上で連続したアドレスが割り振られているため、ＤＲＡＭチップＢの先頭アドレス、末尾アドレスは固定的に決まっているため、末尾アドレスと通知された読出しアドレスの差を求めることで残量Ｙバイトが求められる。
読出し残量導出部１０７で求められたチップＢの残量Ｙバイトは、省電力モード解除判定部１０８へ通知され、省電力モード解除判定部１０８では、ＤＲＡＭチップの省電力モード解除指示からＤＲＡＭチップ外部からのアクセス可能となるまでに要する時間（省電力モード解除時間）から予め求められたデータ量である判定基準値１０９と、読出し残量導出部１０７から通知された残量Ｙバイトを比較する。
そして、読出し残量Ｙバイトと判定基準値１０９が一致したら、省電力モード解除判定部１０８は、ＤＲＡＭチップ（Ｂ＋１）に省電力モードの解除を指示する（ＤＲＡＭチップ（Ｂ＋１）に省電力モードの解除指示を出力する）。
判定基準値１０９は、ＤＲＡＭチップの省電力モード解除時間中に、ＤＲＡＭチップからデータを読出せる最大バイト数でよい。
具体的には、各ＤＲＡＭチップの省電力モード解除時間を一律にＴ秒、各ＤＲＡＭチップのデータ読出し性能を一律に最大毎秒Ｑバイトとすると、判定基準値は、（Ｑ＊Ｔ）で求められる。

このように、本実施の形態では、読出し残量導出部１０７と省電力モード解除判定部１０８により、ＤＲＡＭチップの省電力モード解除時間から予め決められた値とＤＲＡＭチップ内の有効な読出し残量が一致した時点で、次に読出すデータを保持している次順序ＤＲＡＭチップの省電力モードを解除する。
これにより、データ読出し部１０６がＤＲＡＭチップＢの全領域の記録データを読み終えた後、ＤＲＡＭチップ（Ｂ＋１）の記録データを読み出そうとする時点では、ＤＲＡＭチップ（Ｂ＋１）はアクセス可能状態となっており、不揮発メモリ装置３００への記録データ転送を隙間なく動作させることができ、入力データ速度と不揮発メモリ装置３００への記録速度差を広げないため、バッファであるＤＲＡＭの容量を増加させる必要がなくなる。
また、有効なデータを保持しているが、まだ不揮発メモリ装置３００へ記録データを転送する順番になっていないＤＲＡＭチップを省電力モードとしておくことができ、データ記録装置の省電力化を実現することができる。

なお、上記では、全ＤＲＡＭチップの省電力モード解除時間とデータ読出し性能が同一であるとした場合に、全ＤＲＡＭチップに対して適用する判定基準値を一律に（Ｑ＊Ｔ）とすることを説明した。
しかしながら、省電力モード解除時間とデータ読出し性能は全ＤＲＡＭチップで同一でなくてもよい。
このような場合は、ＤＲＡＭチップ（ｉ）ごとに、ＤＲＡＭチップ（ｉ）のデータ読出し性能である最大毎秒Ｑ_（ｉ）バイトと、次の順序のＤＲＡＭチップ（ｉ＋１）の省電力モード解除時間であるＴ_{（ｉ＋１）}秒との乗算値である（Ｑ_（ｉ）＊Ｔ_{（ｉ＋１）}）を判定基準値１０９とする。

実施の形態３．
実施の形態３では、実施の形態１、実施の形態２を前提に、データ記録を完了したＤＲＡＭチップを素早く省電力モードへ移行させる構成を説明する。

図４は、実施の形態３におけるＤＲＡＭチップを省電力モードへ移行させる時点での関連する機能ブロック構成と動作状況を示す。

省電力モード移行部１１２は、書込み残量導出部１０３からのＤＲＡＭチップＡの残量通知を受け取り、通知された書込み残量が０となった時点でＤＲＡＭチップＡは有効データで一杯になったと判断して、ＤＲＡＭチップＡを省電力モードへ移行させる。
省電力モード移行部１１２は、動作モード管理部の例に相当する。
なお、省電力モード移行部１１２以外の要素の動作は、実施の形態１に示した通りである。

このように、本実施の形態では、ＤＲＡＭチップの書込み残量が０になった時点で、省電力モード移行部１１２が、該ＤＲＡＭチップを省電力モードへ移行させる。
これにより、入力データの記録、記録データの不揮発メモリ装置３００への転送へ影響することなく、ＤＲＡＭチップをできるだけ長く省電力モードとさせることができ、データ記録装置の省電力化を実現することができる。

実施の形態４．
実施の形態４では、実施の形態１、実施の形態２を前提に、データ読出しを完了したＤＲＡＭチップを素早く電源供給オフする構成を説明する。

図５は、実施の形態４におけるＤＲＡＭチップへの電源供給をオフさせる時点での関連する機能ブロック構成と動作状況を示す。

電源ＯＦＦ判定部１１３は、読出し残量導出部１０７からのＤＲＡＭチップＢの残量通知を受け取り、通知された読出し残量が０となった時点でＤＲＡＭチップＢには有効データが無くなったと判断して、ＤＲＡＭチップＢへの電源供給をオフさせる。
電源ＯＦＦ判定部１１３は、電源管理部の例に相当する。
なお、電源ＯＦＦ判定部１１３以外の要素の動作は、実施の形態２に示した通りである。

このように、本実施の形態では、ＤＲＡＭチップ内の有効な読出し残量が０になった時点で、電源ＯＦＦ判定部１１３が、該ＤＲＡＭチップへの電源供給をオフにする。
これにより、入力データの記録、記録データの不揮発メモリ装置３００への転送へ影響せず、またＤＲＡＭ中に記録済みの有効データを消失することなく、ＤＲＡＭチップへの電源供給をできるだけ長くオフさせることができ、データ記録装置の省電力化を実現することができる。

実施の形態５．
実施の形態５では、実施の形態１を前提に、電源ＯＮ判定の基準値を予め決める必要なく、電源ＯＮ判定を可能とさせる構成を説明する。

図６は、実施の形態５における、ＤＲＡＭチップへの電源再供給をする時点での関連する機能ブロック構成と動作状況を示す。

入力レート計測部１１４は、データ入力部１０１からデータ書込み部１０２へ渡される入力データの速度（単位時間当たりのデータの入力量）を監視・計測し、入力データの速度を入力レート（毎秒Ｍバイト）として電源ＯＮ判定部１０４へ逐次通知する。
電源ＯＮ判定部１０４は、書込み残量導出部１０３から通知される書込み残量（Ｘバイト）と、入力レート計測部１１４から通知される入力レート（毎秒Ｍバイト）から、（Ｘ／Ｍ）の式により、書込み残量Ｘバイトへの入力データの書込みが完了するまでの予想時間をデータ書込み完了予想時間として算出する。
そして、このデータ書込み完了予想時間と、ＤＲＡＭチップの起動時間が一致したら、電源ＯＮ判定部１０４は、ＤＲＡＭチップ（Ａ＋１）への電源再供給を行う。

このように、本実施の形態では、入力データのデータ転送レートを逐次検出する入力レート計測部１１４を設け、（ＤＲＡＭチップの書込み残量）／（入力レート）が、ＤＲＡＭチップの起動時間と一致した時点で、次書込みＤＲＡＭチップの電源再供給を行う。
これにより、電源ＯＮ判定の基準値を予め決めることなく、実施の形態１と同等の省電力化を実現することができる。

実施の形態６．
実施の形態６では、実施の形態２を前提に、省電力モード解除判定の基準値を予め決める必要なく、省電力モード解除判定を可能とさせる構成を説明する。

図７は、実施の形態６における、ＤＲＡＭチップの省電力モードを解除する時点での関連する機能ブロック構成と動作状況を示す。

記録レート計測部１１５は、データ読出し部１０６から不揮発メモリ装置３００へ渡される記録データの速度（不揮発メモリ装置３００への単位時間当たりのデータの書込み量）を監視・計測し、記録データの速度を記録レート（毎秒Ｎバイト）として省電力モード解除判定部１０８へ逐次通知する。
省電力モード解除判定部１０８は、読出し残量導出部１０７から通知される読出し残量（Ｙバイト）と、記録レート計測部１１５から通知される記録レート（毎秒Ｎバイト）から、（Ｙ／Ｎ）の式により、読出し残量Ｙバイトの記録データ読出しがするまでの予想時間をデータ読出し完了予想時間として算出する。
そして、このデータ読出し完了予想時間と、ＤＲＡＭチップの省電力モード解除時間が一致したら、省電力モード解除判定部１０８は、ＤＲＡＭチップ（Ｂ＋１）の省電力モード解除を行う。

このように、本実施の形態では、低速な記録媒体へのデータ転送レートを逐次検出する記録レート計測部１１５を設け、（ＤＲＡＭチップの読出し残量）／（転送レート）が、ＤＲＡＭチップの省電力モード解除時間と一致した時点で、次に読出すデータを保持しているＤＲＡＭチップの省電力モードを解除する。
これにより、省電力モード解除判定の基準値を予め決めることなく、実施の形態２と同等の省電力化を実現することができる。

実施の形態７．
実施の形態７では、実施の形態１または実施の形態２を前提に、電源ＯＮ判定または省電力モード解除判定に余裕値を持たせて、ＤＲＡＭチップのチップ間性能差異を許容可能とする構成を説明する。

図８は、実施の形態７における、ＤＲＡＭチップへの電源再供給時点での関連する機能ブロック構成と動作状況を示す。

電源ＯＮ判定部１０４では、電源ＯＮ判定のための判定基準値１０５に余裕値１１６を加えた値と、書込み残量導出部１０３から通知された書込み残量Ｘバイトを比較し、書込み残量Ｘバイトが判定基準値１０５と余裕値１１６との合計値と一致した時に、ＤＲＡＭチップ（Ａ＋１）の電源再供給を行うようにする。

なお、この余裕値１１６は、値は異なるが、実施の形態２での省電力モード解除判定部１０８へも同様な考え方で付与することができる。
この場合は、省電力モード解除判定部１０８は、判定基準値１０９と余裕値１１６との合計値と、読出し残量導出部１０７から通知された読出し残量Ｙバイトを比較し、読出し残量Ｙバイトが判定基準値１０９と余裕値１１６との合計値と一致した時に、ＤＲＡＭチップ（Ｂ＋１）の省電力モードの解除を行うようにする。

また、実施の形態５及び実施の形態６へも余裕値１１６を付与することができるが、この場合は時間の値とすることが効率良く、実施の形態５における電源ＯＮ判定部１０４がＤＲＡＭチップ起動時間と比較する値の計算式は、例えば｛（Ｘ／Ｍ）−余裕値｝となる。
また、実施の形態６における省電力モード解除判定部１０８が省電力モード解除時間と比較する値の計算式は、例えば｛（Ｙ／Ｎ）−余裕値｝となる。
勿論、実施の形態５、実施の形態６への余裕値１１６の付与で、余裕値１１６を時間の値としなくても実現可能なことは言うまでも無い。

このように、本実施の形態では、ＤＲＡＭチップの起動時間、ＤＲＡＭチップの省電力モード解除時間との一致判定に、一定の余裕時間を持たせる（結果としては、ＤＲＡＭチップへの電源再供給、省電力モード解除が、少し早まる）ことで、ＤＲＡＭチップ間の起動時間、省電力モード解除時間のばらつきを許容できるようにする。
これにより、ＤＲＡＭチップ個々の性能（起動時間、省電力モード解除時間、最大書込み速度、最大読出し速度）のバラツキを補正することができ、より精度の良いＤＲＡＭチップの電源ＯＦＦ時間を実現することができる。

実施の形態８．
実施の形態８では、実施の形態７を前提に、ＤＲＡＭチップの電源ＯＮ判定成立をＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）に割込みで通知することで、ＤＲＡＭチップへの電源再供給処理をソフトウェアで実施できるようにする構成を示す。

図９は、実施の形態８における、ＤＲＡＭチップへの電源再供給時点での関連する機能ブロック構成と動作状況を示す。

電源ＯＮ判定部１０４では、電源ＯＮ判定のための判定基準値１０５に余裕値１１６を加えた値と、書込み残量導出部１０３から通知された書込み残量Ｘバイトを比較し、書込み残量Ｘバイトが判定基準値１０５と余裕値１１６との合計値と一致した時に、割込機能を用いてＣＰＵ４００へ割込みを通知する。
ＣＰＵ４００では電源ＯＮ判定部１０４から割込みを受けたら、所望のソフトウェア５００を動作させ、そのソフトウェア５００によって、ＤＲＡＭチップ（Ａ＋１）への電源再供給処理を行う。

図９には図示していないものの、同様に、省電力モード解除判定部１０８が、判定基準値１０９と余裕値１１６との合計値と、読出し残量導出部１０７から通知された読出し残量Ｙバイトを比較し、読出し残量Ｙバイトが判定基準値１０９と余裕値１１６との合計値と一致した時に、割込機能を用いてＣＰＵ４００へ割込みを通知するようにしてもよい。
この場合は、ＣＰＵ４００では省電力モード解除判定部１０８から割込みを受けたら、所望のソフトウェア５００を動作させ、そのソフトウェア５００によって、ＤＲＡＭチップ（Ｂ＋１）の省電力モードの解除を行うようにする。

このように、本実施の形態では、電源ＯＮ判定部１０４、省電力モード解除判定部１０８に、プロセッサへの割込み機能を有することで、ＤＲＡＭチップの電源再供給処理、省電力モード解除処理をソフトウェア５００で実施できる。
これにより、人工衛星のようにバッテリで駆動するシステムによくある、電源供給シーケンスのシステム毎の差異をソフトウェア５００で吸収でき、複数システムに共通の電源ＯＮ判定部１０４及び省電力モード解除判定部１０８を実現することができる。

なお、本実施の形態の前提を実施の形態７に置いている理由は、ＤＲＡＭチップへの電源供給を開始する動作を例にとれば、電源ＯＮ検出からＤＲＡＭチップへの電源再供給までに、ソフトウェア５００処理によるディレイが生じるためで、ソフトウェア５００による電源ＯＮ処理時間を、余裕値１１６として吸収できるようにするためである。

最後に、実施の形態１〜８に示したデータ記録装置１００のハードウェア構成例について説明する。
図１０は、実施の形態１〜８に示すデータ記録装置１００のハードウェア資源の一例を示す図である。
なお、図１０の構成は、あくまでもデータ記録装置１００のハードウェア構成の一例を示すものであり、データ記録装置１００のハードウェア構成は図１０に記載の構成に限らず、他の構成であってもよい。
特に、データ記録装置１００が人工衛星に搭載される場合には、図１０に示す表示装置９０１、キーボード９０２、マウス９０３、ＦＤＤ９０４（ＦｌｅｘｉｂｌｅＤｉｓｋＤｒｉｖｅ）、コンパクトディスク装置９０５（ＣＤＤ）は不要とすることができる。

図１０において、データ記録装置１００は、プログラムを実行するＣＰＵ９１１（中央処理装置、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、プロセッサともいう）を備えている。
ＣＰＵ９１１は、バス９１２を介して、例えば、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）９１３、複数のＤＲＡＭチップ９１４、通信ボード９１５、電源装置９１６、表示装置９０１、キーボード９０２、マウス９０３、不揮発メモリ装置９２０と接続され、これらのハードウェアデバイスを制御する。
複数のＤＲＡＭチップ９１４のうちの一部は、図１のＤＲＡＭバッファ２００を構成する。
複数のＤＲＡＭチップ９１４のうちの一部は、メインメモリとして機能し、後述するプログラム等がロードされる。
また、不揮発メモリ装置９２０は図１の不揮発メモリ装置３００に相当する。
また、作図上の理由から、図１０ではバス９１２のみを示しているが、図１に示すように、バス９１２にはメモリバス１１０と電源制御バス１１１が含まれている。

また、ＣＰＵ９１１は、ＦＤＤ９０４、ＣＤＤ９０５と接続していてもよい。

通信ボード９１５、キーボード９０２、マウス９０３などは、入力装置の一例である。
また、通信ボード９１５、表示装置９０１などは、出力装置の一例である。

通信ボード９１５は、例えば、ＬＡＮ（ローカルエリアネットワーク）、インターネット、ＷＡＮ（ワイドエリアネットワーク）、ＳＡＮ（ストレージエリアネットワーク）などに接続されている。
また、データ記録装置１００が人工衛星に搭載される場合には、通信ボード９１５は、衛星通信用の通信ボードである。

不揮発メモリ装置９２０には、オペレーティングシステム９２１（ＯＳ）、ウィンドウシステム９２２、プログラム群９２３、ファイル群９２４が記憶されている。
プログラム群９２３のプログラムは、ＣＰＵ９１１がオペレーティングシステム９２１、ウィンドウシステム９２２を利用しながら実行する。
データ記録装置１００が人工衛星に搭載される場合には、ウィンドウシステム９２２は含まれていなくてもよい。

また、ＤＲＡＭチップ９１４（メインメモリ）には、ＣＰＵ９１１に実行させるオペレーティングシステム９２１のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。
また、ＤＲＡＭチップ９１４（メインメモリ）には、ＣＰＵ９１１による処理に必要な各種データが格納される。

また、ＲＯＭ９１３には、ＢＩＯＳ（ＢａｓｉｃＩｎｐｕｔＯｕｔｐｕｔＳｙｓｔｅｍ）プログラムが格納され、不揮発メモリ装置９２０にはブートプログラムが格納されている。
データ記録装置１００の起動時には、ＲＯＭ９１３のＢＩＯＳプログラム及び不揮発メモリ装置９２０のブートプログラムが実行され、ＢＩＯＳプログラム及びブートプログラムによりオペレーティングシステム９２１が起動される。

上記プログラム群９２３には、実施の形態１〜８の説明において「〜部」として説明している機能を実行するプログラムが記憶されている。プログラムは、ＣＰＵ９１１により読み出され実行される。

ファイル群９２４には、実施の形態１〜８の説明において、「〜の判断」、「〜の判定」、「〜の計算」、「〜の算出」、「〜の比較」、「〜の検出」、「〜の更新」、「〜の設定」、「〜の選択」、「〜の入力」、「〜の出力」等として説明している処理の結果を示す情報やデータや信号値や変数値やパラメータが、「〜ファイル」や「〜データベース」の各項目として記憶されている。
「〜ファイル」や「〜データベース」は、ディスクやメモリなどの記録媒体に記憶される。
ディスクやメモリなどの記憶媒体に記憶された情報やデータや信号値や変数値やパラメータは、読み書き回路を介してＣＰＵ９１１によりメインメモリやキャッシュメモリに読み出される。
そして、読み出された情報やデータや信号値や変数値やパラメータは、抽出・検索・参照・比較・演算・計算・処理・編集・出力・印刷・表示などのＣＰＵの動作に用いられる。
抽出・検索・参照・比較・演算・計算・処理・編集・出力・印刷・表示のＣＰＵの動作の間、情報やデータや信号値や変数値やパラメータは、メインメモリ、レジスタ、キャッシュメモリ、バッファメモリ等に一時的に記憶される。
また、データや信号値は、ＤＲＡＭチップ９１４（メインメモリ）、ＦＤＤ９０４、ＣＤＤ９０５、不揮発メモリ装置９２０、その他光ディスク、ミニディスク、ＤＶＤ等の記録媒体に記録される。
また、データや信号は、バス９１２や信号線やケーブルその他の伝送媒体によりオンライン伝送される。

また、実施の形態１〜８の説明において「〜部」として説明しているものは、「〜回路」、「〜装置」、「〜機器」であってもよく、また、「〜ステップ」、「〜手順」、「〜処理」であってもよい。
すなわち、実施の形態１〜８で説明した手順、処理により、本発明に係る「メモリ管理方法」を実現することができる。
また、「〜部」として説明しているものは、ＲＯＭ９１３に記憶されたファームウェアで実現されていても構わない。
或いは、ソフトウェアのみ、或いは、素子・デバイス・基板・配線などのハードウェアのみ、或いは、ソフトウェアとハードウェアとの組み合わせ、さらには、ファームウェアとの組み合わせで実施されても構わない。
ファームウェアとソフトウェアは、プログラムとして、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ等の記録媒体に記憶される。
プログラムはＣＰＵ９１１により読み出され、ＣＰＵ９１１により実行される。
すなわち、プログラムは、実施の形態１〜８の「〜部」としてコンピュータを機能させるものである。あるいは、実施の形態１〜８の「〜部」の手順や方法をコンピュータに実行させるものである。

１００データ記録装置、１０１データ入力部、１０２データ書込み部、１０３書込み残量導出部、１０４電源ＯＮ判定部、１０５判定基準値、１０６データ読出し部、１０７読出し残量導出部、１０８省電力モード解除判定部、１０９判定基準値、１１０メモリバス、１１１電源制御バス、１１２省電力モード移行部、１１３電源ＯＦＦ判定部、１１４入力レート計測部、１１５記録レート計測部、１１６余裕値、２００ＤＲＡＭバッファ、３００不揮発メモリ装置、４００ＣＰＵ、５００ソフトウェア。

Claims

データが書き込まれる順序であるデータ書込み順序が設けられている複数のメモリ装置を管理するメモリ管理装置であって、
データを入力するデータ入力部と、
データ書込みの対象となっているメモリ装置におけるデータ記憶量が所定の上限レベルに達したらデータ書込みの対象となるメモリ装置を次のデータ書込み順序のメモリ装置に切り替えるという方式にて、前記データ入力部により入力されたデータをメモリ装置に書き込むデータ書込み部と、
前記データ書込み部によるデータ書込みの対象となっている対象メモリ装置におけるデータ記憶量と前記上限レベルとの差異を書込み残量として導出する書込み残量導出部と、
前記対象メモリ装置よりも後のデータ書込み順序のメモリ装置の電源をオフにするとともに、前記書込み残量導出部により導出された前記対象メモリ装置の書込み残量と、前記対象メモリ装置の次のデータ書込み順序のメモリ装置である次順序メモリ装置の起動に要する時間である起動時間とに基づき、前記次順序メモリ装置の電源をオンにするタイミングを決定する電源管理部とを有することを特徴とするメモリ管理装置。
前記電源管理部は、
前記次順序メモリ装置の起動時間と前記対象メモリ装置の単位時間当たりのデータ書込み量との乗算値である判定基準値と前記対象メモリ装置の書込み残量とを比較し、書込み残量が前記判定基準値と一致する場合に、前記次順序メモリ装置の電源をオンにすることを特徴とする請求項１に記載のメモリ管理装置。
前記メモリ管理装置は、更に、
前記対象メモリ装置の書込み残量がゼロになった場合に、前記対象メモリ装置の動作モードを省電力モードに移行させる動作モード管理部を有することを特徴とする請求項１又は２に記載のメモリ管理装置。
前記メモリ管理装置は、更に、
前記データ入力部から前記データ書込み部への単位時間当たりのデータの入力量を入力レートとして計測する入力レート計測部を有し、
前記電源管理部は、
前記対象メモリ装置の書込み残量を前記入力レート計測部により計測された入力レートで除算して前記対象メモリ装置のデータ記憶量が前記上限レベルに達するまでの予想時間をデータ書込み完了予想時間として算出し、算出したデータ書込み完了予想時間と前記次順序メモリ装置の起動時間とを比較し、データ書込み完了予想時間が前記起動時間と一致する場合に、前記次順序メモリ装置の電源をオンにすることを特徴とする請求項１〜３のいずれかに記載のメモリ管理装置。
前記電源管理部は、
前記次順序メモリ装置の起動時間と前記対象メモリ装置の単位時間当たりのデータ書込み量との乗算値である判定基準値と所定の余裕値との合計値と、前記対象メモリ装置の書込み残量とを比較し、書込み残量が前記合計値と一致する場合に、前記次順序メモリ装置の電源をオンにすることを特徴とする請求項１〜４のいずれかに記載のメモリ管理装置。
前記電源管理部は、
書込み残量が前記合計値と一致する場合に、前記次順序メモリ装置の電源をオンにするソフトウェアを実行するプロセッサ装置に対して割込みを発生させて前記プロセッサ装置に前記ソフトウェアの実行を指示して、前記次順序メモリ装置の電源をオンにさせることを特徴とする請求項５に記載のメモリ管理装置。
前記メモリ管理装置は、更に、
前記データ入力部から前記データ書込み部への単位時間当たりのデータの入力量を入力レートとして計測する入力レート計測部を有し、
前記電源管理部は、
前記対象メモリ装置の書込み残量を前記入力レート計測部により計測された入力レートで除算して前記対象メモリ装置のデータ記憶量が前記上限レベルに達するまでの予想時間をデータ書込み完了予想時間として算出し、算出したデータ書込み完了予想時間から所定の余裕値を減算した減算値と前記次順序メモリ装置の起動時間とを比較し、減算値が前記起動時間と一致する場合に、前記次順序メモリ装置の電源をオンにすることを特徴とする請求項１〜６のいずれかに記載のメモリ管理装置。
前記電源管理部は、
減算値が前記起動時間と一致する場合に、前記次順序メモリ装置の電源をオンにするソフトウェアを実行するプロセッサ装置に対して割込みを発生させて前記プロセッサ装置に前記ソフトウェアの実行を指示して、前記次順序メモリ装置の電源をオンにさせることを特徴とする請求項７に記載のメモリ管理装置。
データが読み出される順序であるデータ読出し順序が設けられている複数のメモリ装置を管理するメモリ管理装置であって、
データ読出しの対象となっているメモリ装置からのデータ読出しが完了したらデータ読出しの対象となるメモリ装置を次のデータ読出し順序のメモリ装置に切り替えるという方式にて、メモリ装置からデータを読み出すデータ読出し部と、
前記データ読出し部によるデータ読出しの対象となっている対象メモリ装置から未だ読み出されていないデータ量を読出し残量として導出する読出し残量導出部と、
前記対象メモリ装置よりも後のデータ読出し順序のメモリ装置の動作モードを省電力モードにするとともに、前記読出し残量導出部により導出された前記対象メモリ装置の読出し残量と、前記対象メモリ装置の次のデータ読出し順序のメモリ装置である次順序メモリ装置が省電力モードの解除指示を入力してから前記データ読出し部によるデータ読出しが可能になるまでに要する時間である省電力モード解除時間とに基づき、前記次順序メモリ装置に省電力モードの解除指示を出力するタイミングを決定する動作モード管理部とを有することを特徴とするメモリ管理装置。
前記動作モード管理部は、
前記次順序メモリ装置の省電力モード解除時間と前記対象メモリ装置からの単位時間当たりのデータ読出し量との乗算値である判定基準値と前記対象メモリ装置の読出し残量とを比較し、読出し残量が前記判定基準値と一致する場合に、前記次順序メモリ装置に省電力モードの解除指示を出力することを特徴とする請求項９に記載のメモリ管理装置。
前記メモリ管理装置は、更に、
前記対象メモリ装置の読出し残量がゼロになった場合に、前記対象メモリ装置の電源をオフにする電源管理部を有することを特徴とする請求項９又は１０に記載のメモリ管理装置。
前記データ読出し部は、
読み出したデータを所定の不揮発メモリ装置に書き込んでおり、
前記メモリ管理装置は、更に、
前記データ読出し部から前記不揮発メモリ装置への単位時間当たりのデータの書込み量を記録レートとして計測する記録レート計測部を有し、
前記動作モード管理部は、
前記対象メモリ装置の読出し残量を前記記録レート計測部により計測された記録レートで除算して前記対象メモリ装置からのデータ読出しが完了するまでの予想時間をデータ読出し完了予想時間として算出し、算出したデータ読出し完了予想時間と前記次順序メモリ装置の省電力モード解除時間とを比較し、データ読出し完了予想時間が前記省電力モード解除時間と一致する場合に、前記次順序メモリ装置に省電力モードの解除指示を出力することを特徴とする請求項９〜１１のいずれかに記載のメモリ管理装置。
前記電源管理部は、
前記次順序メモリ装置の省電力モード解除時間と前記対象メモリ装置からの単位時間当たりのデータ読出し量との乗算値である判定基準値と所定の余裕値との合計値と、前記対象メモリ装置の読出し残量とを比較し、読出し残量が前記合計値と一致する場合に、前記次順序メモリ装置に省電力モードの解除指示を出力することを特徴とする請求項９〜１２のいずれかに記載のメモリ管理装置。
前記電源管理部は、
読出し残量が前記合計値と一致する場合に、前記次順序メモリ装置に省電力モードの解除指示を出力するソフトウェアを実行するプロセッサ装置に対して割込みを発生させて前記プロセッサ装置に前記ソフトウェアの実行を指示して、前記次順序メモリ装置への省電力モードの解除指示を出力させることを特徴とする請求項１３に記載のメモリ管理装置。
前記データ読出し部は、
読み出したデータを所定の不揮発メモリ装置に書き込んでおり、
前記メモリ管理装置は、更に、
前記データ読出し部から前記不揮発メモリ装置への単位時間当たりのデータの書込み量を記録レートとして計測する記録レート計測部を有し、
前記動作モード管理部は、
前記対象メモリ装置の読出し残量を前記記録レート計測部により計測された記録レートで除算して前記対象メモリ装置からのデータ読出しが完了するまでの予想時間をデータ読出し完了予想時間として算出し、算出したデータ読出し完了予想時間から所定の余裕値を減算した減算値と前記次順序メモリ装置の省電力モード解除時間とを比較し、減算値が前記省電力モード解除時間と一致する場合に、前記次順序メモリ装置に省電力モードの解除指示を出力することを特徴とする請求項９〜１４のいずれかに記載のメモリ管理装置。
前記電源管理部は、
減算値が前記省電力モード解除時間と一致する場合に、前記次順序メモリ装置に省電力モードの解除指示を出力するソフトウェアを実行するプロセッサ装置に対して割込みを発生させて前記プロセッサ装置に前記ソフトウェアの実行を指示して、前記次順序メモリ装置への省電力モードの解除指示を出力させることを特徴とする請求項１５に記載のメモリ管理装置。
データが書き込まれる順序であるデータ書込み順序が設けられている複数のメモリ装置を管理するコンピュータが行うメモリ管理方法であって、
前記コンピュータが、データを入力するデータ入力ステップと、
前記コンピュータが、データ書込みの対象となっているメモリ装置におけるデータ記憶量が所定の上限レベルに達したらデータ書込みの対象となるメモリ装置を次のデータ書込み順序のメモリ装置に切り替えるという方式にて、前記データ入力ステップにより入力されたデータをメモリ装置に書き込むデータ書込みステップと、
前記コンピュータが、前記データ書込みステップによるデータ書込みの対象となっている対象メモリ装置におけるデータ記憶量と前記上限レベルとの差異を書込み残量として導出する書込み残量導出ステップと、
前記コンピュータが、前記対象メモリ装置よりも後のデータ書込み順序のメモリ装置の電源をオフにするとともに、前記書込み残量導出ステップにより導出された前記対象メモリ装置の書込み残量と、前記対象メモリ装置の次のデータ書込み順序のメモリ装置である次順序メモリ装置の起動に要する時間である起動時間とに基づき、前記次順序メモリ装置の電源をオンにするタイミングを決定する電源管理ステップとを有することを特徴とするメモリ管理方法。
データが読み出される順序であるデータ読出し順序が設けられている複数のメモリ装置を管理するコンピュータが行うメモリ管理方法であって、
前記コンピュータが、データ読出しの対象となっているメモリ装置からのデータ読出しが完了したらデータ読出しの対象となるメモリ装置を次のデータ読出し順序のメモリ装置に切り替えるという方式にて、メモリ装置からデータを読み出すデータ読出しステップと、
前記コンピュータが、前記データ読出しステップによるデータ読出しの対象となっている対象メモリ装置から未だ読み出されていないデータ量を読出し残量として導出する読出し残量導出ステップと、
前記コンピュータが、前記対象メモリ装置よりも後のデータ読出し順序のメモリ装置の動作モードを省電力モードにするとともに、前記読出し残量導出ステップにより導出された前記対象メモリ装置の読出し残量と、前記対象メモリ装置の次のデータ読出し順序のメモリ装置である次順序メモリ装置が省電力モードの解除指示を入力してから前記データ読出しステップによるデータ読出しが可能になるまでに要する時間である省電力モード解除時間とに基づき、前記次順序メモリ装置に省電力モードの解除指示を出力するタイミングを決定する動作モード管理ステップとを有することを特徴とするメモリ管理方法。
データが書き込まれる順序であるデータ書込み順序が設けられている複数のメモリ装置を管理するコンピュータに、
データを入力するデータ入力ステップと、
データ書込みの対象となっているメモリ装置におけるデータ記憶量が所定の上限レベルに達したらデータ書込みの対象となるメモリ装置を次のデータ書込み順序のメモリ装置に切り替えるという方式にて、前記データ入力ステップにより入力されたデータをメモリ装置に書き込むデータ書込みステップと、
前記データ書込みステップによるデータ書込みの対象となっている対象メモリ装置におけるデータ記憶量と前記上限レベルとの差異を書込み残量として導出する書込み残量導出ステップと、
前記対象メモリ装置よりも後のデータ書込み順序のメモリ装置の電源をオフにするとともに、前記書込み残量導出ステップにより導出された前記対象メモリ装置の書込み残量と、前記対象メモリ装置の次のデータ書込み順序のメモリ装置である次順序メモリ装置の起動に要する時間である起動時間とに基づき、前記次順序メモリ装置の電源をオンにするタイミングを決定する電源管理ステップとを実行させることを特徴とするプログラム。
データが読み出される順序であるデータ読出し順序が設けられている複数のメモリ装置を管理するコンピュータに、
データ読出しの対象となっているメモリ装置からのデータ読出しが完了したらデータ読出しの対象となるメモリ装置を次のデータ読出し順序のメモリ装置に切り替えるという方式にて、メモリ装置からデータを読み出すデータ読出しステップと、
前記データ読出しステップによるデータ読出しの対象となっている対象メモリ装置から未だ読み出されていないデータ量を読出し残量として導出する読出し残量導出ステップと、
前記対象メモリ装置よりも後のデータ読出し順序のメモリ装置の動作モードを省電力モードにするとともに、前記読出し残量導出ステップにより導出された前記対象メモリ装置の読出し残量と、前記対象メモリ装置の次のデータ読出し順序のメモリ装置である次順序メモリ装置が省電力モードの解除指示を入力してから前記データ読出しステップによるデータ読出しが可能になるまでに要する時間である省電力モード解除時間とに基づき、前記次順序メモリ装置に省電力モードの解除指示を出力するタイミングを決定する動作モード管理ステップとを実行させることを特徴とするプログラム。