JP5874917B2 - 省電力制御装置、それを備えたコンピュータ装置および省電力制御方法 - Google Patents
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Description
以下、本発明の実施形態について、図面を参照して説明する。なお、本発明は以下の実施形態に限定されるわけではない。
図1は、本実施形態の省電力制御装置を使用するコンピュータ装置の構成である。
本発明の実施形態のおける調速時の省電力動作について、特許文献1に記載のプロセッサの調速動作と本発明の実施形態を比較して説明をする。
なお、本発明の実施形態では、特定のパイプラインステージ回路の省電力モード移行・解除する制御を示した。本発明の制御方法は、同様に、複数パイプラインを持つプロセッサでも実現可能である。
10 マスタプロセッサ
11 コントロールブロック
12 レジスタ
13 キャッシュメモリ
14 IFステージ
15 IDステージ
16 EXステージ
17 MAステージ
18 WBステージ
19 調速割込み信号
20 省電力制御装置
21 カウンタ比較部
22 タイミング記憶部
23 省電力OFF/ON制御部
24 エラー抑止部
25 初期値設定部
30 プロセッサ
40 プロセッサ
50 システムバス
60 メモリコントローラ
70 IO制御装置
80 周辺装置
90 メモリ
Claims (10)
- プロセッサの調速処理中に特定の回路に対し省電力制御を行う省電力制御装置であって、
調速間隔が前記省電力制御の稼働時間よりも長い場合、前記特定の回路の消費電力を抑える省電力モードに移行し、
前記調速間隔が前記省電力制御の稼働時間よりも短い場合、前記省電力モードに移行しないことを特徴とする省電力制御装置。 - 前記省電力制御装置は、
前記特定の回路における前記省電力モードへの移行期間および前記省電力モードの解除期間に発生するエラーを抑止するエラー抑止部を有することを特徴とする請求項1に記載の省電力制御装置。 - 前記特定の回路は、命令パイプラインステージ回路に含まれ、
命令を実行する実行/アドレス演算ステージと、
メモリやレジスタへのアクセスを行うメモリアクセスステージと、
メモリやレジスタに演算結果を書き込む書き込みステージと、を備えることを特徴とする請求項1または2に記載の省電力制御装置。 - 前記特定の回路の省電力制御に関する時間を記憶するタイミング記憶部と、
前記特定の回路の省電力モードの開始および停止を行う省電力OFF/ON制御部と、
実測した調速間隔に対応して初期値を設定する初期値設定部と、
前記命令パイプラインステージ回路に含まれる命令デコード/レジスタ読み出しステージのタイマ値を参照して前記タイミング記憶部と前記省電力OFF/ON制御部と前記エラー抑止部と前記初期値設定部とを制御するカウンタ比較部と、
を備えることを特徴とする請求項3に記載の省電力制御装置。 - 前記省電力制御の稼働時間は、
前記省電力モードへの移行期間と、
前記省電力モードがONしている期間と、
前記省電力モードの解除期間と、
前記初期値設定部が初期値を設定する期間であることを特徴とする請求項4に記載の省電力制御装置。 - 前記エラー抑止部は、
前記特定の回路を前記移行期間および前記解除期間の入力電位変動に伴うエラー発生を抑止することを特徴とする請求項4または5に記載の省電力制御装置。 - 前記エラー抑止部は、
エラー検出回路の前にANDゲートまたはNANDゲートのうち少なくとも一方を含む構成の論理回路によってマスク処理を行うことを特徴とする請求項6に記載の省電力制御装置。 - 前記省電力制御は、
前記特定の回路の出力電位を入力電位と同じ電位に制御することを特徴とする請求項1乃至7のいずれか一項に記載の省電力制御装置。 - 請求項1乃至8のいずれか一項に記載の省電力制御装置を備えることを特徴とするコンピュータ装置。
- プロセッサの調速処理中に特定の回路の省電力制御を行う省電力制御方法であって、
調速間隔が前記省電力制御の稼働時間よりも長い場合、前記特定の回路の消費電力を抑える省電力モードに移行し、
前記調速間隔が前記省電力制御の稼働時間よりも短い場合、前記省電力モードに移行しないことを特徴とする省電力制御方法。
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