JP2018121391A - Ｆｅｔの駆動調整回路及びスイッチング電源 - Google Patents

Abstract

【課題】スイッチング電源において、スイッチング素子であるＦＥＴのボディダイオードの順方向に電流が流れる動作モードにおけるＦＥＴの電圧降下を常に零とし、電力損失及び発熱の問題を解消する。
【解決手段】スイッチング電源に付加されたＦＥＴ駆動調整回路であって、スイッチング電源のスイッチング素子は、所定のゲート制御電圧によりオンオフ駆動されるＦＥＴであって該スイッチング電源はＦＥＴに備わるボディダイオードの順方向に電流が流れる動作モードを備えており、スイッチング電源が動作モードであることを検出するための検出手段と、検出手段により動作モードが検出されている間、ＦＥＴのゲートをゲート制御電圧の生成手段から切り離す手段と、ＦＥＴのゲートがゲート制御電圧の生成手段から切り離されている間、ＦＥＴのゲートに印加される電圧をオン電圧に維持する手段と、を有する。
【選択図】図１

Description

本発明は、スイッチング素子であるＦＥＴのボディダイオードを電流路として利用する動作モードを有するスイッチング電源に関する。

スイッチング電源において、スイッチング素子としてＦＥＴ（field effect transistor）が広く利用されている。スイッチング素子であるＦＥＴは、制御端であるゲートにパルス状のゲート制御電圧を印加することによりオンオフ駆動される。

ＦＥＴは、オン状態ではドレインソース間電流路が導通し、両方向に電流が流れることができ、オフ状態ではドレインソース間電流路は遮断される。しかしながら、オフ状態であっても、ＦＥＴに備わるＰＮ接合部であるボディダイオードの順方向には電流が流れることができる。

スイッチング電源には、ＦＥＴのボディダイオードの順方向に電流が流れる動作モードを有するものがある。そのような動作モードのとき、ＦＥＴのオン状態では電圧降下零で電流が流れるが、オフ状態ではＦＥＴのボディダイオードの順方向電流として流れることになる。

しかしながら、ＦＥＴのボディダイオードは、順方向電圧降下が大きいため、電力損失が大きくなる。従って、特許文献１、２に開示されるように、ＦＥＴのボディダイオードと並列に、順方向電圧降下の比較的小さいショットキーバリアダイオードを接続することが一般的に行われている。

特開２０１６−０５９１８０号公報 特開２０１４−０１１９０７号公報

図８は、スイッチング電源の一つである三相交流用の力率改善装置の一例を概略的に示している。この力率改善装置は、スイッチング素子であるＦＥＴのボディダイオードの順方向に還流電流が流れる動作モードを有する。

図８の力率改善装置は、三相交流が入力される３つの入力端Ｒ、Ｓ、Ｔと、負荷に接続される出力端ｐ、ｎとを有する。入力端Ｒ、Ｓ、Ｔの各々に３つのリアクトルＬｒ、Ｌｓ、Ｌｔの一端がそれぞれ接続されている。リアクトルＬｒ、Ｌｓ、Ｌｔの各々の他端と出力端ｎ（基準電位GND）の間には、スイッチング素子としてＮチャネルＭＯＳＦＥＴＱ１、Ｑ２、Ｑ３がそれぞれ接続されている。また、リアクトルＬｒ、Ｌｓ、Ｌｔの各々の他端と出力端ｐの間には出力端ｐへ流れる電流をそれぞれ導通可能とするダイオードＤ１、Ｄ２、Ｄ３が接続されている。出力端ｐと出力端ｎの間には平滑コンデンサＣが接続されている。ＦＥＴＱ１、Ｑ２、Ｑ３のゲートＧは、一定のデューティ比をもつ１つのゲート制御電圧により制御される。このゲート制御電圧は、通常、ＰＷＭ制御ＩＣ１により生成され、そのout端子から出力される。ＦＥＴＱ１、Ｑ２、Ｑ３の各々には、ボディダイオードと同じ向きの還流ダイオードＤ１１、Ｄ１２、Ｄ１３が並列接続されている。還流ダイオードＤ１１等は、順方向電圧降下がＦＥＴＱ１のボディダイオードよりも小さくなるように、ショットキーバリアダイオード等が選択される。

三相交流電圧の大きさは、ダイオードＤ４、Ｄ５、Ｄ６により整流された入力電圧Ｖｉとして検出され、ＰＷＭ制御ＩＣ１に送られる。出力端ｐ、ｎ間の出力電圧ＶｏもＰＷＭ制御ＩＣ１にフィードバックされ、これらに基づいてＰＷＭ制御ＩＣ１は、ゲート制御電圧のデューティ比を決定する。

図９は、図８の力率改善装置の動作を概略的に示した図であり、（ａ）はゲート制御電圧のオン期間の電流の流れを示し、（ｂ）はオフ期間の電流の流れを示している。図９は、３相交流のＲ相が最低電位となる動作モードの例を示す（Ｓ相、Ｔ相が最低電位となる場合も同様）。

図９（ａ）のオン期間には、ＦＥＴＱ１、Ｑ２、Ｑ３は導通する。ダイオードＤ１、Ｄ２、Ｄ３は逆バイアスとなり電流は流れない。励磁電流となる電流Ｉsrと電流Ｉtrが次の経路で流れる。
Ｉsr：Ｓ端子→リアクトルＬｓ→ＦＥＴＱ２→ＦＥＴＱ１→リアクトルＬｒ→Ｒ端子
Ｉtr：T端子→リアクトルＬｔ→ＦＥＴＱ３→ＦＥＴＱ１→リアクトルＬｒ→Ｒ端子
オン期間のＦＥＴＱ１の電流路は、入力側へ戻っていく還流電流の経路となっている。負荷に対しては平滑コンデンサＣから放電電流が供給される。リアクトルＬｓ、Ｌｔには磁気エネルギーが蓄積される。

図９（ｂ）のオフ期間には、ＦＥＴＱ１、Ｑ２、Ｑ３は遮断される。リアクトルＬｓ、Ｌｔは逆起電力が生じ、ダイオードＤ２、Ｄ３を通ってフライバック電流が負荷に供給され、平滑コンデンサＣも充電される。フライバック電流である電流Ｉsrと電流Ｉtrは次の経路で流れる。
Ｉsr：Ｓ端子→リアクトルＬｓ→ダイオードＤ２→負荷→ダイオードＤ１１→Ｒ端子
Ｉtr：T端子→リアクトルＬｔ→ダイオードＤ３→負荷→ダイオードＤ１１→Ｒ端子
負荷及び平滑コンデンサＣからの還流電流は、ＦＥＴＱ１に並列接続された還流ダイオードＤ１１を通り、リアクトルＬｒを通って入力側へ戻る。

オフ期間の還流ダイオードＤ１１における順方向電圧降下は、比較的小さいとはいっても零ではなく、電力損失を生じる。さらに、この電力損失により発熱の問題も生じる。

以上の問題点に鑑み本発明は、スイッチング電源において、スイッチング素子であるＦＥＴのボディダイオードに順方向電流が流れる動作モードにおけるＦＥＴの電圧降下を常に零とし、電力損失及び発熱の問題を解消することを目的とする。

上記の目的を達成するべく、本発明は、以下の構成を提供する。
・ 本発明の一態様は、スイッチング電源に付加されたＦＥＴ駆動調整回路であって、
前記スイッチング電源のスイッチング素子は、所定のゲート制御電圧によりオンオフ駆動されるＦＥＴであって該スイッチング電源は該ＦＥＴに備わるボディダイオードに順方向電流が流れる動作モードを備えており、
前記スイッチング電源が前記動作モードであることを検出するための検出手段と、
前記検出手段により前記動作モードが検出されている間、前記ＦＥＴのゲートを前記ゲート制御電圧の生成手段から切り離す手段と、
前記ＦＥＴのゲートが前記ゲート制御電圧の生成手段から切り離されている間、該ＦＥＴのゲートに印加される電圧をオン電圧に維持する手段と、を有することを特徴とする。
・ 本発明の別の態様は、スイッチング電源であって、
三相交流の各相が各リアクトルの一端にそれぞれ入力される３つのリアクトルと、
前記３つのリアクトルの各々の他端と第１出力端の間にそれぞれ接続された３つの出力ダイオードと、
前記３つのリアクトルの各々の他端と第２出力端の間にそれぞれ接続された３つのＦＥＴと、
前記３つのＦＥＴのゲートをオンオフ駆動するためのゲート制御電圧を生成するゲート制御電圧生成手段と、
前記三相交流の三相のうち還流電流が流れる還流相を検出する還流相検出手段と、
前記還流相検出手段により検出された還流相のリアクトルに接続されたＦＥＴのゲートを前記ゲート制御電圧生成手段から切り離す手段と、
前記ＦＥＴのゲートが前記ゲート制御電圧生成手段から切り離されている間、該ＦＥＴのゲートに印加される電圧をオン電圧に維持する手段と、を有することを特徴とする。
・ 上記スイッチング電源において、前記還流相検出手段が、前記三相交流の各相にそれぞれ接続されかつその接続された相が還流相であるか否かで消光と発光が切り替わるフォトカプラの発光素子であり、
前記ゲート制御電圧生成手段から切り離す手段が、前記ゲート制御電圧生成手段と前記３つのＦＥＴのゲートの各々との間にそれぞれ接続された前記フォトカプラの受光素子であることが好適である。
・ 上記スイッチング電源において、前記ＦＥＴのゲートをオン電圧に維持する手段が、前記ＦＥＴのゲートと前記ゲート制御電圧生成手段とが切り離されている間、該ＦＥＴのゲートに、別の所定の電源によるオン電圧を印加することが、好適である。

本発明により、スイッチング電源において、スイッチング素子であるＦＥＴのボディダイオードに順方向電流が流れる動作モードであることを検出した場合、ゲート制御電圧の生成手段を切り離すと共に、ＦＥＴのゲートに印加される電圧をオン電圧に維持する。これにより、当該動作モードにおいてＦＥＴに流れる電流による電圧降下を常に零とすることができ、発熱を防止することができる。この結果、スイッチング電源の効率を向上させることができる。

図１は、三相交流を入力される力率改善装置の一例を概略的に示した回路図である。 図２は、図１の回路の一部であり、ＦＥＴ駆動調整部を含む部分を概略的に示す図である。 図３は、図１の力率改善装置の動作を概略的に示した図であり、（ａ）はゲート制御電圧のオン期間の電流の流れを示し、（ｂ）はオフ期間の電流の流れを示している。 図４は、Ｒ相が還流相のときのＦＥＴ駆動調整部の動作を説明する図である。 図５は、Ｒ層が還流相ではないときのＦＥＴ駆動調整部の動作を説明する図である。 図６は、図１〜図５で説明した回路及び動作に対応する各構成要素の電圧波形で模式的に示した図である。 図７は、本発明によるＦＥＴ駆動調整部の別の形態を示している。 図８は、スイッチング電源の一つである三相交流用の力率改善装置の一例を概略的に示している。 図９は、図８の力率改善装置の動作を概略的に示した図であり、（ａ）はゲート制御電圧のオン期間の電流の流れを示し、（ｂ）はオフ期間の電流の流れを示している。

以下、図面を参照しつつ、本発明によるＦＥＴ駆動調整回路及びこれを適用したスイッチング電源の実施形態について説明する。以下では、スイッチング電源の一例として、三相交流を入力される力率改善装置により本発明の実施形態を説明する。しかしながら、本発明のＦＥＴ駆動調整回路は、力率改善装置以外のスイッチング電源にも適用可能である。

（１）第１の実施形態
＜回路構成＞
図１は、第１の実施形態によるＦＥＴ駆動調整回路を適用した力率改善装置の一例を概略的に示した回路図である。力率改善装置は、入力電流の波形を入力電圧と同じ正弦波の波形としかつ位相を一致させて力率を１とすることを目的とする装置である。図１の力率改善装置は、三相交流を入力される昇圧チョッパ型の力率改善装置である。三相交流は、例えば風力発電の交流発電機におけるＹ結線された三相ステータコイルから出力される。

図１に示した力率改善装置の基本的な構成及び動作は、上述した図８及び図９に示した力率改善装置と同じである。本発明では、スイッチング素子Ｑ１、Ｑ２、Ｑ３はＦＥＴであり、本例ではｎチャネルＭＯＳＦＥＴである。図８及び図９の力率改善回路と異なる点としては、三相交流の各相に対応するＦＥＴＱ１、Ｑ２、Ｑ３に並列接続された還流ダイオードがなく、ＦＥＴＱ１、Ｑ２、Ｑ３の各ゲートとＰＷＭ制御ＩＣ１との間に、ＦＥＴ駆動調整部２Ｒ、２Ｓ、２Ｔがそれぞれ挿入されている点である。さらに、三相交流の三相のうち、入力側に戻る還流電流が流れる相（以下「還流相」と称する）を検出するための還流相検出部３が設けられている点においても異なる。

図１の力率改善回路の基本構成について説明する。３つの入力端Ｒ、Ｓ、Ｔには、位相が２π／３（１２０°）ずつ異なる三相交流のＲ相、Ｓ相、Ｔ相がそれぞれ入力される。第１出力端ｐ及び第２出力端ｎの間には負荷が接続される。ここでは第１出力端ｐが正極であり、第２出力端ｎが負極である。第２出力端ｎの電位を基準電位ＧＮＤとする。

入力端Ｒ、Ｓ、Ｔの各々に、３つのリアクトルＬｒ、Ｌｓ、Ｌｔの各々の一端がそれぞれ接続されている。リアクトルＬｒ、Ｌｓ、Ｌｔは、インダクタンスＬが等しいものを用い、三相リアクトルにより構成することが好適である。リアクトルＬｒ、Ｌｓ、Ｌｔの各リアクトルの他端と第２出力端ｎの間には、ＦＥＴＱ１、Ｑ２、Ｑ３がそれぞれ接続されている。ＦＥＴＱ１、Ｑ２、Ｑ３にスイッチング動作を行わせるために、図示の例では、各ＦＥＴのゲートＧが１つの共通するゲート制御電圧により制御される。このゲート制御電圧は、通常、ＰＷＭ制御ＩＣ１により生成されout端子から出力される。

ＰＷＭ制御ＩＣ１は周知であり、スイッチング動作のためにＦＥＴをオンオフ駆動するゲート制御電圧の生成手段の一例である。ゲート制御電圧の生成手段は、必要とされる所定のスイッチング動作を実現する周波数とデューティ比をもつパルス状電圧を生成する回路又は装置であればよく、これに限定されない。

さらに、リアクトルＬｒ、Ｌｓ、Ｌｔの各リアクトルの他端と第１出力端ｐの間には、第１出力端ｐへ流れる電流をそれぞれ導通可能とするダイオードＤ１、Ｄ２、Ｄ３が接続されている。第１出力端ｐと第２出力端ｎの間には平滑コンデンサＣが接続されている。

三相交流電圧の大きさは、ダイオードＤ４、Ｄ５、Ｄ６により整流されコンデンサＣ１により平滑化された入力電圧Ｖｉとして検出され、ＰＷＭ制御ＩＣ１に送られる。出力端ｐ、ｎ間の出力電圧ＶｏもＰＷＭ制御ＩＣ１にフィードバックされ、これらに基づいてＰＷＭ制御ＩＣ１は、ゲート制御電圧のデューティ比を決定する。

次に、還流相検出部３の構成を説明する。三相交流の三相のうち、入力側に戻る還流電流が流れる還流相となるのは三相のうち最低電位の相である。還流相検出部３は、最低電位の相を検出するように構成されている。ダイオードＤ２１、Ｄ２２、Ｄ２３は、各々のカソードが各相のラインに接続されアノードが共通端子（ａ点）であるので、ａ点には、三相のうち最低電位である還流相の電位が現れる。

３つのフォトカプラＰＣ１、ＰＣ２、ＰＣ３の各発光素子の一端はａ点に接続され、各発光素子の他端であるｂ点、ｃ点、ｄ点は、それぞれダイオードＤ２４、Ｄ２５、Ｄ２６のアノードに接続されている。ダイオードＤ２４、Ｄ２５、Ｄ２６の各々のカソードは各相のラインにそれぞれ接続されている。よってｂ点、ｃ点、ｄ点には、三相交流の各相の電位が現れる。

半導体素子Ｑ４は、ＮチャネルＭＯＳＦＥＴであり、ドレインが入力電圧Ｖｉのラインに接続され、ソースが抵抗素子Ｒ１、Ｒ２、Ｒ３の一端に接続されている。抵抗素子Ｒ１、Ｒ２、Ｒ３の各々の他端はｂ点、ｃ点、ｄ点に接続されている。ゲートには入力電圧Ｖｉのラインとａ点間の電圧が抵抗素子Ｒ４とツェナーダイオードＺ１に分圧されて印加される。半導体素子Ｑ４は、フォトカプラＰＣ１、ＰＣ２、ＰＣ３の各発光素子への電流供給源を構成している。

一方、３つのフォトカプラＰＣ１、ＰＣ２、ＰＣ３の受光素子は、それぞれＦＥＴ駆動調整部２Ｒ、２Ｓ、２Ｔの回路構成要素として配置される。これについては、図２を参照して詳細に説明する。

図２は、図１の回路の一部であり、ＦＥＴ駆動調整部２Ｒを含む部分を概略的に示す図である。ＦＥＴ駆動調整部２Ｓ、２Ｔについては、同じ構成であるので説明を省略する。

ＦＥＴ駆動調整部２Ｒは、適宜の直流の電源電圧Ｖｃｃを供給される。一例として、電源電圧Ｖｃｃは、出力電圧Ｖｏを適切に降圧し安定化することにより生成してもよい。別の例として、電源電圧Ｖｃｃとして別途電源を設けてもよい。

電源電圧Ｖｃｃと基準電位ＧＮＤの間には、ｎ型トランジスタであるスイッチング素子Ｑ５とｐ型トランジスタであるスイッチング素子Ｑ６がエミッタ同士及びベース同士を接続され、エミッタフォロア回路を構成している。スイッチング素子Ｑ５、Ｑ６のエミッタは、スイッチング素子Ｑ１のゲートに接続されている。スイッチング素子Ｑ５、Ｑ６のベースは、抵抗素子Ｒ５を介して電源電圧Ｖｃｃと接続されている。スイッチング素子Ｑ５のコレクタは電源電圧Ｖｃｃに、スイッチング素子Ｑ６のコレクタは基準電位ＧＮＤに接続されている。

さらに、スイッチング素子Ｑ５、Ｑ６のベースとＰＷＭ制御ＩＣのout端子との間には、フォトカプラＰＣ１の受光素子が挿入接続されている。フォトカプラＰＣ１と並列に保護用のダイオードＤ７が接続されている。

＜回路動作＞
図３〜図６を参照して図１の力率改善装置の動作を説明する。
図３は、図１の力率改善装置の動作を概略的に示した図であり、（ａ）はゲート制御電圧のオン期間の電流の流れを示し、（ｂ）はオフ期間の電流の流れを示している。なお、図３では、３相交流のＲ相が還流相であるとき、すなわち最低電位となるときの例を示す。Ｓ相、Ｔ相が還流相となるときについては、同様であるので説明を省略する。

図３（ａ）のオン期間の動作は、上述した図９（ａ）と同じである。ＦＥＴＱ１、Ｑ２、Ｑ３はいずれも導通する。ダイオードＤ１、Ｄ２、Ｄ３は逆バイアスとなり電流は流れない。励磁電流となる電流Ｉsrと電流Ｉtrが次の経路で流れる。
Ｉsr：Ｓ端子→リアクトルＬｓ→ＦＥＴＱ２→ＦＥＴＱ１→リアクトルＬｒ→Ｒ端子
Ｉtr：T端子→リアクトルＬｔ→ＦＥＴＱ３→ＦＥＴＱ１→リアクトルＬｒ→Ｒ端子
オン期間のＦＥＴＱ１の電流路は、入力側へ戻っていく還流電流の経路となっている。負荷に対しては平滑コンデンサＣから放電電流が供給される。リアクトルＬｓ、Ｌｔには磁気エネルギーが蓄積される。

図３（ｂ）のオフ期間の動作は、上述した図９（ｂ）とは異なる。ＦＥＴＱ２、Ｑ３のみが遮断され、リアクトルＬｓ、Ｌｔは逆起電力が生じ、ダイオードＤ２、Ｄ３と通ってフライバック電流が負荷に供給され、平滑コンデンサＣも充電される。フライバック電流である電流Ｉsrと電流Ｉtrは次の経路で流れる。
Ｉsr：Ｓ端子→リアクトルＬｓ→ダイオードＤ２→負荷→ＦＥＴＱ１→Ｒ端子
Ｉtr：T端子→リアクトルＬｔ→ダイオードＤ３→負荷→ＦＥＴＱ１→Ｒ端子
負荷及び平滑コンデンサＣからの還流電流は、オン状態に維持されたＦＥＴＱ１を通り、リアクトルＬｒを通って入力側へ戻る。

オフ期間においては、図２に示したＦＥＴ駆動調整回路２Ｒが作動することにより、ＦＥＴＱ１は、ＰＷＭ制御ＩＣ１のゲート制御電圧による制御から切り離され、強制的にオン状態とされる。これにより、負荷及び平滑コンデンサＣからの還流電流は、ＦＥＴＱ１の電流路を通り、リアクトルＬｒを通って入力側へ戻る。この結果、還流電流によるＦＥＴＱ１における電圧降下は零となり、発熱も生じない。

図４及び図５を参照して、ＦＥＴ駆動調整回路の動作を詳細に説明する。
図４及び図５の説明に先立って、先ず図１に示した還流相検出部３の動作を説明する。図１において、半導体素子Ｑ４はＮチャネルＭＯＳＦＥＴであり、入力電圧Ｖｉとａ点間の電圧が抵抗Ｒ４とツェナーダイオードＺ１で分圧されてゲートに印加されるので、常時オン状態である。

フォトカプラＰＣ１の発光素子はａ点−ｂ点間電圧に応じて、フォトカプラＰＣ２の発光素子はａ点−ｃ点間電圧に応じて、フォトカプラＰＣ３の発光素子はａ点−ｄ点間電圧に応じて、それぞれ発光又は消光する。所定の電位差があれば発光し、電位差がなければ消光する。

Ｒ相が還流相のときは、ａ点−ｂ点間電圧はほぼ零であるのでフォトカプラＰＣ１の発光素子は消光し、ａ点−ｃ点間電圧及びａ点−ｄ点間電圧は、それぞれほぼ還流相電位と他の二相の電位との差となるので、フォトカプラＰＣ２及びＰＣ３の発光素子は発光する。この結果、Ｒ相が還流相のときは、ＦＥＴ駆動調整回路２ＲにおけるフォトカプラＰＣ１の受光素子が遮断状態となり、ＦＥＴ駆動調整回路２Ｓ、２ＴにおけるフォトカプラＰＣ２、ＰＣ３の受光素子は導通状態となる。

図４は、Ｒ相が還流相となるときのＦＥＴ駆動調整部２Ｒの動作を説明する図である。Ｒ相が還流相であるとき、フォトカプラＰＣ１の発光素子及び受光素子は遮断状態となる（点線で示す）。これにより、ＰＷＭ制御ＩＣ１から出力されるゲート制御電圧のラインが遮断され、スイッチング素子Ｑ５、Ｑ６のベースは、ＰＷＭ制御ＩＣ１から切り離される。

この結果、スイッチング素子Ｑ５、Ｑ６のベースは、電源電圧Ｖｃｃが抵抗素子Ｒ５を通して印加されて高電位となり、ベースからエミッタへ電流が流れてスイッチング素子Ｑ５はオン状態に固定され、スイッチング素子Ｑ６はオフ状態に固定される。これにより、エミッタの電位は高電位に固定され、ＦＥＴＱ１のゲートに印加される電圧は、オン電圧に固定される。よって、ＦＥＴＱ１は、オン状態すなわち電流路が導通状態に維持される。よって、還流電流は、ＦＥＴＱ１の電流路を電圧降下を生じることなく流れる。還流電流は、ＦＥＴＱ１のボディダイオードの順方向に流れるが、ＦＥＴＱ１が強制的にオン状態とされることにより、ソースからドレインへ電流路を通って流れることができる。

図５は、Ｒ層が還流相ではないときのＦＥＴ駆動調整部２Ｒの動作を説明する図である。Ｒ相が還流相ではないとき、フォトカプラＰＣ１の発光素子及び受光素子は導通状態となる。これにより、ＰＷＭ制御ＩＣ１から出力されるゲート制御電圧のラインが導通し、スイッチング素子Ｑ５、Ｑ６のベースにゲート制御電圧が印加される。

この結果、スイッチング素子Ｑ５とスイッチング素子Ｑ６は、ゲート制御電圧のオンオフに従って交互にベースエミッタ間電流が流れることになり、交互にオンオフすることとなる。これにより、エミッタの電位は、ゲート制御電圧に従って高電位と低電位を繰り返す。よって、ＦＥＴＱ１は、ゲート制御電圧がゲートに直接印加されるときと同じオンオフ動作を行うので、オン期間には電流路が導通して電流が流れ、オフ期間には電流路が遮断されて電流は流れない。この場合のオン期間の電流は、ＦＥＴＱ１のドレインからソースへと流れる。

図６は、図１〜図５を参照して説明した回路及び動作に対応する各構成要素の電圧波形を模式的に示した図である。

図６（ａ）は、三相交流の各相の波形を示し、最高電位となる相と最低電位となる相（還流相）を標示している。図６（ｂ）は、還流相検出部におけるそれぞれＲ相、Ｓ相、Ｔ相に対応するフォトカプラＰＣ１、ＰＣ２、ＰＣ３のオンオフ状態をそれぞれ示している。各フォトカプラは、検出対象の相が還流相となったときにオフ（消光）となり、還流相ではないときはオン（発光）となる。

図６（ｃ）は、ＰＷＭ制御ＩＣから出力されるゲート制御電圧と、Ｒ相、Ｓ相、Ｔ相に対応する各スイッチング素子Ｑ１、Ｑ２、Ｑ３のオンオフ状態とをそれぞれ示している。各スイッチング素子Ｑ１、Ｑ２、Ｑ３は、対応する各フォトカプラＰＣ１、ＰＣ２、ＰＣ３がオフになると、ＰＷＭ制御ＩＣと切り離されることによりゲート制御電圧とは関係なく強制的にオン状態に維持される。

＜ＦＥＴ駆動調整部の別の形態＞
図７は、本発明によるＦＥＴ駆動調整部２Ｒの別の形態を示している。この形態は、より原理的な簡易な構成からなる。ＦＥＴＱ１のゲートとＰＷＭ制御ＩＣ１のout端子を接続するライン上には、フォトカプラＰＣ１の受光素子が挿入されている。フォトカプラＰＣ１に並列接続されたダイオードＤは保護用である。さらに、フォトカプラＰＣ１の受光素子の一端であるＦＥＴＱ１のゲートは、抵抗素子Ｒ６を介して電源電圧Ｖｃｃに接続されている。

Ｒ相が還流相であるとき、フォトカプラＰＣ１が遮断されると、ＦＥＴＱ１とＰＷＭ制御ＩＣ１は切り離される。そして、ＦＥＴＱ１のゲートには、抵抗素子Ｒ６を介して電源電圧Ｖｃｃが印加される。この結果、ＦＥＴＱ１はオン状態に維持される。

＜その他の形態＞
以上で述べた例におけるＮチャネルＦＥＴは、ＰチャネルＦＥＴで構成することもできる。また、図１に示した還流相検出部３の構成は一例であり、三相のうち最低電位を検出できる手段を含む構成であればこれに限られない。このような機能を有する構成としては、多様な変形形態が考えられる。

さらに、ＦＥＴ駆動調整部については、還流相検出部により検出された還流相に対応するＦＥＴのゲートを、本来のゲート制御電圧から切り離すと同時に、ＦＥＴを強制的にオン状態とすることができる手段を含む構成であればよい。このような機能を有する構成としては、多様な変形形態が考えられる。

さらに、本発明によるＦＥＴ駆動調整部の適用対象は、上述した力率改善回路に限られない。スイッチング電源において、スイッチング素子であるＦＥＴに備わるボディダイオードの順方向に電流が流れる動作モードを有する回路に適用することができる。従来は、ＦＥＴのボディダイオードに対しショットキーバリアダイオード等を並列接続して電流をバイパスさせていた。本発明では、そのような動作モードを検出する手段を有し、当該動作モードが検出された場合、ＦＥＴをオンオフ駆動する本来のゲート制御電圧の生成手段を切り離すと同時に、ＦＥＴのゲートに印加される電圧をオン電圧に維持する。これにより、当該動作モードにおいては、ＦＥＴが常にオン状態に維持されるので、電流が電圧降下を生じることなく流れることができる。

Ｒ、Ｓ、Ｔ 入力端
ｐ 正極出力端
ｎ 負極出力端
Ｌｒ、Ｌｓ、Ｌｔ リアクトル
Ｑ１、Ｑ２、Ｑ３、Ｑ４ スイッチング素子（ＦＥＴ）
Ｄ１、Ｄ２、Ｄ３ 整流手段（出力ダイオード）
Ｄ４、Ｄ５、Ｄ６ 整流手段
Ｄ２１、Ｄ２２、Ｄ２３、Ｄ２４、Ｄ２５、Ｄ２６ 整流手段（還流ダイオード）
Ｃ 平滑コンデンサ

Claims (4)

1. スイッチング電源に付加されたＦＥＴ駆動調整回路であって、
   前記スイッチング電源のスイッチング素子は、所定のゲート制御電圧によりオンオフ駆動されるＦＥＴであって該スイッチング電源は該ＦＥＴに備わるボディダイオードに順方向電流が流れる動作モードを備えており、
   前記スイッチング電源が前記動作モードであることを検出するための検出手段と、
   前記検出手段により前記動作モードが検出されている間、前記ＦＥＴのゲートを前記ゲート制御電圧の生成手段から切り離す手段と、
   前記ＦＥＴのゲートが前記ゲート制御電圧の生成手段から切り離されている間、該ＦＥＴのゲートに印加される電圧をオン電圧に維持する手段と、を有することを特徴とする
   ＦＥＴ駆動調整回路。
2. 三相交流の各相が各リアクトルの一端にそれぞれ入力される３つのリアクトルと、
   前記３つのリアクトルの各々の他端と第１出力端の間にそれぞれ接続された３つの出力ダイオードと、
   前記３つのリアクトルの各々の他端と第２出力端の間にそれぞれ接続された３つのＦＥＴと、
   前記３つのＦＥＴのゲートをオンオフ駆動するためのゲート制御電圧を生成するゲート制御電圧生成手段と、
   前記三相交流の三相のうち還流電流が流れる還流相を検出する還流相検出手段と、
   前記還流相検出手段により検出された還流相のリアクトルに接続されたＦＥＴのゲートを前記ゲート制御電圧生成手段から切り離す手段と、
   前記ＦＥＴのゲートが前記ゲート制御電圧生成手段から切り離されている間、該ＦＥＴのゲートに印加される電圧をオン電圧に維持する手段と、を有することを特徴とする
   スイッチング電源。
3. 前記還流相検出手段が、前記三相交流の各相にそれぞれ接続されかつその接続された相が還流相であるか否かで消光と発光が切り替わるフォトカプラの発光素子であり、
   前記ゲート制御電圧生成手段から切り離す手段が、前記ゲート制御電圧生成手段と前記３つのＦＥＴのゲートの各々との間にそれぞれ接続された前記フォトカプラの受光素子であることを特徴とする
   請求項２に記載のスイッチング電源。
4. 前記ＦＥＴのゲートをオン電圧に維持する手段が、前記ＦＥＴのゲートと前記ゲート制御電圧生成手段とが切り離されている間、該ＦＥＴのゲートに、別の所定の電源によるオン電圧を印加することを特徴とする請求項２又は３に記載のスイッチング電源。

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