JP2018110150A - 配線基板の個片化方法及びパッケージ用基板 - Google Patents
配線基板の個片化方法及びパッケージ用基板 Download PDFInfo
- Publication number
- JP2018110150A JP2018110150A JP2016256418A JP2016256418A JP2018110150A JP 2018110150 A JP2018110150 A JP 2018110150A JP 2016256418 A JP2016256418 A JP 2016256418A JP 2016256418 A JP2016256418 A JP 2016256418A JP 2018110150 A JP2018110150 A JP 2018110150A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- core
- outer peripheral
- insulating layer
- peripheral pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 153
- 238000000034 method Methods 0.000 title claims abstract description 45
- 230000002093 peripheral effect Effects 0.000 claims abstract description 45
- 238000005520 cutting process Methods 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims abstract 12
- 239000012790 adhesive layer Substances 0.000 claims abstract 4
- 238000000926 separation method Methods 0.000 claims description 30
- 239000011521 glass Substances 0.000 claims description 10
- 238000010030 laminating Methods 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract 3
- 239000000463 material Substances 0.000 description 10
- 238000002955 isolation Methods 0.000 description 9
- 239000010949 copper Substances 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 230000035882 stress Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- 238000007747 plating Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 230000008646 thermal stress Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000000654 additive Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000005354 aluminosilicate glass Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229920000106 Liquid crystal polymer Polymers 0.000 description 1
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007606 doctor blade method Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000011344 liquid material Substances 0.000 description 1
- 150000004972 metal peroxides Chemical class 0.000 description 1
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000007645 offset printing Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- KCTAWXVAICEBSD-UHFFFAOYSA-N prop-2-enoyloxy prop-2-eneperoxoate Chemical compound C=CC(=O)OOOC(=O)C=C KCTAWXVAICEBSD-UHFFFAOYSA-N 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000005361 soda-lime glass Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
- H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/15—Ceramic or glass substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09009—Substrate related
- H05K2201/0909—Preformed cutting or breaking line
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
- H05K2201/09845—Stepped hole, via, edge, bump or conductor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
- H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
- H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Structure Of Printed Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Dicing (AREA)
Abstract
【課題】コア基板の切断面に割れなどが発生せずにパッケージ用基板を形成することができる配線基板の個片化方法を提供する。【解決手段】コア基板２のコア面２ａ，２ｂに、密着層３と外周パタン４とが形成され、密着層に少なくとも複数の配線層６及び絶縁層５が交互に積層され、外周パタンに絶縁層が積層されてなる配線基板１を個片化する方法である。この方法は、外周パタンに積層されている絶縁層の一部を除去し、溝底７ａで外周パタンを露出させた分離溝７を形成する工程と、溝底の前記外周パタンを溶解除去してコア基板のコア面を露出させる工程と、溝底で露出したコア基板を、溝底の溝幅より小さな切り代で切断する工程と、を備えている。【選択図】図４
Description
本発明は、配線基板を個片化する際に好適な配線基板の個片化方法と、この個片化方法により形成したパッケージ用基板に関する。
パッケージ用基板は、コア基板に配線層と絶縁層を積層し、大判の配線基板を形成したものであり、配線基板を所要寸法にダイシングして個片化することで得られる。
近年のパッケージ用基板のコア基板には、電気的特性には優れるものの切断面が脆弱な材料により形成されたものがある。また、配線基板を作成する際に、コア基板上に、コア基板とは線膨張係数の異なる絶縁層及び配線層を複数積層するため、温度変化があると線膨張係数の差により絶縁層、配線層、コア基板で膨張差が大きくなり、コア基板外周部に応力を発生させることが知られている。コア基板が脆性材料の場合には、コア基板の割れが生じる。コア基板をガラス基板とする積層体の場合、数十μmより厚いガラス基板では、その端面から割れる問題がある。
近年のパッケージ用基板のコア基板には、電気的特性には優れるものの切断面が脆弱な材料により形成されたものがある。また、配線基板を作成する際に、コア基板上に、コア基板とは線膨張係数の異なる絶縁層及び配線層を複数積層するため、温度変化があると線膨張係数の差により絶縁層、配線層、コア基板で膨張差が大きくなり、コア基板外周部に応力を発生させることが知られている。コア基板が脆性材料の場合には、コア基板の割れが生じる。コア基板をガラス基板とする積層体の場合、数十μmより厚いガラス基板では、その端面から割れる問題がある。
コア基板のクラックは、ダイシング直後またはその後の工程で、クラック部分からコア基板内部に蓄積された内部応力が開放され、コア基板が裂ける方向に割れが生じる可能性がある。
このような割れを発生させない個片化法としては、例えばコア基板のパッケージ用基板の外周部にあたる部分に金属層を形成し、個片化後に露出した金属層をエッチング処理により取り除き、コア基板と絶縁層で確定される溝部を作製する。この溝部はコア基板の外周付近に応力が加わることを抑制することができる。これによりコア基板に破壊が生じることを、簡易な構成によって効果的に抑制することができる。（例えば、特許文献１参照）。
このような割れを発生させない個片化法としては、例えばコア基板のパッケージ用基板の外周部にあたる部分に金属層を形成し、個片化後に露出した金属層をエッチング処理により取り除き、コア基板と絶縁層で確定される溝部を作製する。この溝部はコア基板の外周付近に応力が加わることを抑制することができる。これによりコア基板に破壊が生じることを、簡易な構成によって効果的に抑制することができる。（例えば、特許文献１参照）。
しかしながら、特許文献１の方法は、コア基板上の金属層をダイシングブレードで切断するため、ダイシングブレードの目詰まりによる切削力の低下から、コア基板の端面（切断面）に多くのクラックを発生させてしまうおそれがある。また、ダイシングにより個片化した直後にコア基板の端面に割れが発生する懸念もある。
そこで本願発明は、コア基板の切断面に割れなどが発生せずにパッケージ用基板を形成することができる配線基板の個片化方法と、高温度或いは低温度の環境下で使用しても信頼性を高めることができるパッケージ用基板を提供することを目的としている。
そこで本願発明は、コア基板の切断面に割れなどが発生せずにパッケージ用基板を形成することができる配線基板の個片化方法と、高温度或いは低温度の環境下で使用しても信頼性を高めることができるパッケージ用基板を提供することを目的としている。
上記目的を達成するために、本発明の一態様に係る配線基板の個片化方法は、コア基板の少なくとも一方のコア面に、密着層と外周パタンとが形成され、密着層に少なくとも１層の配線層及び絶縁層が交互に積層され、外周パタンに絶縁層が積層されてなる配線基板を個片化する方法である。この方法は、外周パタンに積層されている絶縁層の一部を除去し、溝底で外周パタンを露出させた分離溝を形成する工程と、溝底の外周パタンを溶解除去してコア基板を露出させる工程と、溝底で露出したコア基板を、溝底の溝幅より小さな切り代で切断する工程と、を備えている。
また、この配線基板の個片化方法により形成されたパッケージ用基板は、パッケージ用基板の幅方向の外側面が、前記絶縁層からなる絶縁側面と、前記絶縁側面から幅方向外方に突出し、切断された面を端面としているコア段差部と、を備えている。
また、この配線基板の個片化方法により形成されたパッケージ用基板は、パッケージ用基板の幅方向の外側面が、前記絶縁層からなる絶縁側面と、前記絶縁側面から幅方向外方に突出し、切断された面を端面としているコア段差部と、を備えている。
本発明に係る配線基板の個片化方法によれば、コア基板の切断面に割れなどが発生せずにパッケージ用基板を形成することができる。
また、本発明に係るパッケージ用基板によれば、高温度或いは低温度の環境下で使用しても信頼性を高めて使用することができる。
また、本発明に係るパッケージ用基板によれば、高温度或いは低温度の環境下で使用しても信頼性を高めて使用することができる。
次に、図面を参照して、本発明の第１実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す第１実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
以下に示す第１実施形態において、「パッケージ用基板」とは、個片化された積層体をいう。また、「パッケージ用基板の外側面」とは、板厚方向に対して直交する幅方向の外側の面をいう。さらに、「配線基板」とは、ダイシングにより個片化される前のパッケージ用基板が連結された状態のものをいう。
また、以下に示す第１実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
以下に示す第１実施形態において、「パッケージ用基板」とは、個片化された積層体をいう。また、「パッケージ用基板の外側面」とは、板厚方向に対して直交する幅方向の外側の面をいう。さらに、「配線基板」とは、ダイシングにより個片化される前のパッケージ用基板が連結された状態のものをいう。
［配線基板の構成］
図１に示すように、第１実施形態の配線基板１は、コア基板２と、コア基板２の厚さ方向の両面に積層された密着層３と、密着層３とは異なる位置でコア基板２の厚さ方向の両面に積層された外周パタン４と、外周パタン４の表面を被覆している絶縁層５と、密着層３上に絶縁層５を介して複数積層された配線層６と、を備えている。
コア基板２は、配線基板１及び配線基板１を個片化した後の後述するパッケージ用基板１０の電気特性を向上させる材料であればよい。具体的なコア基板２の材料として、ガラス基板、シリコン基板、セラミック基板、プラスチック板、プラスチックテープ等の脆性材料を用いることができる。
図１に示すように、第１実施形態の配線基板１は、コア基板２と、コア基板２の厚さ方向の両面に積層された密着層３と、密着層３とは異なる位置でコア基板２の厚さ方向の両面に積層された外周パタン４と、外周パタン４の表面を被覆している絶縁層５と、密着層３上に絶縁層５を介して複数積層された配線層６と、を備えている。
コア基板２は、配線基板１及び配線基板１を個片化した後の後述するパッケージ用基板１０の電気特性を向上させる材料であればよい。具体的なコア基板２の材料として、ガラス基板、シリコン基板、セラミック基板、プラスチック板、プラスチックテープ等の脆性材料を用いることができる。
コア基板２の材料として好ましいのは、ガラス基板である。例えば、ソーダライムガラスやアルミノ珪酸塩ガラスが挙げられる。コア基板２に用いるガラス基板は、表面を当分野で一般的に行われている方法により処理されたものであってもよい。例えば、表面に粗化処理を行ったものであってもよく、フッ酸で処理したものであってもよく、また、ガラス基板表面にシリコン処理を施したものであってもよい。さらに、コア基板２に用いるガラス基板は表面に下地層（図示せず）を形成してもよい。コア基板２の厚さｄ１は、特に限定されないが、好ましくは５０μm〜８００μmである。
配線層６は、クロム、銅、銀、すず、金、タングステン、及びこれらの金属の合金や導電性樹脂などを用いて形成され、めっき法による厚付け後サブトラクティブ法、セミアディティブ法により配線を形成する方法や、インクジェット法、スクリーン印刷、グラビアオフセット印刷を用いることができる。好ましくはセミアディティブ法である。そして、配線層６の厚さは、例えば、１μmから１００μm迄の間で形成すればよい。
密着層３及び外周パタン４は、Ｔｉ,Ｃｒ,Ｎｉ、銅及びこれらの金属の合金やZnO2などの金属過酸化膜を用い、真空成膜、無電解めっき、ゾルゲル溶液の塗工などの方法を用いて形成され、厚さ寸法は、１０μmから１０μm程度である。
密着層３は、配線層６及びコア基板２の間の密着性を付与する効果があり、外周パタン４は、コア基板２と絶縁層５との間の密着性を付与する効果がある。
密着層３及び外周パタン４は、Ｔｉ,Ｃｒ,Ｎｉ、銅及びこれらの金属の合金やZnO2などの金属過酸化膜を用い、真空成膜、無電解めっき、ゾルゲル溶液の塗工などの方法を用いて形成され、厚さ寸法は、１０μmから１０μm程度である。
密着層３は、配線層６及びコア基板２の間の密着性を付与する効果があり、外周パタン４は、コア基板２と絶縁層５との間の密着性を付与する効果がある。
絶縁層５は、エポキシ樹脂系材料、エポキシアクリレート系樹脂、ポリイミド系樹脂、液晶ポリマー樹脂などを用いて形成することができる。これらの絶縁性材料は、充填剤を含んでもよい。絶縁層５を形成する絶縁性材料には、線膨張係数が７〜１３０ｐｐｍ／Ｋのエポキシ配合樹脂が一般的に入手し易く好ましい。また、絶縁性材料は、液状材料であっても、フィルム状材料であってもよい。絶縁性材料が液状の場合、絶縁層５は、スピンコート法、ダイコータ法、カーテンコータ法、ロールコータ法、ドクターブレード法、スクリーン印刷などの当分野で一般的に行われている方法により形成することができる。絶縁性材料がフィルム状の場合、例えば真空ラミネート法やロールラミネート法により絶縁層５を形成することができる。上記のように形成された絶縁層５は、加熱または光照射により硬化させてもよい。絶縁層２０の厚さｄ２，ｄ３は、１μm〜２００μmの間で形成すればよい。
［配線基板の個片化方法］
次に、配線基板１の個片化してパッケージ用基板を形成する方法について図２から図６を参照して説明する。
先ず、図２に示すように、配線基板１の外周パタン４が積層されている板厚方向に向けて絶縁層５を除去していくことで分離溝７を形成する。
分離溝７は、その溝底７ａで外周パタン４の一部が露出するような深さで形成されている。また、溝底７ａから露出していない外周パタン４の縁部４ａは、溝底７ａの周囲の絶縁層５及びコア基板２の表面２ａ，裏面２ｂの間に密着した状態で介在している。
次に、配線基板１の個片化してパッケージ用基板を形成する方法について図２から図６を参照して説明する。
先ず、図２に示すように、配線基板１の外周パタン４が積層されている板厚方向に向けて絶縁層５を除去していくことで分離溝７を形成する。
分離溝７は、その溝底７ａで外周パタン４の一部が露出するような深さで形成されている。また、溝底７ａから露出していない外周パタン４の縁部４ａは、溝底７ａの周囲の絶縁層５及びコア基板２の表面２ａ，裏面２ｂの間に密着した状態で介在している。
この分離溝７は、図６にも示すように、絶縁層５側の開口部の溝幅Ｗ１を溝底７ａの溝幅Ｗ２に対して大きい寸法とした断面がテーパー形状の溝である（Ｗ１＞Ｗ２）。
分離溝７は、ＵＶレーザ加工や、ＣＯ２レーザやグリーンレーザを使用して形成されている。このように、分離溝７をレーザ照射で形成する際には、溝底７ａに外周パタン４が存在することで、コア基板２の表面２ａ，裏面２ｂの損傷を防止することができる。
ここで、コア基板２の表面２ａ側に形成した分離溝７と、裏面２ｂ側に形成した分離溝７は、溝幅Ｗ１、Ｗ２を同じ寸法に設定しなくてもよい。
分離溝７は、ＵＶレーザ加工や、ＣＯ２レーザやグリーンレーザを使用して形成されている。このように、分離溝７をレーザ照射で形成する際には、溝底７ａに外周パタン４が存在することで、コア基板２の表面２ａ，裏面２ｂの損傷を防止することができる。
ここで、コア基板２の表面２ａ側に形成した分離溝７と、裏面２ｂ側に形成した分離溝７は、溝幅Ｗ１、Ｗ２を同じ寸法に設定しなくてもよい。
次いで、図３に示すように、分離溝７の溝底７ａで露出している外周パタン４をエッチングで溶解除去することで、溝底７ａの全域にコア基板２の表面２ａ，裏面２ｂの一部を露出させる。
また、図４に示すように、コア基板２の板厚方向の最も外側に位置している配線層６上にソルダーレジスト層８を形成する。
次いで、図４に示すように、分離溝７の溝底７ａの幅方向中央位置において、ダイシングブレード９によって配線基板１を切断（ダイシング）して個片化する。
また、図４に示すように、コア基板２の板厚方向の最も外側に位置している配線層６上にソルダーレジスト層８を形成する。
次いで、図４に示すように、分離溝７の溝底７ａの幅方向中央位置において、ダイシングブレード９によって配線基板１を切断（ダイシング）して個片化する。
図６に示すように、ダイシングブレード９による切り代Ｗ３は、分離溝７の絶縁層５側の開口部の溝幅Ｗ１より小さい寸法である。
以上のように配線基板１を分離溝７でダイシングして個片化することにより、図５及び図６に示す複数のパッケージ用基板１０が形成される。
ここで、コア基板２の表面２ａ，裏面２ｂが、本発明のコア面に対応し、絶縁層５の外側面５ａが、本発明の絶縁側面に対応している。
図６に示すように、形成されたパッケージ用基板１０の外側面には、絶縁層５の外側面５ａに対して幅方向外方に突出するコア基板２のコア段差部１１が形成される。
以上のように配線基板１を分離溝７でダイシングして個片化することにより、図５及び図６に示す複数のパッケージ用基板１０が形成される。
ここで、コア基板２の表面２ａ，裏面２ｂが、本発明のコア面に対応し、絶縁層５の外側面５ａが、本発明の絶縁側面に対応している。
図６に示すように、形成されたパッケージ用基板１０の外側面には、絶縁層５の外側面５ａに対して幅方向外方に突出するコア基板２のコア段差部１１が形成される。
このコア段差部１１は、絶縁層５の外側面５ａの最もコア基板２に近い縁部からダイシングされた切断面（以下、端面と称する）１１ａまで所定の寸法Ｗ４（以下、突出寸法Ｗ４）で突出している。
ここで、ダイシングブレード９でダイシングされたパッケージ用基板１０のコア段差部１１の端面１１ａには微小なクラックが発生しやすい。
この端面１１ａと、絶縁層５及び配線層６とが近接していると、高温度や低温度の環境下で使用した場合に、絶縁層５及び配線層６の熱応力がコア基板２の端面１１ａに引張り応力を作用することでクラックが拡大しやすくなる。
ここで、ダイシングブレード９でダイシングされたパッケージ用基板１０のコア段差部１１の端面１１ａには微小なクラックが発生しやすい。
この端面１１ａと、絶縁層５及び配線層６とが近接していると、高温度や低温度の環境下で使用した場合に、絶縁層５及び配線層６の熱応力がコア基板２の端面１１ａに引張り応力を作用することでクラックが拡大しやすくなる。
ところが、第１実施形態のパッケージ用基板１０は、絶縁層５の外側面５ａに対して幅方向外方に突出するコア基板２のコア段差部１１を形成したことで、絶縁層５及び配線層６に対してコア段差部１１の端面１１ａが十分に離間しており、高温度や低温度の環境下で使用しても、絶縁層５及び配線層６の熱応力がコア基板２の端面１１ａに対して引張り応力が作用しにくくなり、端面１１ａに割れなどが発生しにくい。
また、図６に示すように、コア段差部１１近くのコア基板の表面２ａ及び絶縁層５の間と、裏面２ｂ及び絶縁層５の間には、外周パタン４の縁部４ａが密着した状態で介在されている。
このように、コア段差部１１近くのコア基板２及び絶縁層５の間に外周パタン４の縁部４ａが介在されていることで、コア基板２及び絶縁層５の密着性が向上する。
また、図６に示すように、コア段差部１１近くのコア基板の表面２ａ及び絶縁層５の間と、裏面２ｂ及び絶縁層５の間には、外周パタン４の縁部４ａが密着した状態で介在されている。
このように、コア段差部１１近くのコア基板２及び絶縁層５の間に外周パタン４の縁部４ａが介在されていることで、コア基板２及び絶縁層５の密着性が向上する。
［配線基板の個片化方法の効果、パッケージ用基板の効果］
次に、第１実施形態の配線基板１の個片化方法の効果について説明する。
配線基板１の外周パタン４が積層されている板厚方向に向けて絶縁層５を除去して分離溝７を形成する工程を行い、その際、分離溝７の溝底７ａで外周パタン４の一部が露出し、溝底７ａから露出していない外周パタン４の縁部４ａは溝底７ａの周囲の絶縁層５及びコア基板２の表面２ａ，裏面２ｂの間に密着した状態で介在させておき、次いで、分離溝７の溝底７ａで露出している外周パタン４をエッチングで溶解除去する工程を行い、次いで、分離溝７の溝底７ａの幅方向中央位置においてダイシングブレード９によって配線基板１をダイシングして個片化する工程を行うことにより、高精度の外形寸法を有するパッケージ用基板１０を形成することができる。
次に、第１実施形態の配線基板１の個片化方法の効果について説明する。
配線基板１の外周パタン４が積層されている板厚方向に向けて絶縁層５を除去して分離溝７を形成する工程を行い、その際、分離溝７の溝底７ａで外周パタン４の一部が露出し、溝底７ａから露出していない外周パタン４の縁部４ａは溝底７ａの周囲の絶縁層５及びコア基板２の表面２ａ，裏面２ｂの間に密着した状態で介在させておき、次いで、分離溝７の溝底７ａで露出している外周パタン４をエッチングで溶解除去する工程を行い、次いで、分離溝７の溝底７ａの幅方向中央位置においてダイシングブレード９によって配線基板１をダイシングして個片化する工程を行うことにより、高精度の外形寸法を有するパッケージ用基板１０を形成することができる。
この配線基板１の個片化方法において、分離溝７をレーザ照射で形成する際には、溝底７ａには外周パタン４が存在しているので、レーザ照射によるコア基板２の表面２ａ，裏面２ｂの損傷を防止することができる。
また、第１実施形態の配線基板１を構成するガラス製のコア基板２は、例えば樹脂製のコア基板などと比較して配線層６の微細配線や高密度化が可能であり、半導体チップと熱膨張係数が近いので１次実装時における熱膨張の差による位置ずれを抑制することができる。さらに、ガラス製のコア基板２は、シリコン基板などと比較してコストの低減化も図ることができる。
また、第１実施形態の配線基板１を構成するガラス製のコア基板２は、例えば樹脂製のコア基板などと比較して配線層６の微細配線や高密度化が可能であり、半導体チップと熱膨張係数が近いので１次実装時における熱膨張の差による位置ずれを抑制することができる。さらに、ガラス製のコア基板２は、シリコン基板などと比較してコストの低減化も図ることができる。
次に、第１実施形態のパッケージ用基板１０の効果について説明する。
パッケージ用基板１０は、ダイシング時の切断面であるコア段差部１１の端面１１ａに微小なクラックが発生しやすい。
ここで、第１実施のパッケージ用基板１０は、絶縁層５の外側面５ａのコア基板２側縁部から端面１１ａまで突出寸法Ｗ４で突出するコア段差部１１を設け、絶縁層５及び配線層６に対してコア段差部１１の端面１１ａが十分に離間しており、高温度や低温度の環境下で使用しても、絶縁層５及び配線層６の熱応力がコア基板２の端面１１ａに対して引張り応力が作用しにくくなり、端面１１ａに割れなどが発生せず、高品質のパッケージ用基板１０を形成することができる。
パッケージ用基板１０は、ダイシング時の切断面であるコア段差部１１の端面１１ａに微小なクラックが発生しやすい。
ここで、第１実施のパッケージ用基板１０は、絶縁層５の外側面５ａのコア基板２側縁部から端面１１ａまで突出寸法Ｗ４で突出するコア段差部１１を設け、絶縁層５及び配線層６に対してコア段差部１１の端面１１ａが十分に離間しており、高温度や低温度の環境下で使用しても、絶縁層５及び配線層６の熱応力がコア基板２の端面１１ａに対して引張り応力が作用しにくくなり、端面１１ａに割れなどが発生せず、高品質のパッケージ用基板１０を形成することができる。
また、コア段差部１１近くのコア基板２の表面２ａ及び絶縁層５の間、裏面２ｂ及び絶縁層５の間には外周パタン４の縁部４ａが介在されているので、コア基板２及び絶縁層５の密着性が向上し、さらに高品質のパッケージ用基板１０を形成することができる。
したがって、高温度や低温度の環境下で使用しても、コア段差部１１の端面１１ａに割れなどが発生しないので、信頼性の高いパッケージ用基板１０を提供することができる。
したがって、高温度や低温度の環境下で使用しても、コア段差部１１の端面１１ａに割れなどが発生しないので、信頼性の高いパッケージ用基板１０を提供することができる。
また、配線基板１のコア基板２の板厚を３００μmとし、このコア基板２上に絶縁層５及び配線層６を積層し、コア段差部１１の突出寸法Ｗ４を５０μm以上としてダイシングを行った場合には、絶縁層５及び配線層６の熱応力がコア段差部１１の端面１１ａに影響を与えないので、高品質のパッケージ用基板１０を形成することができる。
さらに、コア段差部１１近くのコア基板２の表面２ａ及び絶縁層５の間、裏面２ｂ及び絶縁層５の間に密着した状態で介在されている外周パタン４の縁部４ａの密着寸法Ｗ５を１０μm以上とすると、絶縁層５及びコア基板２との密着力が向上し、応力発生によるコア基板２の割れの発生を低減することができる。
さらに、コア段差部１１近くのコア基板２の表面２ａ及び絶縁層５の間、裏面２ｂ及び絶縁層５の間に密着した状態で介在されている外周パタン４の縁部４ａの密着寸法Ｗ５を１０μm以上とすると、絶縁層５及びコア基板２との密着力が向上し、応力発生によるコア基板２の割れの発生を低減することができる。
次に、本発明の実施例について説明する。
先ず、配線基板１を以下の手順で形成した。
コア基板２の材料を、板厚寸法が３００μmのアルミノ珪酸塩ガラスとした。
このコア基板２の表面２ａ，裏面２ｂに、スパッタＴｉとスパッタＣｕの積層膜からなる厚み０．４μmの密着層３を形成し、密着層３をシード層として電解銅めっきにより１０μmの厚みの配線層６を形成した。
そして、シード層をエッチングする前に、分離溝７を形成するコア基板２の表面２ａ，裏面２ｂに、幅２５０μmの感光性レジストパタンを形成し、シード層をエッチングして配線層６と、幅（図６のＷ６）２５０μmの外周パタン４を形成した。
先ず、配線基板１を以下の手順で形成した。
コア基板２の材料を、板厚寸法が３００μmのアルミノ珪酸塩ガラスとした。
このコア基板２の表面２ａ，裏面２ｂに、スパッタＴｉとスパッタＣｕの積層膜からなる厚み０．４μmの密着層３を形成し、密着層３をシード層として電解銅めっきにより１０μmの厚みの配線層６を形成した。
そして、シード層をエッチングする前に、分離溝７を形成するコア基板２の表面２ａ，裏面２ｂに、幅２５０μmの感光性レジストパタンを形成し、シード層をエッチングして配線層６と、幅（図６のＷ６）２５０μmの外周パタン４を形成した。
コア基板２に配線層６を積層した後、線膨張係数が２３ｐｐｍ／Ｋのエポキシ配合樹脂である絶縁性材料を１００℃で真空ラミネートすることにより積層し、絶縁層５を形成した。さらに、配線層６と絶縁層５の形成を繰り返すことで、コア基板２の表面２ａ，裏面２ｂに、４層の配線層６と３層の絶縁層５を積層した。
ここで、銅めっきによる配線層６のパタン形成にはセミアディティブ法を使用した。また、外周パタン４を形成する際に、電解銅めっきを形成してもしなくてもよい。電解銅めっきを形成した場合は、分離溝７の形成後にエッチングを行う場合には、銅めっきの厚さも実施する。
ここで、銅めっきによる配線層６のパタン形成にはセミアディティブ法を使用した。また、外周パタン４を形成する際に、電解銅めっきを形成してもしなくてもよい。電解銅めっきを形成した場合は、分離溝７の形成後にエッチングを行う場合には、銅めっきの厚さも実施する。
次に、上記のように形成した配線基板１を以下のように個片化してパッケージ用基板１０を形成した。
先ず、配線基板１の外周パタン４が積層されている板厚方向に向けて、絶縁層５側の開口部の溝幅Ｗ１を３９０μmとして、溝幅Ｗ２を２５０μmとした溝底７ａに外周パタン４の一部が露出するように分離溝７を形成した。
次いで、配線基板１の表面に、分離溝７を避けるようにソルダーレジスト層８を形成する。
次いで、配線基板１の分離溝７の溝幅中央位置で、切り代Ｗ３を１５０μmとしたダイシングブレード９によってダイシングを行い、複数のパッケージ用基板１０を形成した。
先ず、配線基板１の外周パタン４が積層されている板厚方向に向けて、絶縁層５側の開口部の溝幅Ｗ１を３９０μmとして、溝幅Ｗ２を２５０μmとした溝底７ａに外周パタン４の一部が露出するように分離溝７を形成した。
次いで、配線基板１の表面に、分離溝７を避けるようにソルダーレジスト層８を形成する。
次いで、配線基板１の分離溝７の溝幅中央位置で、切り代Ｗ３を１５０μmとしたダイシングブレード９によってダイシングを行い、複数のパッケージ用基板１０を形成した。
形成されたパッケージ用基板１０は、平面視が１０ｍｍ×１０ｍｍの直方体であり、絶縁層５の外側面５ａに対して幅方向外方に突出するコア基板２のコア段差部１１の突出寸法Ｗ４が５０μmに設定され、コア基板２及び絶縁層５の間に介在している外周パタン４の縁部４ａの密着寸法Ｗ５が１０μmに設定されている。
上記構造のパッケージ用基板１０に対して、１２５℃から−５５℃の温度変化を与える試験ＭＩＬ−ＳＴＤ−８８３Ｈを１０００サイクル行った。その結果、コア基板２に割れなどが発生せず、信頼性の高いパッケージ用基板１０を提供することができた。
上記構造のパッケージ用基板１０に対して、１２５℃から−５５℃の温度変化を与える試験ＭＩＬ−ＳＴＤ−８８３Ｈを１０００サイクル行った。その結果、コア基板２に割れなどが発生せず、信頼性の高いパッケージ用基板１０を提供することができた。
１ 配線基板
２ コア基板
３ 密着層
４ 外周パタン
４ａ 外周パタンの縁部
５ 絶縁層
５ａ 絶縁層の外側面
６ 配線層
７ 分離溝
７ａ 溝底
８ ソルダーレジスト層
９ ダイシングブレード
１０ パッケージ用基板
１１ コア段差部
１１ａ コア段差部の端面
Ｗ１ 絶縁層５側の開口部の溝幅
Ｗ２ 分離溝の溝底の溝幅
Ｗ３ 切り代
Ｗ４ コア段差部の突出寸法
Ｗ５ 密着寸法
Ｗ６ 外周パタンの幅寸法
２ コア基板
３ 密着層
４ 外周パタン
４ａ 外周パタンの縁部
５ 絶縁層
５ａ 絶縁層の外側面
６ 配線層
７ 分離溝
７ａ 溝底
８ ソルダーレジスト層
９ ダイシングブレード
１０ パッケージ用基板
１１ コア段差部
１１ａ コア段差部の端面
Ｗ１ 絶縁層５側の開口部の溝幅
Ｗ２ 分離溝の溝底の溝幅
Ｗ３ 切り代
Ｗ４ コア段差部の突出寸法
Ｗ５ 密着寸法
Ｗ６ 外周パタンの幅寸法
Claims (6)
- コア基板の少なくとも一方のコア面に、密着層と外周パタンとが形成され、前記密着層に少なくとも１層の配線層及び絶縁層が交互に積層され、前記外周パタンに前記絶縁層が積層されてなる配線基板を個片化する方法であって、
前記外周パタンに積層されている前記絶縁層の一部を除去し、溝底で前記外周パタンを露出させた分離溝を形成する工程と、
前記溝底の前記外周パタンを溶解除去して前記コア基板の前記コア面を露出させる工程と、
前記溝底で露出した前記コア基板を、前記溝底の溝幅より小さな切り代で切断する工程と、を備えていることを特徴とする配線基板の個片化方法。 - 前記コア基板は、ガラスで形成されていることを特徴とする請求項１記載の配線基板の個片化方法。
- 前記分離溝を形成する工程では、前記溝底で前記外周パタンの一部が露出し、前記溝底で露出していない前記外周パタンの縁部が、前記絶縁層及び前記コア面の間に介在していることを特徴とする請求項１又は２に記載の配線基板の個片化方法。
- 請求項１又は２に記載の配線基板の個片化方法で製造されたパッケージ用基板であって、
前記パッケージ用基板の幅方向の外側面は、
前記絶縁層からなる絶縁側面と、
前記絶縁側面から幅方向外方に突出し、前記コア基板の切断された面を端面としているコア段差部と、を備えていることを特徴とするパッケージ用基板。 - 前記絶縁側面から前記コア段差部の前記端面までの突出寸法は、５０μm以上に設定されていることを特徴とする請求項４記載のパッケージ用基板。
- 請求項３に記載の配線基板の個片化方法で製造されたパッケージ用基板であって、
前記パッケージ用基板の幅方向の外側面は、
前記絶縁層からなる絶縁側面と、
前記絶縁側面から幅方向外方に突出し、前記コア基板の切断された面を端面としているコア段差部と、を備えているとともに、
前記絶縁層及び前記コア面の間に介在されている前記外周パタンの縁部が、前記絶縁側面から１０μm以上の寸法で介在されていることを特徴とするパッケージ用基板。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016256418A JP6724775B2 (ja) | 2016-12-28 | 2016-12-28 | 配線基板の個片化方法及びパッケージ用基板 |
| PCT/JP2017/046357 WO2018123932A1 (ja) | 2016-12-28 | 2017-12-25 | 配線基板の個片化方法及びパッケージ用基板 |
| EP17885790.0A EP3565391B1 (en) | 2016-12-28 | 2017-12-25 | Method of dicing a wiring substrate and packaging substrate |
| CN201780080486.6A CN110121923B (zh) | 2016-12-28 | 2017-12-25 | 配线基板的单片化方法以及封装用基板 |
| US16/445,606 US10679865B2 (en) | 2016-12-28 | 2019-06-19 | Method of dicing wiring substrate, and packaging substrate |
| US16/865,905 US11081368B2 (en) | 2016-12-28 | 2020-05-04 | Method of dicing wiring substrate, and packaging substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016256418A JP6724775B2 (ja) | 2016-12-28 | 2016-12-28 | 配線基板の個片化方法及びパッケージ用基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2018110150A true JP2018110150A (ja) | 2018-07-12 |
| JP6724775B2 JP6724775B2 (ja) | 2020-07-15 |
Family
ID=62707438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016256418A Active JP6724775B2 (ja) | 2016-12-28 | 2016-12-28 | 配線基板の個片化方法及びパッケージ用基板 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US10679865B2 (ja) |
| EP (1) | EP3565391B1 (ja) |
| JP (1) | JP6724775B2 (ja) |
| CN (1) | CN110121923B (ja) |
| WO (1) | WO2018123932A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20200163221A1 (en) * | 2017-04-10 | 2020-05-21 | Hitachi Chemical Company, Ltd. | Circuit board production method, circuit sheet and circuit board |
| CN113329676B (zh) * | 2019-03-18 | 2024-05-24 | 奥林巴斯株式会社 | 保持框、内窥镜前端构造以及内窥镜 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268992A (ja) * | 1988-09-02 | 1990-03-08 | Nec Corp | 多層配線基板 |
| JPH10135157A (ja) * | 1996-10-25 | 1998-05-22 | Murata Mfg Co Ltd | 多層配線基板およびその製造方法 |
| JP2006286967A (ja) * | 2005-03-31 | 2006-10-19 | Fujitsu Ltd | 多層配線基板及びその製造方法 |
| JP2009218484A (ja) * | 2008-03-12 | 2009-09-24 | Tdk Corp | 電子モジュール、および電子モジュールの製造方法 |
| JP2009239105A (ja) * | 2008-03-27 | 2009-10-15 | Toppan Printing Co Ltd | 多層回路基板の製造方法 |
| JP2015201629A (ja) * | 2014-03-31 | 2015-11-12 | 東レ株式会社 | 回路用積層体 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU615582B2 (en) | 1988-11-10 | 1991-10-03 | Kyodo Printing Co., Ltd. | Optical card |
| US20080090095A1 (en) * | 2004-09-01 | 2008-04-17 | Sumitomo Metal Mining Co., Ltd. | Adhesiveless Copper Clad Laminates And Method For Manufacturing Thereof |
| JP2006114574A (ja) * | 2004-10-13 | 2006-04-27 | Nitto Denko Corp | 配線回路基板の製造方法 |
| US8642448B2 (en) * | 2010-06-22 | 2014-02-04 | Applied Materials, Inc. | Wafer dicing using femtosecond-based laser and plasma etch |
| EP2627159A4 (en) * | 2010-10-08 | 2018-01-17 | Ngk Spark Plug Co., Ltd. | Multi-cavity wiring board and method for manufacturing same |
| WO2013018783A1 (ja) * | 2011-08-01 | 2013-02-07 | 株式会社Ｓｔｅｑ | 半導体装置及びその製造方法 |
| KR102389429B1 (ko) * | 2014-03-07 | 2022-04-21 | 에이지씨 가부시키가이샤 | 이형 필름, 그 제조 방법, 및 반도체 패키지의 제조 방법 |
| JP2015231005A (ja) | 2014-06-06 | 2015-12-21 | 日本特殊陶業株式会社 | 配線基板およびその製造方法 |
| US9349648B2 (en) * | 2014-07-22 | 2016-05-24 | Applied Materials, Inc. | Hybrid wafer dicing approach using a rectangular shaped two-dimensional top hat laser beam profile or a linear shaped one-dimensional top hat laser beam profile laser scribing process and plasma etch process |
| KR101629435B1 (ko) * | 2014-11-10 | 2016-06-10 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
| US9721839B2 (en) * | 2015-06-12 | 2017-08-01 | Applied Materials, Inc. | Etch-resistant water soluble mask for hybrid wafer dicing using laser scribing and plasma etch |
| WO2017111956A1 (en) * | 2015-12-22 | 2017-06-29 | Intel Corporation | Semiconductor package with electromagnetic interference shielding |
| US10090255B2 (en) * | 2016-01-29 | 2018-10-02 | Globalfoundries Inc. | Dicing channels for glass interposers |
| US9837375B2 (en) * | 2016-02-26 | 2017-12-05 | Semtech Corporation | Semiconductor device and method of forming insulating layers around semiconductor die |
| US10325861B2 (en) * | 2016-09-30 | 2019-06-18 | Intel IP Corporation | Methods and structures for dicing integrated circuits from a wafer |
-
2016
- 2016-12-28 JP JP2016256418A patent/JP6724775B2/ja active Active
-
2017
- 2017-12-25 WO PCT/JP2017/046357 patent/WO2018123932A1/ja unknown
- 2017-12-25 CN CN201780080486.6A patent/CN110121923B/zh active Active
- 2017-12-25 EP EP17885790.0A patent/EP3565391B1/en active Active
-
2019
- 2019-06-19 US US16/445,606 patent/US10679865B2/en active Active
-
2020
- 2020-05-04 US US16/865,905 patent/US11081368B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268992A (ja) * | 1988-09-02 | 1990-03-08 | Nec Corp | 多層配線基板 |
| JPH10135157A (ja) * | 1996-10-25 | 1998-05-22 | Murata Mfg Co Ltd | 多層配線基板およびその製造方法 |
| JP2006286967A (ja) * | 2005-03-31 | 2006-10-19 | Fujitsu Ltd | 多層配線基板及びその製造方法 |
| JP2009218484A (ja) * | 2008-03-12 | 2009-09-24 | Tdk Corp | 電子モジュール、および電子モジュールの製造方法 |
| JP2009239105A (ja) * | 2008-03-27 | 2009-10-15 | Toppan Printing Co Ltd | 多層回路基板の製造方法 |
| JP2015201629A (ja) * | 2014-03-31 | 2015-11-12 | 東レ株式会社 | 回路用積層体 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP3565391A1 (en) | 2019-11-06 |
| US20200266077A1 (en) | 2020-08-20 |
| EP3565391B1 (en) | 2021-06-16 |
| WO2018123932A1 (ja) | 2018-07-05 |
| US10679865B2 (en) | 2020-06-09 |
| CN110121923A (zh) | 2019-08-13 |
| US20190304804A1 (en) | 2019-10-03 |
| US11081368B2 (en) | 2021-08-03 |
| JP6724775B2 (ja) | 2020-07-15 |
| CN110121923B (zh) | 2022-07-05 |
| EP3565391A4 (en) | 2020-01-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6158684B2 (ja) | プリント回路基板の製造方法 | |
| JP2017123497A (ja) | 印刷回路基板及びその製造方法 | |
| TWI738706B (zh) | 封裝用基板及其製造方法 | |
| KR20120035007A (ko) | 인쇄회로기판의 제조방법 | |
| JP5607788B2 (ja) | キャリア部材の製造方法及びこれを用いたプリント回路基板の製造方法 | |
| JP2022078155A (ja) | パッケージ用基板 | |
| WO2018123932A1 (ja) | 配線基板の個片化方法及びパッケージ用基板 | |
| JP6805511B2 (ja) | 配線基板、およびその製造方法 | |
| KR20090065642A (ko) | 코어리스 기판 가공을 위한 캐리어 및 코어리스 기판 가공방법 | |
| JP5302927B2 (ja) | 多層配線基板の製造方法 | |
| JP6195514B2 (ja) | 配線基板およびその製造方法 | |
| JP2017220647A (ja) | パッケージ用基板 | |
| JP6904044B2 (ja) | 半導体パッケージ用基板およびその製造方法 | |
| JP2017147395A (ja) | パッケージ用基板、およびその製造方法 | |
| JP2023074755A (ja) | 多層配線基板および多層配線基板の製造方法 | |
| JP2019009151A (ja) | パッケージ用基板、およびその製造方法 | |
| JP2015159223A (ja) | ポスト電極、ポスト電極の製造方法および回路基板 | |
| TWI507109B (zh) | A supporting substrate for manufacturing a multilayer wiring board, and a method for manufacturing the multilayer wiring board | |
| KR20140008184A (ko) | 인쇄회로기판의 제조방법 | |
| KR20200015675A (ko) | 인쇄회로기판 | |
| JP2014123734A (ja) | メタルコア基板及びその製造方法 | |
| TW201343018A (zh) | 無核心封裝結構之製法及無核心封裝基板之製法 | |
| JP2019004076A (ja) | 配線基板、及び配線基板の製造方法 | |
| JP2017073425A (ja) | 配線基板及びその製造方法 | |
| JP2015106706A (ja) | プリント回路基板およびプリント回路基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20191122 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200526 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200608 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6724775 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |