JP2018094816A - 画像形成装置およびその制御方法 - Google Patents

Abstract

【課題】複数のモータ制御部をシリアル通信信号線で接続し、パケット通信を行う構成の画像形成装置の紙搬送システムにおいて、送信側でモータの変速を意図したタイミングで、既に通信ＦＩＦＯバッファに他の情報が溜まっている場合やパケット長が長いパケットを送信中の場合、タイミングトリガとなるパケットの送信タイミングが遅れ、モータ駆動タイミングズレが発生することで用紙にダメージが発生することを防止する。【解決手段】送信側から受信側に対して、変速を指示するパケットの送信前に発生した遅延時間を通信パケットに付加して送信し、受信側でこの情報を元にモータの変速タイミングを補正する事で、送信側と受信側とのモータ変速タイミングを精度よく同期させる。【選択図】図７

Description

本発明は、それぞれ独立して駆動可能な複数のアクチュエータを有する画像形成装置およびその制御方法に関する。

画像形成装置では、給紙部、レジ部、排紙部、ドラム部などの各所に配置されたステッピングモータなどのアクチュエータを迅速に制御するため、制御信号を出力する半導体デバイスを当該アクチュエータ付近に分散配置することが行われている。特に、高い画像位置精度が求められる画像形成装置では、応答性を高めるため、半導体デバイスに、アクチュエータ制御や通信に用いる回路を複合実装したＳｏＣ（System-on-a-Chip）を用いる場合もある。

複数の半導体デバイスを分散配置する場合、各所のアクチュエータを駆動させるための全体の制御タイミングの指示を出す主デバイス（ＳｏＣなど）と、指示を受ける他の副デバイス（ＳｏＣなど）との接続は、より少ない信号線で伝達することが望ましい。この点に対応する従来技術として、特許文献１に開示されたモータ制御装置では、２線式や３線式のシリアル通信方式を用いることで、信号線の増加を防いでいる。

ところで、特許文献１に開示されたようなシリアル通信を行う場合において、半導体デバイス間で最大の応答性を求めるのであれば、できるだけ速いシリアル通信速度とするのが望ましい。しかし、高い周波数の信号を半導体デバイス間で送受信すると、信号線からの放射ノイズが周囲の電子部品に影響を与える。また、コストの高いコネクタや信号線材を必要とする。他方、通信時の周波数が低いと、その分だけ応答性が低下する。この点を改善する従来技術として、特許文献２に開示された無線通信システムでは、デバイス間の通信にパケット通信を用い、緊急通信用のパケットの長さを通常通信の場合よりも短くする。これにより、コスト増を招くことなく、デバイス間のタイミング応答性を臨機応変に変えている。

特開２０１１−１９３２４号公報 特開２０１４−１２１０４４号公報

特許文献１に開示されたモータ制御装置において、主デバイスは、副デバイスとの間でシリアル通信を行い、モータ回転方向信号および電流設定信号を送信した後に、モータを回転させるためのクロックを副デバイスのモータドライバに出力する。そのため、主デバイスで駆動制御するモータの稼働中に変速の必要があり、副デバイスに対して他のモータの変速の指示を出力しようとすると、複数のクロック分、当該他のモータへの変速タイミングの指示が遅れ、回転速度の同期がとれなくなる。主デバイスが制御する電子部品や副デバイスの数が多くなるにつれて、指示の発行後、送信時までの遅延時間がより長くなる。そのため、例えば主デバイスで駆動制御するモータと副デバイスで駆動制御するモータが、いずれも画像形成装置内を搬送する記録用紙を把持している場合、記録用紙が撓んだり、破れたりする問題がある。
また、特許文献２に開示された技術を画像形成装置に適用すると、通信速度を変更するための仕組みが必要となり、コスト増を招くという問題がある。

本発明の目的は、上記問題を解消し、通信速度を変更することなく、複数のアクチュエータの駆動態様を精度よく同期させることできる画像形成装置およびその制御方法を提供することにある。

本発明は、所定のシートへの画像形成を行う画像形成手段と、前記シートを前記画像形成手段に向けて搬送する第１ローラの駆動制御を行う第１デバイスと、前記シートを前記第１ローラに向けて搬送する第２ローラの駆動制御を行う第２デバイスとを備え、前記第１デバイスと前記第２デバイスとがパケット通信を行う画像形成装置を提供する。
前記第１デバイスは、前記第１ローラの駆動態様を変更するときに前記第２ローラの駆動態様の変更タイミングの指示を含むパケットを発行するとともに、当該パケットに送信前の遅延時間を付加して前記第２デバイスへ送信するように構成されており、前記第２デバイスは、受信した前記パケットを解釈することにより、前記変更タイミングを前記遅延時間で補正した補正タイミングで前記第２ローラの駆動態様を変更するように構成されていることを特徴とする。

本発明によれば、第１ローラの駆動態様を変更するときは、変更タイミングの指示と共に、第１デバイスで生じた遅延時間を付したパケットを第２デバイスに送信する。第２デバイスは、変更タイミングを遅延時間で補正した補正タイミングで第２ローラの駆動態様を変更する。そのため、通信速度を変更する必要がなく、第１ローラと第２ローラの駆動態様およびその変更のタイミングを同期させることができる。

本発明の実施形態例となる画像形成装置の断面構造説明図。 本実施形態の画像形成装置における制御系統の説明図。 ＦＩＦＯ構造のバッファメモリの説明図。 パケットの配置例を示す模式図。 ＦＩＦＯバッファに滞留がない場合のパケット通信のシーケンス図。 ＦＩＦＯバッファに滞留がある場合のパケット通信のシーケンス図。 モータ変速のタイミングチャート。 本実施形態の仕組みを採用しない場合のパケット通信のシーケンス図。 本実施形態の仕組みを採用しない場合のモータ変速のタイミングチャート。 主デバイスの制御コンピュータが実行する処理手順説明図。 副デバイスの制御コンピュータが実行する処理手順説明図。

以下、本発明を適用した実施の形態例を説明する。図１は、本実施形態における画像形成装置の構造例を示す断面図である。画像形成装置２０１は、シートの一例となる記録用紙（以下、「用紙」という。）に画像形成を行う。用紙２０３は給紙ローラ２０４によって用紙カセット２０２から引き出される。給紙ローラはアクチュエータの一例となる給紙モータ（Ｍ２）１４０で駆動される。引き出された用紙２０３は、縦パスローラ２０５に達した後、搬送ローラ２０６、レジストローラ２０７まで搬送される。レジストローラ２０７は、アクチュエータの一例となるレジストモータ（Ｍ１）１２０によって駆動される。レジストローラ２０７まで搬送された用紙２０３は、画像形成部２０９の画像形成タイミングと同期して二次転写ローラ２０８搬送される。画像形成部２０９は、電子写真式のイエロー（Ｙ）、マゼンダ（Ｍ）、シアン（Ｃ）、ブラック（Ｋ）の４色からなる可視トナー像を感光ドラムに形成する。この可視トナー像は中間転写ベルトに転写され、二次転写ローラ２０８へと伝達し、用紙２０３に二次転写される。二次転写ローラ２０８を通過した用紙２０３は、熱定着ローラ２１０によって可視トナー像を固着され、排紙トレイ２１１に排出される。

搬送中の用紙２０３の先端がレジストローラ２０７に達したタイミングは、レジストローラ２０７の手前にあるレジストセンサ１２３で検出される。用紙２０３は、給紙ローラ２０４とレジストローラ２０７の間にあるときは、できるだけ早く搬送することが望ましい。しかし、画像形成部２０９および二次転写ローラ２０８では、安定したトナー像を形成するために敢えて遅い速度で回転させることがある。この場合、用紙２０３の搬送速度は、その先端が二次転写ローラ２０８に達する前に、二次転写ローラ２０８と同じ速度に変速する必要がある。また、用紙２０３の先端がレジストローラ２０７に達し、用紙の後端はまだ用紙カセット２０２にある場合、二次転写ローラ２０８へと用紙を搬送するにあたって、レジストモータ（Ｍ１）１２０と給紙モータ（Ｍ２）１４０とを同時期に変速する必要がある。

そのため、本実施形態では、レジストモータ（Ｍ１）１２０を駆動するモータドライバと給紙モータ（Ｍ２）１４０を駆動するモータドライバを、それぞれ半導体デバイスの一例となるＳｏＣで構成する。また、パケット通信を用いて一方のモータを他方のモータに同期できるようにした。レジストモータ（Ｍ１）１２０を駆動するモータドライバは、結局のところレジストローラ（第１ローラ）２０７の駆動制御を行うデバイスとなる。以後の説明では、このデバイスを主デバイス（第１デバイス）と称する。また、給紙モータ（Ｍ２）１４０は給紙ローラ（第２ローラ）２０４の駆動制御を行うデバイスとなる。以後の説明では、このデバイスを副デバイス（第２デバイス）と称する。

画像形成装置２０１の各デバイスの構成および接続関係を図２に示す。主デバイス１０１は、レジストローラ２０７（レジストモータ（Ｍ１）１２０）の駆動制御のほか、画像形成装置２０１の各部の制御基板に指示を出し、全体の制御タイミングを統括的に制御する。本実施形態では、レジストローラ２０７の駆動態様を変更するときに給紙ローラ２０４の駆動態様の変更タイミングの指示を含むパケットを発行する。その際、当該パケットに送信前の遅延時間を付加する。一方、副デバイス１０２は、受信したパケットを解釈することにより、上記変更タイミングを遅延時間で補正した補正タイミングで給紙ローラ２０４（給紙モータ（Ｍ２）１４０）の駆動態様を変更する。駆動態様は、本実施形態では各ローラ（モータ）の回転速度の変更（変速）の例を挙げるが、この限りではない。なお、主デバイス１０１は、副デバイス１０２以外のデバイスに向けた一つ以上のパケットを発行可能であり、各パケットは、送信前に後述するＦＩＦＯバッファ１２３に逐次蓄積される。

レジストモータ（Ｍ１）１２０と給紙モータ（Ｍ２）１４０は、同規格のステッピングモータであり、正常稼働中は同一速度で回転するものとする。また、レジストローラ２０７と給紙ローラ２０４とが、同一速度で回転しあるいは同時期に回転を停止するものとする。
主デバイス１０１と副デバイス１０２は、シリアル通信送信信号線１０３およびシリアル通信受信信号線１０４を通じてパケット通信する。送信とは、主デバイス１０１から見て副デバイス１０２にパケットを送信することをいい、受信とは副デバイス１０２が主デバイス１０１からパケットを受信することをいう。主デバイス１０１と副デバイス１０２は、クロック回路（ＯＳＣ）３０５が出力するクロック信号を基準に駆動される。また、主デバイス１０１と副デバイス１０２は、また、非図示のリセット回路から出力されるリセット信号１０６が解除されたタイミングで同時に動作を開始する。

＜主デバイスの制御系の構成＞
主デバイス１０１は、主基板上に、メインＣＰＵ１１１、ＲＯＭ１１４およびＲＡＭ１１５で構成される制御コンピュータを実装している。この制御コンピュータは、レジストローラ２０７（ステッピングモータ）のドライバとして機能する。制御コンピュータには、バスを介して、ＵＡＲＴインターフェイス１１７、ＦＩＦＯバッファ１２３、タイマ１１８、ＰＷＭ回路１１９、Ｉ／Ｏポート１２２が接続されている。メインＣＰＵ（Central Processing Unit、以下同じ）１１１は、ＲＯＭ（Read Only Memory、以下同じ）１１４に格納された制御プログラムを読み込んで動作する。ＲＡＭ（Random Access Memory、以下同じ）１１５はメインＣＰＵ１１１が演算を行う際の作業データを保存している。タイマ１１８は、入力されたクロック数をカウントした計数値をメインＣＰＵ１１１から参照することができるレジスタを備えている。タイマ１１８は主デバイス内の時計測を行う部品であり、メインＣＰＵ１１１がタイマカウンタをＯＮしてからのクロック数を取得し、計測する。

ＵＡＲＴインターフェイス１１７は、調歩同期式の２線シリアルインターフェイスであり、シリアル通信送信信号線１０３およびシリアル通信受信信号線１０４によって副デバイス１０２と双方向のパケット通信を行う。ＵＡＲＴインターフェイス１１７は、メインＣＰＵ１１１がＦＩＦＯバッファ１２３に保存した送信情報を１９２０００ｂｐｓの速度でシリアル信号として送信する。また、接続先から送信されたシリアル信号を受信したバイト列をメインＣＰＵ１１１に渡す。これらを繰り返すことで、バイト列で構成されるパケットの送受信が可能となる。Ｉ／Ｏポート１２２は、二値信号の入出力ポートである。本実施形態では、前述のレジストセンサ１２３などが接続されており、各センサのＯＮ／ＯＦＦ状態を０／１の二値信号として取得する。

ＰＷＭ回路１１９は、周期が可変のパルス幅変調信号すなわちＰＷＭ信号を出力する。本実施形態では、レジストモータ（Ｍ１）１２０を駆動するためのモータクロックパルス信号を、所望の周波数とＯＮからＯＦＦタイミングでパルス幅変調し、これにより得られたＰＷＭ信号により、レジストモータ（Ｍ１）１２０の回転を駆動する。

＜副デバイスの制御系の構成＞
副デバイス１０２は、主基板上に、サブＣＰＵ１３１、ＲＯＭ１３４およびＲＡＭ１３５で構成される制御コンピュータを実装している。この制御コンピュータは、給紙モータ（Ｍ２）のドライバとして機能する。制御コンピュータには、バスを介して、ＵＡＲＴインターフェイス１３７、タイマ１３８、ＰＷＭ回路１３９が接続されている。副デバイス１０２は、主デバイス１０１とシリアル通信送信信号線１０３およびシリアル通信受信信号線１０４を用いて双方向のパケット通信を行う。

サブＣＰＵ１３１は、副基板に実装された回路の動作を制御するＣＰＵであり、ＲＯＭ１３４に格納されたプログラムを読み込んで動作する。ＲＡＭ１３５はサブＣＰＵ１３１が演算を行う際の作業データを保存している。ＵＡＲＴインターフェイス１３７は、調歩同期式の２線シリアルインターフェイスである。ＵＡＲＴインターフェイス１３７は、ＵＡＲＴインターフェイス１１７と同様であるため、説明を省略する。タイマ１３８は、タイマ１１８と同様に、入力されたクロック数に従ったカウント値を、メインＣＰＵ１１１から参照することができるレジスタを設けている。タイマ１３８は副デバイス内の時計測を行う部品であり、サブＣＰＵ１３１がタイマカウンタをＯＮしてからのクロック数を取得し、計測する。

ＰＷＭ回路１３９は、周期が可変のパルス幅変調信号すなわちＰＷＭ信号を出力する。本実施形態では、給紙モータ（Ｍ２）１４０を駆動するためのモータクロックパルス信号を、所望の周波数とＯＮからＯＦＦタイミングでパルス幅変調し、これにより得られたＰＷＭ信号により、給紙モータ（Ｍ２）１４０の回転を駆動する。

＜ＦＩＦＯバッファの構造＞
図３は、主デバイス１０１が有するＦＩＦＯバッファ１２３の構造例示図である。ＦＩＦＯバッファ１２３は、先入れ先出し構造のバッファメモリである。主デバイス１０１は、副デバイス１０２以外のデバイスに向けた一つ以上のパケットを発行可能である。しかし、主デバイス１０１がシリアル通信によって副デバイス１０２やその他のデバイスの制御を行う場合、パケットを送信するまでの間待ち状態となるのは、応答性の観点で好ましくない。この点を解消するのがＦＩＦＯバッファ１２３である。ＦＩＦＯバッファ１２３は、図３に例示されるように、要求１〜要求６を送信前に蓄積する。そして、各要求を入力順に出力する。ＦＩＦＯバッファ１２３を設けることにより、メインＣＰＵ１１１が要求をＦＩＦＯバッファ１２３に蓄積した後は、シリアル通信を行う通信ロジックがこれを先入れ先だしの順で出力する。そのため、メインＣＰＵ１１１が送信完了まで待たなくて良くなる。

＜パケットの構造＞
次に、主デバイス１０１から副デバイス１０２へ送信されるパケットの構造例を説明する。本実施形態では、レジストローラ２０７（レジストモータ（Ｍ１）１２０）の変速に伴い、給紙ローラ２０４（給紙モータ（Ｍ２）１４０）の変速命令を指示する。そのため、主デバイス１０１から送信するパケットはモータ変速指示パケットとなる。このモータ変速指示パケットの構造例を図４に示す。モータ変速指示パケット４３０は、先頭の１ワード目にパケット長４３１、２ワード目に変速命令４３２、３ワード目に対象モータＩＤ４３３すなわち給紙モータＭ２の識別情報、４ワード目に変速するモータ速度４３４を格納する。また、５ワード目に残り何パルスでモータを変速するかを表す残パルス数指定（変速指定パルス数）４３５、６ワード目に本パケットの送信前遅延時間４３６の情報を格納する。

＜パケットの送受信＞
図４に例示されるモータ変速指示パケットにより変速される各モータの変速タイミングについて説明する。図５は、主デバイス１０１のＦＩＦＯバッファ１２３が空の場合の例である。主デバイス１０１のメインＣＰＵ１１１（図中、「メイン」と表記）は、時刻ｔ１１でモータ変速指示パケット４３０を送信するが、主デバイス１０１で生じた遅延時間は発生していない。このモータ変速指示パケット４３０は、時刻ｔ１２で送信が完了する。その後、指定パルス数出力時間、すなわち指定パルス数分の紙送り（用紙の移動）が進んだ時刻ｔ１３に、レジストモータ（Ｍ１）１２０の変速を開始する。
副デバイス１０２（サブＣＰＵ１３１：図中、「サブ」と表記）は、モータ変速指示パケット４３０を解釈し、モータ変速指示パケット４３０を受信した時刻ｔ１２の経過後、同じ指定パルス数分の紙送りが進んだ時刻ｔ１４に給紙モータ（Ｍ４）１４０の変速を開始する。レジストモータ（Ｍ１）１２０が変速を開始した時刻ｔ１３と給紙モータ（Ｍ２）１４０が変速を開始した時刻ｔ１４との間には、１パケットの送信時間分の誤差が生じるが、送信時間はごく短いものであり、実用上は問題にならない。

一方、ＦＩＦＯバッファ１２３に既に他の要求（他パケット）が複数蓄積されているときの各モータの変速タイミング例を図６に示す。主デバイス１０１（メインＣＰＵ１１１：図中「メイン」と表記）は、時刻ｔ２１では既に他パケットを送信中である。そこで、主デバイス１０１は、通信中の他パケットとさらにＦＩＦＯバッファ１２３に先に蓄積された他パケットの送信に要する時間、すなわちパケット送信前の遅延時間を演算し、これをモータ変速指示パケット４３０の送信前遅延時間フィールド４３６に格納する。具体的には、モータ変速指示パケット４３０の発行時のタイマ計測値と送信時のタイマ計測値との差分を遅延時間としてそのモータ変速指示パケット４３０に付加する。主デバイス１０１は、先に蓄積された全ての他パケットが送信完了した時刻ｔ２２になると、モータ変速指示パケット４３０の送信を開始し、時刻ｔ２３で送信が完了する。これと並行して、主デバイス１０１は、指定パルス数出力時間すなわち紙送りが進んだ時刻ｔ２４に、レジストモータ（Ｍ１）１２０の変速を開始する。

モータ変速指示パケット４３０を受信した副デバイス１０２は、受信を完了すると、モータ変速指示パケット４３０を解釈する。そして、主デバイス１０１側の変更タイミングに対応するタイマ計測値から上記差分を減算したタイミング（補正タイミング）で給紙ローラ（Ｍ２）１４０の駆動態様を変更する。具体的には、ＰＷＭ回路１３９からモータ変速指示パケット４３０を受信した時点のＰＷＭ周波数を取得する。また、上記遅延時間とＰＷＭ周波数とに基づいてパルス数を換算する。そして、換算したパルス数を残パルス数指定４３５（変速指定パルス数）から減算したパルス数に基づいて補正タイミングすなわち給紙モータ（Ｍ２）１４０の変速タイミングを決定する。補正タイミングになると、副デバイス１０２は、給紙モータ（Ｍ２）１４０の変速を開始する。レジストモータ（Ｍ１）１２０が変速を開始した時刻ｔ２４と給紙モータ（Ｍ２）１４０が変速を開始した時刻ｔ２５との間には、１パケットの送信時間分の誤差が生じるが、送信時間はごく短いものであり、実用上は問題にならない。

レジストモータ（Ｍ１）１２０と給紙モータ（Ｍ２）１４０の変速タイミングと速度の差について、図７および図１を参照して説明する。図７の上段はレジストモータ（Ｍ１）１２０の変速タイミングを示した波形であり、下段は給紙モータ（Ｍ２）１４０の変速タイミングを示した波形である。横軸は時刻ｔ、縦軸は回転速度である。図１において、用紙搬送パス上を進行する用紙２０３がレジストセンサ１２３に達したタイミングｔ２１で、レジストモータ（Ｍ１）１２０と給紙モータ（Ｍ２）１４０とが４５０ｐｐｓ（Pulses Per Second）となる駆動クロックで回転している。ここから、主デバイス１０１が指定パルス数出力時間経過後のタイミングｔ２４に１５０ｐｐｓに変速を開始する。一方、主デバイス１０１が他パケットを送信し終わる時刻がｔ２２であり、それからモータ変速指示パケット４３０を送信したのを副デバイス１０２が受信した時刻がｔ２３である。送信前遅延時間フィールド４３６で指定されたパルス数分から、送信前遅延時間を差し引いたタイミングｔ２５まで経過すると、副デバイス１０２は給紙モータ（Ｍ２）１４０の駆動クロックを４５０ｐｐｓから１５０ｐｐｓへと変速する。これにより、主デバイス１０１によって制御されるレジストモータ（Ｍ１）１２０の変速タイミングと、副デバイス１０２によって制御される給紙モータ（Ｍ２）１４０の変速タイミングのずれを最小限に抑えることができる。

＜比較例＞
本実施形態の画像形成装置２０１との比較例として、送信前遅延時間を考慮しない場合の例を説明する。図８は、ＦＩＦＯバッファ１２３に既に他パケットが複数蓄積されているときの各モータの変速タイミング例であり、図６に対応する。主デバイス１０１（メインＣＰＵ１１１：図中「メイン」と表記）は、時刻ｔ３１で既に他パケットを送信中であり、これを順次送信していくため、先に蓄積された他パケットが送信完了した時刻ｔ３２になってモータ変速指示パケット４３０を送信開始し、時刻ｔ３３に送信が完了する。これと並行して、主デバイス１０１は指定パルス数分紙送りが進んだ時刻ｔ３４に、レジストモータ（Ｍ１）１２０の変速を開始する。

モータ変速指示パケット４３０を受信した副デバイス１０２（サブＣＰＵ１３１：図中「サブ」と表記）は、同じ指定パルス数分、紙送りが進んだ時刻ｔ３５に給紙モータ（Ｍ２）１４０の変速を開始する。従って、レジストモータ（Ｍ１）１２０が変速を開始した時刻ｔ３４と給紙モータ（Ｍ２）１４０が変速を開始した時刻ｔ３５との間の誤差は、ＦＩＦＯバッファ１２３に蓄積されていた他パケットを全て送信する分の大きな誤差となる。この誤差の影響を図９を参照して説明する。

図９の上段はレジストモータ（Ｍ１）１２０の変速タイミングを示した波形であり、下段は給紙モータ（Ｍ２）１４０の変速タイミングを示した波形である。用紙先端がレジストセンサ１２３を通過した時刻ｔ３１でレジストモータ（Ｍ１）１２０は４５０ｐｐｓとなるクロック信号で回転している。そこから指定パルス数送出したタイミングである時刻ｔ３４に、二次転写ローラ２０８と同じ速度である１５０ｐｐｓへと変速を開始する。一方、給紙モータ（Ｍ２）１４０は、時刻ｔ３１では４５０ｐｐｓとなる駆動クロックで回転している。そして、送信前遅延時間ｔ３２を考慮せずにモータ変速指示パケット４３０を受信した時刻ｔ３３から指定パルス数送出したタイミングである時刻３５に１５０ｐｐｓへと変速を開始する。時刻ｔ３４と時刻ｔ３５の間、レジストモータ（Ｍ１）１２０と給紙モータ（Ｍ２）１４０とに速度差が生じ、この時間は１パケットの送信時間に比べてきわめて長いため、用紙２０３に引っ張りが発生し、痛みが生じる。また、二次転写ローラ２０８での画像との位置合わせ精度が低下する。本実施形態によれば、このような問題が解消され、用紙２０３が所定の位置に達するタイミングで変速を行い、最適な紙搬送が実現される。

＜制御方法＞
次に、図１０および図１１を参照して本実施形態の画像形成装置２０１の制御方法について説明する。図１０は、主デバイス１０１のメインＣＰＵ１１１が実行する処理手順説明図である。メインＣＰＵ１１１は、他パケットを送信中か否かを判定する（Ｓ１０１）。送信中であれば（Ｓ１０１：Ｙ）、タイマ１１８の当該時点のカウンタ値を取得する（Ｓ１０２）。また、通信要求の内容とカウンタ値とをＦＩＦＯバッファ１２３に保存する（Ｓ１０３）。その後、送信中のパケットの送信完了を待つ（Ｓ１０４）。送信完了を検知すると（Ｓ１０４：Ｙ）、ＦＩＦＯバッファに保存された通信要求とカウンタ値との情報の中で、最も先に保存された情報を読み出す（Ｓ１０５）。そして、再度タイマ１１８のカウンタ値を取得し（Ｓ１０６）、先にＦＩＦＯバッファ１２３に保存したカウンタ値との差を求める（Ｓ１０７）。この値を、前述のモータ変速指示パケット４３０内のパケットを送信する前に発生した遅延時間４３６のフィールドに設定する。その後、ＵＡＲＴインターフェイス１１７からパケットを送信する（Ｓ１０８）。

一方、Ｓ１０１において、別のパケットを送信中でない場合（Ｓ１０１：Ｎ）、モータ変速指示パケット４３０内のパケット前遅延時間４３６のフィールドに０を設定する（Ｓ１１１）。その後、ＵＡＲＴインターフェイス１１７からパケットを送信する（Ｓ１０８）。

図１１は、モータ変速指示パケット４３０を受信した副デバイス１０２のサブＣＰＵ１３１が実行する処理手順説明図である。サブＣＰＵ１３１は、ＵＡＲＴインターフェイス１３７がパケットを受信するまで待機する（Ｓ２０１）。パケット受信割込が発生すると、パケットを受信する（Ｓ２０２）。そして、受信したパケットがモータ変速指示パケット４３０かどうかを判定する（Ｓ２０３）。モータ変速指示パケット４３０である場合（Ｓ２０３：Ｙ）、これに対応した処理としてＳ２０４〜Ｓ２０８を実行する。すなわち、ＰＷＭ回路１３９から受信した時点（現在）のＰＷＭ周波数を取得する（Ｓ２０４）。また、モータ変速指示パケット４３０の残パルス数指定（変速指定パルス数）４３５から、送信前遅延時間４３６をＰＷＭ回路１３９の現在のＰＷＭ周波数で換算したパルス数を減じた値を演算する（Ｓ２０５）。例えば、残パルス数指定（変速指定パルス数）４３５をＰ、送信前遅延時間４３６をＴ、現在のＰＷＭ周波数をＦとした時、変速までのパルス数Ｎは、Ｎ＝Ｐ−（Ｔ／Ｆ）の演算で求める。

次に、Ｓ２０５で求めたパルス数をＰＷＭ回路１３９が出力するまで待機する（Ｓ２０６）。ＰＷＭ回路１３９が所望のパルス数を出力すると、サブＣＰＵ１３１は、ＰＷＭ回路１３９の周波数を徐々に切り替えることで変速を開始する（Ｓ２０７）。そしてＰＷＭ回路１３９の周波数を徐々に切り替え、所望の周波数を切り替えに達するまで待機する（Ｓ２０８）。ＰＷＭ回路１３９の周波数が所望の周波数に達し、変速を完了すると、処理を終了する。
一方、Ｓ２０３において、受信した通信パケットがモータ変速指示パケット４３０でない場合（Ｓ２０３：Ｎ）、当該命令に応じた処理を実行する（Ｓ２２１）。その後、処理を終了する。以上の制御方法により、主デバイス１０１によって駆動制御されるレジストモータ（Ｍ１）１２０の変速タイミングと、副デバイス１０２によって駆動制御される給紙モータ（Ｍ２）１４０の変速タイミングのずれを、最小限に抑えることができる。

このように、本実施形態では、レジストローラ２０７の駆動態様を変更するときは、変更タイミングの指示と共に、主デバイス１０１で生じた遅延時間を付したパケットを副デバイス１０２に送信する。副デバイス１０２は、変更タイミングを遅延時間で補正した補正タイミングで給紙ローラ２０４の駆動態様を変更する。そのため、従来技術のように通信速度を変更する必要がなく、レジストローラ２０７と給紙ローラ２０４の駆動態様およびその変更のタイミングを同期させることができる。

なお、本実施形態では、主デバイス１０１から副デバイス１０２へモータの変速命令を指示するパケットを送信する場合の例を説明したが、各ローラの回転開始、回転速度または回転終了を指示するパケットを送信するようにしてもよい。本実施形態では、また、アクチュエータの例としてレジストローラ２０７を駆動するレジストモータ（Ｍ１）１２０と、給紙ローラ２０４を駆動する給紙モータ（Ｍ２）１４０としたが、これに限らない。例えば、図示しない画像読取装置における搬送ローラの昇降機構や排紙トレイ２１１の変位機構などであってもよい。さらに、本実施形態では、副デバイス１０２が一つの例を説明したが、副デバイス１０２を複数設けてもよい。この場合、副デバイスないしそれにより制御されるアクチュエータは、図４に示した対象モータＩＤ４３３で識別されるものとなる。

Claims (10)

1. 所定のシートへの画像形成を行う画像形成手段と、前記シートを前記画像形成手段に向けて搬送する第１ローラの駆動制御を行う第１デバイスと、前記シートを前記第１ローラに向けて搬送する第２ローラの駆動制御を行う第２デバイスとを備え、前記第１デバイスと前記第２デバイスとがパケット通信を行う画像形成装置であって、
   前記第１デバイスは、前記第１ローラの駆動態様を変更するときに前記第２ローラの駆動態様の変更タイミングの指示を含むパケットを発行するとともに、当該パケットに送信前の遅延時間を付加して前記第２デバイスへ送信するように構成されており、
   前記第２デバイスは、受信した前記パケットを解釈することにより、前記変更タイミングを前記遅延時間で補正した補正タイミングで前記第２ローラの駆動態様を変更するように構成されていることを特徴とする、
   画像形成装置。
2. 変更される前記第１ローラおよび前記第２ローラの駆動態様が、当該ローラの回転開始、回転速度または回転終了であることを特徴とする、
   請求項１に記載の画像形成装置。
3. 前記第１ローラおよび前記第２ローラは、同規格のステッピングモータで駆動される部品であり、
   前記第１デバイスおよび前記第２デバイスは、それぞれ前記ステッピングモータのドライバとして機能する制御コンピュータと当該デバイス内の時計測を行うタイマとを備えた半導体デバイスであり、
   前記第１デバイスは、前記パケットの発行時のタイマ計測値と送信時のタイマ計測値との差分を前記遅延時間として前記パケットに付加するように構成され、
   前記パケットを受信した前記第２デバイスは、前記変更タイミングに対応するタイマ計測値から前記差分を減算したタイミングで前記第２ローラの駆動態様を変更するように構成されていることを特徴とする、
   請求項１または２に記載の画像形成装置。
4. 前記半導体デバイスには、所定のクロック信号をパルス幅変調するＰＷＭ回路が設けられており、このＰＷＭ回路から出力された変調信号により前記ステッピングモータの回転を駆動することを特徴とする、
   請求項３に記載の画像形成装置。
5. 前記パケットには、変更タイミングとして変速指定パルス数が含まれており、
   前記第２デバイスの制御コンピュータは、前記ＰＷＭ回路から前記パケットを受信した時点のＰＷＭ周波数を取得するとともに、前記遅延時間と前記ＰＷＭ周波数とに基づいてパルス数を換算し、換算したパルス数を前記変速指定パルス数から減算したパルス数に基づいて前記第２ローラを駆動するステッピングモータの変速タイミングを決定することを特徴とする、
   請求項４に記載の画像形成装置。
6. 前記第２デバイスの制御コンピュータは、前記変速タイミングに基づいて前記第２デバイスのＰＷＭ回路のＰＷＭ周波数を徐々に切り替えることを特徴とする、
   請求項５に記載の画像形成装置。
7. 前記第２デバイスが前記パケットを受信した後、前記第１ローラと前記第２ローラとが同一速度で回転しあるいは同時期に回転を停止することを特徴とする、
   請求項１ないし６のいずれか一項に記載の画像形成装置。
8. 前記第１デバイスは、前記第２デバイス以外のデバイスに向けた一つ以上のパケットを発行可能であり、各パケットは、送信前に所定のメモリに逐次蓄積されることを特徴とする、
   請求項１ないし７のいずれか一項に記載の画像形成装置。
9. 前記メモリは先入れ先出しの構造を有するバッファメモリであることを特徴とする、
   請求項８に記載の画像形成装置。
10. 所定のシートへの画像形成を行う画像形成装置が備える複数のアクチュエータの駆動態様を同時期に変更させる方法であって、
    各アクチュエータに、それぞれの間でパケット通信が可能で、前記アクチュエータのドライバとして機能する制御コンピュータと当該デバイス内の時計測を行うタイマとを備えた半導体デバイスを実装し、
    いずれかの半導体デバイスは、他の半導体デバイスに、各アクチュエータの駆動態様の変更タイミングの指示を含むパケットを発行するとともに、当該パケットに送信前の遅延時間を付加して当該アクチュエータを駆動制御する半導体デバイスへ送信し、
    前記パケットを受信した半導体デバイスは、当該パケットを解釈することにより、前記変更タイミングを前記遅延時間で補正した補正タイミングで当該アクチュエータの駆動態様を変更することを特徴とする、画像形成装置の制御方法。

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