JP2018095428A - 画像形成装置およびその制御方法 - Google Patents

Abstract

【課題】複数のモータの駆動態様を精度よく同期させる画像形成装置を提供する。【解決手段】画像形成装置は、用紙を搬送するレジストローラ（レジストモータ１２０）の駆動制御を行う主デバイス１０１と、用紙をレジストローラに向けて搬送する給紙ローラ（給紙モータ１４０）の駆動制御を行う副デバイス１０２と、給紙ローラからレジストローラへ搬送される用紙を検知するレジストセンサ１２３とを備える。主デバイス１０１は、レジストセンサ１２３による用紙の検知をトリガとしてレジストローラの駆動態様を変更するときに、給紙ローラの駆動態様の変更タイミングの指示及びトリガの発生時刻を含むパケットを副デバイス１０２へ送信する。副デバイス１０１は、受信したパケットの変更タイミングをトリガの発生時刻及び当該パケットを受信した時刻に応じて補正したタイミングで、給紙ローラの駆動態様を変更する。【選択図】図２

Description

本発明は、それぞれ独立して駆動可能な複数のアクチュエータを有する画像形成装置およびその制御方法に関する。

画像形成装置では、給紙部、レジ部、排紙部、ドラム部などの各所に配置されたステッピングモータ等のアクチュエータを迅速に制御するため、制御信号を出力する半導体デバイスを当該アクチュエータ付近に分散配置することが行われている。特に、高い画像位置精度が求められる画像形成装置では、応答性を高めるため、半導体デバイスに、アクチュエータ制御や通信に用いる回路を複合実装したＳｏＣ（System-on-a-Chip）を用いる場合もある。

複数の半導体デバイスを分散配置する場合、各所のアクチュエータを駆動させるための全体の制御タイミングの指示を出す主デバイス（ＳｏＣ等）と、指示を受ける他の副デバイス（ＳｏＣ等）との接続は、より少ない信号線で伝達することが望ましい。この点に対応する従来技術として、特許文献１に開示されたモータ制御装置では、２線式や３線式のシリアル通信方式を用いることで、信号線の増加を防いでいる。

ところで、特許文献１に開示されたようなシリアル通信を行う場合において、半導体デバイス間で最大の応答性を求めるのであれば、できるだけ速いシリアル通信速度とするのが望ましい。しかし、高い周波数の信号を半導体デバイス間で送受信すると、信号線からの放射ノイズが周囲の電子部品に影響を与える。また、コストの高いコネクタや信号線材を必要とする。他方、通信時の周波数が低いと、その分だけ応答性が低下する。この点を改善する従来技術として、特許文献２に開示された無線通信システムでは、デバイス間の通信にパケット通信を用い、緊急通信用のパケットの長さを通常通信の場合よりも短くする。これにより、コスト増を招くことなく、デバイス間のタイミング応答性を臨機応変に変えている。

特開２０１１−１９３２４号公報 特開２０１４−１２１０４４号公報

シリアル通信方式で接続された主デバイスと副デバイスとの間で通信を行う場合、１つのアクチュエータの制御信号のみならず、種々の信号の通信が行われることがある。例えば、画像形成装置は、異なる場所に配置された主デバイスと副デバイスとをシリアル通信方式で接続し、主デバイスからの指示により副デバイスがアクチュエータの制御を行う構成を備える。このような構成では、主デバイスは、センサによるシート等の検知をトリガとして副デバイスに制御信号を送信することで、アクチュエータの動作を制御することがある。主デバイスは、他の信号の通信中にトリガが発生すると、制御信号の送信タイミングを遅延させることになる。制御信号の送信タイミングの遅延は、以下のような問題の原因となることがある。

例えばシートを搬送する搬送ローラを駆動するための異なる複数のモータを主デバイスおよび副デバイスでそれぞれ駆動制御する場合、各モータの速度を同じにし、変速する場合には精度よく同期させて変速する必要がある。主デバイスは、他の信号の通信中にトリガが発生すると、副デバイスへの制御信号の送信が直ちに行えない。主デバイスは、トリガに応じて所定のタイミングでモータの変速を行うが、副デバイスは、制御信号の受信が遅延するために主デバイスと同じタイミングでモータの変速を行うことができなくなる。そのため、主デバイスで駆動制御するモータと副デバイスで駆動制御するモータが、いずれも画像形成装置内を搬送する記録用紙を把持している場合、用紙が撓んだり、破れたりする問題がある。

本発明は、上記課題に鑑みてなされたものであり、通信速度を変更することなく、複数のアクチュエータの駆動態様を精度よく同期させることできる画像形成装置を提供することを目的とする。

本発明の画像形成装置は、所定のシートへの画像形成を行う画像形成手段と、前記シートを前記画像形成手段に向けて搬送する第１ローラの駆動制御を行う第１デバイスと、前記シートを前記第１ローラに向けて搬送する第２ローラの駆動制御を行う第２デバイスと、前記第２ローラから前記第１ローラへ搬送される前記シートを検知する検知手段とを備え、前記第１デバイスと前記第２デバイスとがパケット通信を行う画像形成装置であって、前記第１デバイスは、前記検知手段による前記シートの検知をトリガとして前記第１ローラの駆動態様を変更するときに、前記第２ローラの駆動態様の変更タイミングの指示を含むパケットを発行するとともに、当該パケットに前記トリガの発生時刻を付加して前記第２デバイスへ送信するように構成されており、前記第２デバイスは、受信した前記パケットを解釈することにより、前記変更タイミングを前記発生時刻および当該パケットを受信した時刻に応じて補正した補正タイミングで、前記第２ローラの駆動態様を変更するように構成されていることを特徴とする。

本発明によれば、第２デバイスがトリガの発生時刻およびパケットの受信時刻に応じて補正した変更タイミングで駆動態様を変更することで、通信速度を変更することなく、複数のアクチュエータの駆動態様を精度よく同期させることできる。

画像形成装置の構成図。 画像形成装置の各デバイスの構成および接続関係図。 ＦＩＦＯバッファの構造例示図。 パケットの構造例示図。 主デバイスが起動するときの処理を表すフローチャート。 副デバイスが起動するときの処理を表すフローチャート。 主デバイスによる通信パケット送信処理を表すフローチャート。 副デバイスによる通信パケット受信処理を表すフローチャート。 本実施形態によるモータの変速タイミングについての説明図。 従来のモータの変速タイミングについての説明図。 本実施形態のモータ変速のタイミングチャート。 従来のモータ変速のタイミングチャート。

以下、実施の形態を図面を参照しつつ詳細に説明する。

図１は、本実施形態における画像形成装置の構成図である。画像形成装置２０１は、シートの一例となる所定の記録用紙（以下、「用紙」という。）２０３に画像形成を行う。用紙２０３は給紙ローラ２０４によって用紙カセット２０２から引き出される。給紙ローラ２０４は、アクチュエータの一例となる給紙モータ１４０で駆動される。引き出された用紙２０３は、縦パスローラ２０５に達した後、搬送ローラ２０６を介してレジストローラ２０７まで搬送される。レジストローラ２０７は、アクチュエータの一例となるレジストモータ１２０によって駆動される。レジストローラ２０７まで搬送された用紙２０３は、画像形成部２０９の画像形成タイミングと同期して二次転写ローラ２０８まで搬送される。画像形成部２０９は、電子写真式のイエロー（Ｙ）、マゼンダ（Ｍ）、シアン（Ｃ）、ブラック（Ｋ）の４色からなる可視トナー像を感光ドラムに形成する。この可視トナー像は中間転写ベルトに転写され、二次転写ローラ２０８へと伝達され、用紙２０３に二次転写される。二次転写ローラ２０８を通過した用紙２０３は、熱定着ローラ２１０によって可視トナー像を固着され、排紙トレイ２１１に排出される。

搬送中の用紙２０３の先端がレジストローラ２０７に達するタイミングは、レジストローラ２０７の手前に配置されるレジストセンサ１２３で検知される。用紙２０３は、給紙ローラ２０４とレジストローラ２０７の間にあるときは、できるだけ早く搬送することが望ましい。しかし、画像形成部２０９および二次転写ローラ２０８は、安定したトナー像を形成するために敢えて遅い速度で回転させることがある。この場合、用紙２０３の搬送速度は、その先端が二次転写ローラ２０８に達する前に、二次転写ローラ２０８と同じ速度に変速する必要がある。また、用紙２０３の先端がレジストローラ２０７に達し後端がまだ用紙カセット２０２にある場合、二次転写ローラ２０８へと用紙２０３を搬送するにあたって、レジストモータ１２０と給紙モータ１４０とを同時期に変速する必要がある。

そのため、本実施形態では、レジストモータ１２０を駆動するモータドライバと給紙モータ１４０を駆動するモータドライバを、それぞれ半導体デバイスの一例となるＳｏＣで構成する。また、パケット通信を用いて一方のモータを他方のモータに同期できるようにした。レジストモータ１２０を駆動するモータドライバは、結局のところレジストローラ２０７（第１ローラ）の駆動制御を行うデバイスとなる。以後の説明では、このデバイスを主デバイス（第１デバイス）と称する。また、給紙モータ１４０を駆動するモータドライバは、給紙ローラ２０４（第２ローラ）の駆動制御を行うデバイスとなる。以後の説明では、このデバイスを副デバイス（第２デバイス）と称する。

画像形成装置２０１の各デバイスの構成および接続関係を図２に示す。主デバイス１０１は、レジストローラ２０７（レジストモータ１２０）の駆動制御のほか、画像形成装置２０１の各部の制御基板に指示を出し、全体の制御タイミングを統括的に制御する。本実施形態では、レジストローラ２０７の駆動態様を変更するときに給紙ローラ２０４の駆動態様の変更タイミングの指示を含むパケットを発行する。その際、主デバイス１０１は、当該パケットに、給紙ローラ２０４（給紙モータ１４０）をレジストローラ２０７（レジストモータ１２０）に同期して駆動態様を変更させるための情報を付加する。一方、副デバイス１０２は、受信したパケットを解釈することにより、上記変更タイミングをパケットに付加された情報で補正した補正タイミングで給紙ローラ２０４（給紙モータ１４０）の駆動態様を変更する。駆動態様は、本実施形態では各ローラ（モータ）の回転速度の変更（変速）の例を挙げるが、この限りではない。なお、主デバイス１０１は、副デバイス１０２以外のデバイスに向けた一つ以上のパケットを発行可能であり、各パケットは、送信前に後述するＦＩＦＯ（First In First Out）バッファ１２１に逐次蓄積される。

レジストモータ１２０と給紙モータ１４０は、同規格のステッピングモータであり、正常稼働中は同一速度で回転するものとする。また、レジストローラ２０７と給紙ローラ２０４とが、同一速度で回転し、あるいは同時期に回転を停止するものとする。

主デバイス１０１と副デバイス１０２は、シリアル通信送信信号線１０３およびシリアル通信受信信号線１０４を通じてパケット通信する。送信とは、主デバイス１０１から副デバイス１０２にパケットを送信することをいい、受信とは副デバイス１０２が主デバイス１０１からパケットを受信することをいう。主デバイス１０１は、クロック回路（ＯＳＣ）３０６が出力する２４ＭＨｚのクロック信号を基準に駆動される。副デバイス１０２は、クロック回路（ＯＳＣ）３３６が出力する２０ＭＨｚのクロック信号を基準に駆動される。また、主デバイス１０１は、リセット回路３０５から出力されるリセット信号ＲＥＳＥＴが解除されたタイミングで動作を開始する。

＜主デバイスの制御系の構成＞
主デバイス１０１は、主基板上に実装される。主デバイス１０１は、メインＣＰＵ（Central Processing Unit）１１１、ＲＯＭ（Read Only Memory）１１４およびＲＡＭ（Random Access Memory）１１５で構成される制御コンピュータである。この制御コンピュータは、レジストローラ２０７（レジストモータ１２０）のドライバとして機能する。制御コンピュータには、バスを介して、ＵＡＲＴインターフェイス１１７、ＦＩＦＯバッファ１２１、タイマ１１８、ＰＷＭ回路１１９、Ｉ／Ｏポート１２２が接続されている。メインＣＰＵ１１１は、ＲＯＭ１１４に格納された制御プログラムを読み込んで動作する。ＲＡＭ１１５はメインＣＰＵ１１１が演算を行う際の作業データを保存している。タイマ１１８は、入力されたクロック数をカウントした計数値をメインＣＰＵ１１１から参照することができるレジスタを備えている。タイマ１１８は主デバイス内の時計測を行う部品であり、メインＣＰＵ１１１がタイマカウンタをＯＮしてからのクロック数をカウントアップして、カウント値を計測する。

ＵＡＲＴインターフェイス１１７は、調歩同期式の２線シリアルインターフェイスであり、シリアル通信送信信号線１０３およびシリアル通信受信信号線１０４によって副デバイス１０２と双方向のパケット通信を行う。ＵＡＲＴインターフェイス１１７は、メインＣＰＵ１１１がＦＩＦＯバッファ１２１に保存した送信情報を１９２ｋｂｐｓの速度でシリアル信号として送信する。また、接続先から送信されたシリアル信号を受信したバイト列をメインＣＰＵ１１１に渡す。これらを繰り返すことで、バイト列で構成されるパケットの送受信が可能となる。Ｉ／Ｏポート１２２は、二値信号の入出力ポートである。本実施形態では、Ｉ／Ｏポート１２２は、前述のレジストセンサ１２３等のセンサの検知結果が入力される入力ポートと、副デバイス１０２へリセット信号３０７を出力する出力ポートと、を備える。入力ポートは、各センサのＯＮ／ＯＦＦ状態を０／１の二値信号として取得する。出力ポートは、Ｈｉｇｈ（３．３Ｖ）／Ｌｏｗ（０Ｖ）の論理の信号を出力する。主デバイス１０１起動時には、出力ポートから出力されるリセット信号３０７の初期論理がＬｏｗである。

ＰＷＭ回路１１９は、周期およびデューティ（duty）比が可変のパルス幅変調信号すなわちＰＷＭ信号を出力する。本実施形態では、ＰＷＭ回路１１９は、レジストモータ１２０を駆動するための所定のモータクロックパルス信号を、所望の周波数とＯＮからＯＦＦタイミングでパルス幅変調し、これにより得られたＰＷＭ信号により、レジストモータ１２０の回転を制御する。

＜副デバイスの制御系の構成＞
副デバイス１０２は、副基板上に、サブＣＰＵ１３１、ＲＯＭ１３４およびＲＡＭ１３５で構成される制御コンピュータを実装している。この制御コンピュータは、給紙ローラ２０４（給紙モータ１４０）のドライバとして機能する。制御コンピュータには、バスを介して、ＵＡＲＴインターフェイス１３７、タイマ１３８、ＰＷＭ回路１３９が接続されている。副デバイス１０２は、主デバイス１０１とシリアル通信送信信号線１０３およびシリアル通信受信信号線１０４を用いて双方向のパケット通信を行う。副デバイス１０２は、主デバイス１０１のＩ／Ｏポート１２２から出力されるリセット信号３０７がＨｉｇｈレベル（３．３Ｖ）になるとリセット解除されて動作を開始する。

サブＣＰＵ１３１は、副基板に実装された回路の動作を制御するＣＰＵであり、ＲＯＭ１３４に格納されたプログラムを読み込んで動作する。ＲＡＭ１３５はサブＣＰＵ１３１が演算を行う際の作業データを保存している。ＵＡＲＴインターフェイス１３７は、調歩同期式の２線シリアルインターフェイスである。ＵＡＲＴインターフェイス１３７は、ＵＡＲＴインターフェイス１１７と同様であるため、説明を省略する。タイマ１３８は、タイマ１１８と同様に、入力されたクロック数に従ったカウント値を、メインＣＰＵ１１１から参照することができるレジスタを設けている。タイマ１３８は副デバイス１０２内の時計測を行う部品であり、サブＣＰＵ１３１がタイマカウンタをＯＮしてからのクロック数を取得し、計測する。

ＰＷＭ回路１３９は、周期が可変のパルス幅変調信号すなわちＰＷＭ信号を出力する。本実施形態では、ＰＷＭ回路１３９は、給紙モータ１４０を駆動するための所定のモータクロックパルス信号を、所望の周波数とＯＮからＯＦＦタイミングでパルス幅変調し、これにより得られたＰＷＭ信号により、給紙モータ１４０の回転を制御する。

＜ＦＩＦＯバッファの構造＞
図３は、主デバイス１０１が有するＦＩＦＯバッファ１２１の構造例示図である。ＦＩＦＯバッファ１２１は、先入れ先出し構造のバッファメモリである。主デバイス１０１は、副デバイス１０２を含む他のデバイスに向けた一つ以上のパケットを発行可能である。しかし、主デバイス１０１がシリアル通信によって副デバイス１０２やその他のデバイスの制御を行う場合、パケットを送信するまでの間待ち状態となるのは、応答性の観点で好ましくない。この点を解消するのがＦＩＦＯバッファ１２１である。ＦＩＦＯバッファ１２１は、図３に例示されるように、要求１〜要求６を送信前に蓄積する。そして、各要求を入力順に出力する。ＦＩＦＯバッファ１２１を設けることにより、メインＣＰＵ１１１が要求をＦＩＦＯバッファ１２１に蓄積した後は、シリアル通信を行う通信ロジックがこれを先入れ先出しの順で出力する。そのため、メインＣＰＵ１１１が送信完了まで待たなくて良くなる。

＜パケットの構造＞
次に、主デバイス１０１から副デバイス１０２へ送信されるパケットの構造例を説明する。本実施形態では、レジストローラ２０７（レジストモータ１２０）の変速に伴い、給紙ローラ２０４（給紙モータ１４０）の変速命令を指示する。そのため、主デバイス１０１から送信するパケットは、モータ変速指示パケット４０３およびタイマ補正通知パケット４０５となる。各パケットの構造例を図４に示す。

モータ変速指示パケット４０３は、先頭の１ワード目にパケット長４３１、２ワード目に変速命令４３２、３ワード目に対象モータＩＤ４３３すなわち給紙モータ１４０の識別情報、４ワード目に変速するモータ速度４３４を格納する。また、５ワード目にモータを変速するまでのパルス数を表す変速指定パルス数４３５、６ワード目に本パケットの送信の契機となったトリガが発生した時刻を表すトリガ発生時刻４３６の情報を格納する。

タイマ補正通知パケット４０５は、先頭１ワード目にパケット長４５１、２ワード目にタイマ補正値の通知命令４５２、３ワード目に主デバイス１０１と副デバイス１０２とのタイマ補正時刻４５３の情報を格納する。

＜制御方法＞

図５〜図８により主デバイス１０１から副デバイス１０２へ通信パケットを送信する際の各デバイスの処理を説明する。
＜起動処理＞

図５は、主デバイス１０１がリセット回路３０５からのリセット信号ＲＥＳＥＴによりリセット解除されて、起動するときの処理を表すフローチャートである。
メインＣＰＵ１１１は、リセット解除されると、まず、タイマ１１８を起動する（Ｓ５０１）。タイマ１１８は、起動することで、入力クロックに同期してカウントを開始する。タイマ１１８を起動したメインＣＰＵ１１１は、ＲＡＭ１１５の初期化等の各部を起動動作を行う（Ｓ５０２）。ＲＡＭ１１５の初期化は、メモリ領域の０クリアや、ＲＯＭ１１４から読み出された変数の初期値を展開することで行われる。各部の初期化には数ミリ秒の処理時間を必要とする。

初期化完了後にメインＣＰＵ１１１は、Ｉ／Ｏポート１２２の出力ポートから出力されるリセット信号３０７をＨｉｇｈレベルにして、副デバイス１０２のリセットを解除する（Ｓ５０３）。メインＣＰＵ１１１は、副デバイス１０２のリセットを解除した時点のタイマ１１８のカウント値をＲＡＭ１１５に保存する（Ｓ５０４）。

メインＣＰＵ１１１は、ＵＡＲＴインターフェイス１１７によりタイマ補正通知パケット４０５を副デバイス１０２へ送信する（Ｓ５０５）。メインＣＰＵ１１１は、タイマ補正通知パケット４０５のタイマ補正時刻４５３として、Ｓ５０４の処理でＲＡＭ１１５に保存したリセット解除時点のカウント値をマイクロ秒単位に換算した値を格納する。
以上の処理により、主デバイス１０１の起動時処理が終了する。また、副デバイス１０２に、副デバイスのリセット解除時刻が通知される。

図６は、副デバイス１０２が主デバイス１０１からのリセット信号３０７によりリセット解除されて、起動するときの処理を表すフローチャートである。副デバイス１０２は、図５のＳ５０３の処理によりリセット解除される。

サブＣＰＵ１３１は、リセット解除されると、まず、タイマ１３８を起動する（Ｓ６０１）。タイマ１３８は、起動することで、入力クロックに同期してカウントを開始する。タイマ１３８を起動したサブＣＰＵ１３１は、ＵＡＲＴインターフェイス１３７が通信パケットを受信するまで待機する（Ｓ６０２）。通信パケットの受信割込が発生した場合（Ｓ６０２：Y）、サブＣＰＵ１３１は、当該通信パケットを受信する（Ｓ６０３）。

サブＣＰＵ１３１は、受信した通信パケットがタイマ補正通知パケット４０５であるか否かを判断する（Ｓ６０４）。サブＣＰＵ１３１は、受信した通信パケットの２ワード目にタイマ補正値の通知命令４５２が格納されているかを確認することで、この判断を行う。受信した通信パケットがタイマ補正通知パケット４０５である場合（Ｓ４０５：Y）、サブＣＰＵ１３１は、該タイマ補正通知パケット４０５のタイマ補正時刻４５３の値をＲＡＭ１３５に保存する（Ｓ６０５）。受信した通信パケットがタイマ補正通知パケットではない場合（Ｓ４０５：N）、サブＣＰＵ１３１は、該通信パケットの命令に対応する処理を実行する（Ｓ６２１）。
以上の処理により、副デバイス１０２の起動時処理が終了する。

＜パケット送受信処理＞
図７は、主デバイス１０１による通信パケット送信処理を表すフローチャートである。この処理は、レジストセンサ１２３が搬送中の用紙先端を検知したことをトリガとして、主デバイス１０１が副デバイス１０２に対してモータ変速指示パケット４０３を送信する際に実行される。

メインＣＰＵ１１１は、モータ変速指示パケット４０３を送信するためのトリガとなる事象が発生した時点のタイマ１１８のカウント値を取得し、マイクロ秒単位に換算した時刻情報を生成する。メインＣＰＵ１１１は、生成した時刻情報をＲＡＭ１１５に保存する（Ｓ７０１）。具体的には、メインＣＰＵ１１１は、レジストセンサ１２３による搬送中の用紙先端の検知をトリガとして、この時点のタイマ１１８によるタイマ計測値であるカウント値に応じたトリガ発生時刻を表す時刻情報をＲＡＭ１１５に保存する。

メインＣＰＵ１１１は、現時点で別のパケットを副デバイス１０２以外のデバイスへ送信中であるか否かを判断する（Ｓ７０２）。別のパケットを送信中である場合（Ｓ７０２：Y）、メインＣＰＵ１１１は、通信要求の内容及びＳ７０１の処理でＲＡＭ１１５に保存した時刻情報をＦＩＦＯバッファ１２１に保存する（Ｓ７０３）。ＦＩＦＯバッファ１２１への保存後にメインＣＰＵ１１１は、送信中の別のパケットの送信が完了するまで待機する（Ｓ７０４）。

別のパケットの送信が完了すると（Ｓ７０４：Y）、メインＣＰＵ１１１は、ＦＩＦＯバッファ１２１に保存した通信要求の内容及び時刻情報の中で、最も先に保存された情報を読み出す（Ｓ７０５）。メインＣＰＵ１１１は、読み出した情報に基づいてモータ変速指示パケット４０３を生成する（Ｓ７０６）。この際、メインＣＰＵ１１１は、モータ変速指示パケット４０３のトリガ発生時刻４３６として、ＦＩＦＯバッファ１２１から読み出した時刻情報を格納する。メインＣＰＵ１１１は、生成したモータ変速指示パケット４０３をＵＡＲＴインターフェイス１１７により副デバイス１０２へ送信する（Ｓ７０７）。

以上の処理により、主デバイス１０１は、レジストセンサ１２３による用紙検知をトリガとして、モータの変速の指示を副デバイス１０２に対して行う。なお、メインＣＰＵ１１１は、トリガとなるレジストセンサ１２３が搬送中の用紙先端の検知時点から、変速指定パルス数４３５で指定するパルス数に相当する時間が経過すると、レジストモータ１２０の変速を開始する。

図８は、副デバイス１０２による通信パケット受信処理を表すフローチャートである。この処理は、主デバイス１０１からモータ変速指示パケット４０３を受信した副デバイス１０２が行う処理である。

サブＣＰＵ１３１は、ＵＡＲＴインターフェイス１３７が通信パケットを受信するまで待機する（Ｓ８０１）。通信パケットの受信割込が発生した場合（Ｓ８０１：Y）、サブＣＰＵ１３１は、当該通信パケットを受信する（Ｓ８０２）。サブＣＰＵ１３１は、受信した通信パケットがモータ変速指示パケット４０３であるか否かを判断する（Ｓ８０３）。サブＣＰＵ１３１は、受信した通信パケットの２ワード目に変速命令４３２が格納されているかを確認することで、この判断を行う。

受信した通信パケットがモータ変速指示パケット４０３である場合（Ｓ８０３：Y）、サブＣＰＵ１３１は、ＰＷＭ回路１３９から現在のＰＷＭ周波数を取得する（Ｓ８０４）。これによりサブＣＰＵ１３１は、現在の給紙モータ１４０の回転速度を確認する。続いてサブＣＰＵ１３１は、タイマ１３８から現在のカウント値（タイマ計測値）を取得してマイクロ秒単位に換算する（Ｓ８０５）。これによりサブＣＰＵ１３１は、現在時刻を取得する。サブＣＰＵ１３１は、給紙モータ１４０の変速を開始するまでのパルス数（時間）を導出する（Ｓ８０６）。そのためにサブＣＰＵ１３１は、モータ変速指示パケット４０３の変速指定パルス数４３５、トリガ発生時刻４３６、現在時刻、Ｓ６０５の処理でＲＡＭ１３５に保存したタイマ補正時刻４５３、及び現在のＰＷＭ周波数を用いて演算を行う。

サブＣＰＵ１３１は、具体的には、以下の演算式により給紙モータ１４０の変速を開始するまでの変速残パルス数（時間）を算出する。なお、変速指定パルス数４３５は「Ｐ」、トリガ発生時刻４３６は「Ｔ」、現在時刻は「Ｔｎ」、タイマ補正時刻４５３は「Ｔｃ」、現在のＰＷＭ周波数は「Ｆ」、算出する変速残パルス数は「Ｎ」で表される。
Ｎ＝Ｐ−｛Ｔ−（Ｔｎ＋Ｔｃ）｝／Ｆ

サブＣＰＵ１３１は、算出した変速残パルス数Ｎに相当する時間が経過するまで待機する（Ｓ８０７）。つまりサブＣＰＵ１３１は、ＰＷＭ回路１３９が変速残パルス数Ｎのパルスを出力するまで待機する。ＰＷＭ回路１３９が変速残パルス数Ｎのパルスを出力すると（Ｓ８０７：Y）、サブＣＰＵ１３１は、給紙モータ１４０の変速を開始する（Ｓ８０８）。サブＣＰＵ１３１は、ＰＷＭ回路１３９の周波数を徐々に切り替えることで給紙モータ１４０の変速を開始する。

サブＣＰＵ１３１は、ＰＷＭ回路１３９が所望の周波数に切り替わるまで待機する（Ｓ８０９）。ここでは、サブＣＰＵ１３１は、ＰＷＭ回路１３９をモータ変速指示パケット４０３に格納されるモータ速度４３４に相当する周波数に切り替える。ＰＷＭ回路１３９が所望の周波数に到達して変速が完了すると（Ｓ８０９：Y）、サブＣＰＵ１３１は、モータ変速指示パケット４０３を受信したときの処理を終了する。なお、Ｓ８０２の処理で受信した通信パケットがモータ変速指示パケット４０３ではない場合（Ｓ８０３：N）、サブＣＰＵ１３１は、該通信パケットの命令に対応する処理を実行して処理を終了する（Ｓ８２１）。

＜変速タイミング調整＞
図９は、本実施形態による、主デバイス１０１及び副デバイス１０２により変速される各モータの変速タイミングについての説明図である。図７、図８のフローチャートを参照して、図９について説明する。

メインＣＰＵ１１１は、用紙２０３がレジストセンサ１２３の検知範囲に到達したトリガ発生時刻ｔ１１から変速指定パルス数４３５に相当する時間経過後の時刻ｔ１５に、ＰＷＭ回路１１９（レジストモータ１２０）の変速を開始する。メインＣＰＵ１１１は、変速指定パルス数の出力時間内に副デバイス１０２に対してモータ変速指示パケット４０３を送信する。しかしながら、メインＣＰＵ１１１は、トリガ発生時刻ｔ１１の時点で他の設定パケット９０２を送信中である（Ｓ７０２：Y）。そのためにメインＣＰＵ１１１は、他の設定パケット９０２の送信が完了する時刻ｔ１２まで待機する（Ｓ７０４）。

時刻ｔ１２で送信完了すると（Ｓ７０４：Y）、メインＣＰＵ１１１は、Ｓ７０５〜Ｓ７０８の処理を行い、モータ変速指示パケット４０３を副デバイス１０２へ送信する。この際、モータ変速指示パケット４０３のトリガ発生時刻４３６には、トリガ発生時刻ｔ１１時のタイマ１１８の時刻情報が格納される。変速指定パルス数４３５は、副デバイス１０２が主デバイス１０１から指示される変更タイミングとなる。

サブＣＰＵ１３１は、主デバイス１０１から送信されたモータ変速指示パケット４０３を時刻ｔ１３で受信完了する（Ｓ８０２）。サブＣＰＵ１３１は、Ｓ８０３〜Ｓ８０６の処理を行い、給紙モータ１４０を変速するまでの変速残パルス数分の時間が経過した時刻ｔ１４で、給紙モータ１４０の変速を開始する（Ｓ８０８）。

本実施形態においては、トリガ発生時刻ｔ１１から、副デバイス１０２がモータ変速指示パケット４０３を受信するまでの時間（ｔ１３−ｔ１１）を、変速指定パルス数に相当する時間から減算する。 副デバイス１０２は、モータ変速指示パケット４０３を取得してからこの減算した時間が経過すると、給紙モータ１４０の変速を開始するために、従来よりも給紙モータ１４０の変速タイミングが早くなる。そのために、レジストモータ１２０と給紙モータ１４０との変速タイミングの誤差（ｔ１４−ｔ１５）が解消される。

比較対象として、図１０に主デバイス１０１及び副デバイス１０２により変速される各モータの従来の変速タイミングを説明する。図１０は、レジストモータ１２０と給紙モータ１４０の変速タイミングと速度の差についての説明図である。従来は、副デバイス１０２においてもモータ変速指示パケット４０３を受信してから変速指定パルス数に相当する時間経過した後に給紙モータ１４０の変速を開始している。

メインＣＰＵ１１１は、用紙２０３がレジストセンサ１２３の検知範囲に到達したトリガ発生時刻ｔ２１から変速指定パルス数に相当する時間経過後の時刻ｔ２５に、ＰＷＭ回路１１９（レジストモータ１２０）の変速を開始する。メインＣＰＵ１１１は、変速指定パルス数の出力時間内に副デバイス１０２に対してモータ変速指示パケット４０３を送信する。しかしながら、メインＣＰＵ１１１は、トリガ発生時刻ｔ２１の時点で他の設定パケット１８２を送信中である。そのためにメインＣＰＵ１１１は、他の設定パケット１８２の送信が完了する時刻ｔ２２まで待機する。時刻ｔ２２で送信完了すると、メインＣＰＵ１１１は、モータ変速指示パケットを副デバイス１０２へ送信する。

サブＣＰＵ１３１は、主デバイス１０１から送信されたモータ変速指示パケットを時刻ｔ２３で受信完了する。サブＣＰＵ１３１は、給紙モータ１４０を、モータ変速指示パケットの受信完了時点（時刻ｔ２３）から変速指定パルス数４３５分だけ紙送りを進めた後、時刻ｔ２４でレジストモータ１２０と同じ速度に変速する。そのために、変速のトリガとなるトリガ発生時刻ｔ２１から副デバイス１０２がモータ変速指示パケット４０３を受信完了する時刻ｔ２３までの時間が、レジストモータ１２０と給紙モータ１４０の変速タイミングの誤差（ｔ２４−ｔ２５）となる。

本実施形態では、図９に示すように、サブＣＰＵ１３１は、給紙モータ１４０を変速するまでの変速残パルス数分の時間が経過した時刻ｔ１４で、給紙モータ１４０の変速を開始する。そのためにレジストモータ１２０と給紙モータ１４０の変速タイミングの誤差が抑制される。

図１１は、本実施形態のモータ変速のタイミングチャートである。レジストモータ１２０の回転数の遷移は波形９５１で表され、給紙モータ１４０の回転数の遷移は波形９６１で表される。

用紙２０３がレジストセンサ１２３に達するトリガ発生時刻ｔ１１の時点では、レジストモータ１２０と給紙モータ１４０が、いずれも４５０ｐｐｓ（Pulses Per Second）となる駆動クロックで回転する。メインＣＰＵ１１１は、変速指定パルス数出力後の時刻ｔ１５に、レジストモータ１２０の回転数を二次転写ローラ２０８の駆動モータと同じ１５０ｐｐｓに変更開始する。メインＣＰＵ１１１は、時刻ｔ１２で他のパケットの送信を終了して、モータ変速指示パケット４０３の送信を開始する。

サブＣＰＵ１３１は、時刻ｔ１３でモータ変速指示パケット４０３を受信する。サブＣＰＵ１３１は、タイマ補正時刻４５３、時刻ｔ１３、変速指定パルス数４３５、及びトリガ発生時刻４３６（時刻ｔ１１）から時刻ｔ１４を導出する。サブＣＰＵ１３１は、時刻ｔ１４になると給紙モータ１４０の駆動クロックを４５０ｐｐｓから二次転写ローラ２０８の駆動モータと同じ１５０ｐｐｓへと変速開始する。このようにして、主デバイス１０１によって制御されるレジストモータ１２０の変速タイミングと、副デバイス１０２によって制御される給紙モータ１４０の変速タイミングとの誤差は、解消される。

図１２は、比較対象となる従来のモータ変速のタイミングチャートである。レジストモータ１２０の回転数の遷移は波形１９１で表され、給紙モータ１４０の回転数の遷移は波形１９２で表される。

用紙２０３がレジストセンサ１２３に達するトリガ発生時刻ｔ２１の時点では、レジストモータ１２０と給紙モータ１４０が、いずれも４５０ｐｐｓとなる駆動クロックで回転する。メインＣＰＵ１１１は、指定パルス数出力後の時刻ｔ２５に、レジストモータ１２０の回転数を二次転写ローラ２０８の駆動モータと同じ１５０ｐｐｓに変速開始する。メインＣＰＵ１１１は、時刻ｔ２２で他のパケットの送信を終了して、モータ変速指示パケットの送信を開始する。
サブＣＰＵ１３１は、時刻ｔ２３でモータ変速指示パケットを受信する。サブＣＰＵ１３１は、時刻ｔ２３から、変速指定パルス数送出したタイミングである時刻ｔ２４に、給紙モータ１４０を二次転写ローラ２０８の駆動モータと同じ１５０ｐｐｓに変速開始する。

時刻ｔ２５から時刻ｔ２４の間は、レジストモータ１２０と給紙モータ１４０に速度差が生じる。このため、用紙２０３に引っ張りが発生し、痛みが生じることや、二次転写ローラ２０８での画像との位置合わせ精度に悪影響が発生する。本実施形態では、図１１に示すように、時刻ｔ１４と時刻ｔ１５との誤差を抑制している。そのために、従来のような速度差がレジストモータ１２０と給紙モータ１４０に生じることが無く、用紙２０３の痛みや、画像の位置合わせ精度への悪影響を抑制することができる。

以上説明したように、画像形成装置２０１は、用紙搬送に用いる複数のモータ（給紙モータ１４０、レジストモータ１２０）を複数のデバイス（主デバイス１０１、副デバイス１０２）により駆動制御する。複数のデバイス（主デバイス１０１、副デバイス１０２）は、シリアル通信信号線（シリアル通信送信信号線１０３、シリアル通信受信信号線１０４）で接続されて、パケット通信を行う。主デバイス１０１は、モータ変速指示パケット４０３を送信する際に他のパケットを送信中であれば、当該他のパケットの送信後に、変速すべき要因（トリガ）が発生した時刻情報をモータ変速指示パケット４０３に付加して送信する。副デバイス１０２は、モータ変速指示パケット４０３を受信して、トリガが発生した時刻と該パケットの受信時刻との差に基づいてモータの駆動態様の変更タイミング（変速指定パルス数）を補正することで補正タイミングを決定する。副デバイス１０２が補正タイミングでモータの駆動態様を変更することにより、複数のモータの駆動態様の変更タイミングの同期精度を向上させることが可能となる。

Claims (11)

1. 所定のシートへの画像形成を行う画像形成手段と、前記シートを前記画像形成手段に向けて搬送する第１ローラの駆動制御を行う第１デバイスと、前記シートを前記第１ローラに向けて搬送する第２ローラの駆動制御を行う第２デバイスと、前記第２ローラから前記第１ローラへ搬送される前記シートを検知する検知手段とを備え、前記第１デバイスと前記第２デバイスとがパケット通信を行う画像形成装置であって、
   前記第１デバイスは、前記検知手段による前記シートの検知をトリガとして前記第１ローラの駆動態様を変更するときに、前記第２ローラの駆動態様の変更タイミングの指示を含むパケットを発行するとともに、当該パケットに前記トリガの発生時刻を付加して前記第２デバイスへ送信するように構成されており、
   前記第２デバイスは、受信した前記パケットを解釈することにより、前記変更タイミングを前記発生時刻および当該パケットを受信した時刻に応じて補正した補正タイミングで、前記第２ローラの駆動態様を変更するように構成されていることを特徴とする、
   画像形成装置。
2. 前記第１デバイスは、前記トリガの発生から前記変更タイミングが経過すると前記第１ローラの駆動態様を変更し、
   変更される前記第１ローラおよび前記第２ローラの駆動態様が、当該ローラの回転速度であることを特徴とする、
   請求項１に記載の画像形成装置。
3. 前記第２デバイスは、前記変更タイミングを前記発生時刻と前記パケットを受信した前記時刻との差により補正することで前記補正タイミングを決定することを特徴とする、
   請求項１または２記載の画像形成装置。
4. 前記第１ローラおよび前記第２ローラは、同規格のステッピングモータで駆動される部品であり、
   前記第１デバイスおよび前記第２デバイスは、それぞれ前記ステッピングモータのドライバとして機能する制御コンピュータと当該デバイス内の時計測を行うタイマとを備えた半導体デバイスであり、
   前記第１デバイスは、前記検知手段が前記シートを検知したときの前記タイマによるタイマ計測値を前記トリガの前記発生時刻として前記パケットに付加し、
   前記パケットを受信した前記第２デバイスは、当該パケットを受信したときの前記タイマによるタイマ計測値を前記パケットを受信した時刻として、当該パケットに含まれる前記発生時刻に応じて前記補正タイミングを決定することを特徴とする、
   請求項１〜３のいずれか１項記載の画像形成装置。
5. 前記半導体デバイスには、所定のクロック信号をパルス幅変調するＰＷＭ回路が設けられており、このＰＷＭ回路から出力された変調信号により前記ステッピングモータの回転を駆動することを特徴とする、
   請求項４に記載の画像形成装置。
6. 前記パケットには、変更タイミングとして変速指定パルス数が含まれており、
   前記第２デバイスの制御コンピュータは、前記ＰＷＭ回路から前記パケットを受信した時点のＰＷＭ周波数を取得するとともに、前記補正タイミングと前記ＰＷＭ周波数とに基づいてパルス数を換算し、換算したパルス数を前記変速指定パルス数から減算したパルス数に基づいて前記第２ローラを駆動するステッピングモータの変速タイミングを決定することを特徴とする、
   請求項５に記載の画像形成装置。
7. 前記第２デバイスの制御コンピュータは、前記変速タイミングに基づいて前記第２デバイスのＰＷＭ回路のＰＷＭ周波数を徐々に切り替えることを特徴とする、
   請求項６に記載の画像形成装置。
8. 前記第２デバイスが前記パケットを受信した後、前記第１ローラと前記第２ローラとが同一速度で回転しあるいは同時期に回転を停止することを特徴とする、
   請求項１〜７のいずれか１項に記載の画像形成装置。
9. 前記第１デバイスは、前記第２デバイス以外のデバイスに向けた一つ以上のパケットを発行可能であり、各パケットは、送信前に所定のメモリに逐次蓄積されることを特徴とする、
   請求項１〜８のいずれか１項に記載の画像形成装置。
10. 前記メモリは先入れ先出しの構造を有するバッファメモリであることを特徴とする、
    請求項９記載の画像形成装置。
11. 所定のシートへの画像形成を行う画像形成装置が備える複数のアクチュエータの駆動態様を同時期に変更させる方法であって、
    各アクチュエータに、それぞれの間でパケット通信が可能で、前記アクチュエータのドライバとして機能する制御コンピュータと当該デバイス内の時計測を行うタイマとを備えた半導体デバイスと、第１アクチュエータから第２アクチュエータへ搬送される前記シートを検知する検知手段とを実装し、
    いずれかの半導体デバイスは、他の半導体デバイスに、前記検知手段による前記シートの検知をトリガとして各アクチュエータの駆動態様の変更タイミングの指示を含むパケットを発行するとともに、当該パケットに前記トリガの発生時刻を付加して当該アクチュエータを駆動制御する半導体デバイスへ送信し、
    前記パケットを受信した半導体デバイスは、当該パケットを解釈することにより、前記変更タイミングを前記発生時刻および当該パケットを受信した時刻に応じて補正した補正タイミングで当該アクチュエータの駆動態様を変更することを特徴とする、
    画像形成装置の制御方法。

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