JP2018074356A - クロック再生回路，半導体集積回路装置およびｒｆタグ - Google Patents

クロック再生回路，半導体集積回路装置およびｒｆタグ Download PDF

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Abstract

【課題】所望の周波数のクロックを生成することができるクロック再生回路，半導体集積回路装置およびＲＦタグの提供を図る。
【解決手段】位相が異なる多相クロックＣＫ1〜ＣＫnを生成する多相クロック生成回路３０と、前記多相クロックのそれぞれと出力ノードＮ3の接続を制御する複数のスイッチ素子３３-1〜３３-nと、前記多相クロックとデータ入力Ｄinの位相を比較して、位相差が所定の範囲内にある少なくとも２つのクロックに対応する、前記複数のスイッチ素子の少なくとも２つをオン状態に制御するスイッチ制御回路３１と、を有し、オン状態に制御された前記少なくとも２つのスイッチ素子を介した、前記多相クロックの少なくとも２つの選択されたクロックを位相補完して出力クロックＣＬＫを再生する。
【選択図】図８

Description

本発明は、クロック再生回路，半導体集積回路装置およびＲＦタグに関する。
近年、低消費電力で動作する有機半導体電界効果トランジスタ(有機半導体ＦＥＴ(Field Effect Transistor)が研究・開発され、その適用対象として、例えば、ＲＦＩＤ(Radio Frequency IDentification)が注目されている。ここで、ＲＦＩＤは、電波を用いてＲＦタグのデータを非接触で読み書きするものであり、ＲＦＩＤ(ＲＦタグ)には、例えば、ISO 14443やISO 15693などの規格により、２０〜１００ｋｂ／ｓ程度の動作速度が求められている。
ところで、例えば、シリコン半導体を適用したＲＦタグは、リーダ(リーダライタ)から送られてくる13.56ＭＨｚの信号を受け取って分周し、所定の周波数のクロックを再生(生成)している。具体的に、例えば、ISO 15693では、リーダからの13.56ＭＨｚの搬送波を1/512分周して26ＫＨｚのクロックを生成し、また、ISO 14443では、1/128分周して106ＫＨｚのクロックを生成し、それぞれシンボルレートのクロックとして使用している。
しかしながら、有機半導体を適用したＲＦタグにおいて、発振器の動作周波数は、例えば、百ＫＨｚオーダーであり、リーダからの13.56ＭＨｚの搬送波を分周してシンボルレートのクロックを生成するのは難しい。
ところで、従来、ＲＦタグ等に適用するクロック再生回路(ＣＤＲ回路：Clock Data Recovery Circuit)としては、様々な提案がなされている。
特開２００３−３３３０２１号公報 特開２０１０−２００２２０号公報 特開２００１−１８６１１２号公報 特開２０００−３３２７３６号公報
前述したように、例えば、有機半導体を適用したＲＦタグでは、シリコン半導体を適用したＲＦタグのように、リーダから送られてくる信号を分周してシンボルレートのクロックを生成するのは困難なものとなっている。
また、クロック再生回路(ＣＤＲ)では、通常、ＰＬＬ(Phase Locked Loop)に基づいてクロックを生成する。この場合、電圧制御発振器(ＶＣＯ：Voltage Controlled Oscillator)を使用することになるが、有機半導体ではバラツキが大きいため、生成(再生)したクロックが所望の周波数にロックしない虞もある。
なお、本実施形態に係るクロック再生回路，半導体集積回路装置およびＲＦタグは、有機半導体を適用したものに限定されず、シリコン半導体および化合物半導体を始めとする様々な半導体を適用したものであってもよい。
一実施形態によれば、位相が異なる多相クロックを生成する多相クロック生成回路と、前記多相クロックのそれぞれと出力ノードの接続を制御する複数のスイッチ素子と、スイッチ制御回路と、を有するクロック再生回路が提供される。
前記スイッチ制御回路は、前記多相クロックとデータ入力の位相を比較して、位相差が所定の範囲内にある少なくとも２つのクロックに対応する、前記複数のスイッチ素子の少なくとも２つをオン状態に制御する。前記クロック再生回路は、オン状態に制御された前記少なくとも２つのスイッチ素子を介した、前記多相クロックの少なくとも２つの選択されたクロックを位相補完して出力クロックを再生する。
開示のクロック再生回路，半導体集積回路装置およびＲＦタグは、所望の周波数のクロックを生成することができるという効果を奏する。
図１は、ＲＦＩＤの一例を概略的に示すブロック図である。 図２は、本実施形態のＲＦタグの一例を模式的に示すブロック図である。 図３は、図２に示すＲＦタグにおけるアナログＦＥの一例を示すブロック図である。 図４は、ISO 15693における符号化方式を説明するための図(その１)である。 図５は、ISO 15693における符号化方式を説明するための図(その２)である。 図６は、ISO 15693における符号化方式を説明するための図(その３)である。 図７は、ISO 14443Aにおける符号化方式を説明するための図である。 図８は、図３に示すクロック再生回路の第１実施例を示すブロック図である。 図９は、図８に示すクロック再生回路の変形例を示すブロック図である。 図１０は、図９に示すクロック再生回路の一例を詳細に示す回路図である。 図１１は、図１０に示すスイッチ回路における各フリップフロップの動作を説明するための図である。 図１２は、図１０に示すクロック再生回路における出力クロックの再生動作の例を説明するための図である。 図１３は、図３に示すクロック再生回路の第２実施例を示すブロック図である。 図１４は、図８に示す多相クロック生成回路の例を示す回路図である。 図１５は、図２に示すＲＦタグにおいて、リアルタイムクロック生成回路を設けない構成例を説明するための図(その１)である。 図１６は、図２に示すＲＦタグにおいて、リアルタイムクロック生成回路を設けない構成例を説明するための図(その２)である。 図１７は、図２に示すＲＦタグにおいて、リアルタイムクロック生成回路を設けない構成例を説明するための図(その３)である。
まず、クロック再生回路，半導体集積回路装置およびＲＦタグの実施例を詳述する前に、ＲＦＩＤ(ＲＦＩＤシステム)の一例を説明する。図１は、ＲＦＩＤの一例を概略的に示すブロック図である。
図１に示されるように、ＲＦＩＤシステムは、ＲＦタグ１およびリーダライタ(リーダ)２を含み、ＲＦタグ１は、タグＩＣ(半導体集積回路装置)１０およびアンテナ１１を含む。タグＩＣ１０は、ＲＦタグ１に設けられたアンテナ１１と、リーダ２に設けられたアンテナ２１を介して、例えば、リーダ２から無線により電力を受け取ると共に、リーダ(リーダライタ)２との間でデータの遣り取りを行う。
タグＩＣ１０は、例えば、電源生成回路１２，復調回路１３，送信回路／変調回路１４，制御回路１５，センサインターフェース(センサＩ／Ｆ)１６および不揮発性メモリ１７を含む。電源生成回路１２は、整流回路１２１およびレギュレータ１２２を含み、例えば、アンテナ１１を介して受け取った、リーダ２(アンテナ２１)の信号から電力を生成し、タグＩＣ１０の各回路に供給する。
復調回路１３は、クロック再生回路(ＣＤＲ回路)３を含み、アンテナ１１を介して受け取ったリーダ２の信号に基づいて、クロックを生成(生成)すると共に、その生成したクロックを用いてデータの復調等を行う。なお、本実施形態のクロック再生回路は、図１に示すＲＦＩＤシステムにおけるタグＩＣ１０の復調回路１３に設けられるものに限定されないのはもちろんである。
送信回路／変調回路１４は、ＲＦタグ１(タグＩＣ１０)からのデータを変調してアンテナ１１から送信するための回路であり、ＲＦタグ１から送信するデータやＩＤ(IDentification)は、例えば、フラッシュＥＥＰＲＯＭ等の不揮発性メモリ１７に格納されている。また、センサＩ／Ｆ１６は、例えば、温度センサ等のセンサからのデータを受け取るためのものであり、ＲＦＩＤシステムの用途に応じて様々なセンサからのデータを受け取る。
制御回路１５は、例えば、復調回路１３，送信回路／変調回路１４，センサＩ／Ｆ１６および不揮発性メモリ１７等を制御して、ＲＦＩＤシステムに求められる制御を行って、アンテナ１１(２１)を介して、リーダ２との間でデータの遣り取りを行う。
なお、制御回路１５，送信回路／変調回路１４，センサＩ／Ｆ１６および不揮発性メモリ１７等で使用するクロックは、復調回路１３に設けられたクロック再生回路３により生成される。すなわち、ＲＦタグ１がリーダ２からの信号を受信するには、シンボルレートのクロック生成が求められることになる。
以下、クロック再生回路，半導体集積回路装置およびＲＦタグの実施例を、添付図面を参照して詳述する。図２は、本実施形態のＲＦタグの一例を模式的に示すブロック図である。図２に示されるように、本実施形態のＲＦタグ１は、センサ本体回路部１ａ，近距離無線通信回路部１ｂ，リアルタイムクロック生成回路(ＲＴＣ)１ｃおよびバッテリ１ｄを含む。
センサ本体回路部１ａは、例えば、シリコントランジスタを含むシリコン半導体集積回路(シリコンＩＣ)で形成され、また、近距離無線通信回路部１ｂは、例えば、有機トランジスタを含む有機半導体集積回路(有機ＩＣ)で形成される。センサ本体回路部１ａおよびリアルタイムクロック生成回路１ｃは、バッテリ１ｄの電力供給を受けて動作する。ここで、リアルタイムクロック生成回路１ｃは、常時(非動作時にも)、バッテリ１ｄの電力が供給されていてリアルタイムクロックＲＣＫを生成する。また、センサ本体回路部１ａは、通常はオフ状態(ノーマリオフ)となっていて、例えば、近距離無線通信回路部１ｂからのパワーオン信号ＰＯＮが入力された後にバッテリ１ｄの電力が供給されて動作状態になる。
すなわち、本実施形態のＲＦタグ１において、リアルタイムクロック生成回路１ｃは、常時、バッテリ１ｄから電力供給を受けて駆動され、生成されたリアルタイムクロックＲＣＫを、近距離無線通信回路部１ｂのアナログＦＥ１０５に出力するようになっている。ここで、通常、入手可能なリアルタイムクロックＲＣＫの周波数は、例えば、32.8ＫＨｚである。なお、常時駆動されているリアルタイムクロック生成回路１ｃの消費電力は、例えば、ナノワット(ｎＷ)程度といった低電力である。
センサ本体回路部１ａは、パワーマネジメントユニット１０１，マイクロコントローラユニット(ＭＣＵ)１０２，センサ１０３およびＢＬＥ制御部(ＢＬＥ：Bluetooth（登録商標） Low Energy（登録商標）)１０４を含む。近距離無線通信回路部１ｂは、アナログフロントエンド(アナログＦＥ)１０５およびロジック部１０６を含む。リーダ２は、近距離無線通信回路部(ＮＦＣ：Near Field Communication)２０１およびＢＬＥ制御部(ＢＬＥ)２０２を含む。
ここで、リーダ２は、例えば、スマートフォン等であり、ＲＦタグ１は、例えば、人体に貼着して体温や脈拍を測定し、或いは、輸送する荷物に貼着して輸送時の温度等を測定するためのもので、所定のＩＤ(IDentification)が格納されている。そして、例えば、スマートフォン(リーダ)２により、ＲＦタグ１の所定のＩＤが確認された後、例えば、ＲＦタグ１に記憶された人体の体温や脈拍、或いは、輸送時における荷物の温度や湿度の変化のデータをリーダ２が取得するようになっている。このリーダ２が取得するＲＦタグ１(センサ本体回路部１ａ)のデータ(人体の体温等のデータ)は、センサ本体回路部１ａのＢＬＥ１０４からリーダ２のＢＬＥ２０２へ無線で伝送される。
また、近距離無線通信回路部(有機ＩＣ)１ｂおよびアンテナ１１は、例えば、廉価な印刷により製造することができるため、使用される度に廃棄(使い捨て)される。これに対して、シリコン半導体集積回路１ａ，リアルタイムクロック生成回路１ｃおよびバッテリ１ｄは、高価なため複数回繰り返して再使用可能となっている。なお、上述したＲＦタグ１の適用は、単なる例であり、人体や荷物に貼着して体温や温度変化を取得するために限定されないのはもちろんである。
図３は、図２に示すＲＦタグにおけるアナログＦＥの一例を示すブロック図である。図３に示されるように、アナログＦＥ(アナログフロントエンド)１０５は、ＰＬＬ回路(ＰＬＬ)１５０，復調器１５６およびＣＤＲ(Clock Data Recovery Circuit：クロック再生回路)３を含む。ＰＬＬ回路１５０は、例えば、８分周器１５１，位相比較器(ＰＦＤ)１５２，チャージポンプおよびローパスフィルタ(ＣＰ，ＬＰＦ)１５３，電圧制御発振器(ＶＣＯ)１５４および１３分周器１５５を含む。これにより、例えば、リアルタイムクロック生成回路(ＲＴＣ)１ｃからの32768ＨｚのリアルタイムクロックＲＣＫを、１３／８倍して、53248Ｈｚ(53.248ＫＨｚ)の信号を出力する。
ここで、復調器１５６は、26484ｂｐｓのデータを出力する。また、ISO 15693規格では、13.56ＭＨｚ／256＝52.96875ＫＨｚのクロックが求められ、また、ISO 14443規格では、13.56ＭＨｚ／64＝211.875ＫＨｚのクロックが求められる。すなわち、ＰＬＬ回路１５０の出力クロックの53.248ＫＨｚは、ISO 15693規格で求められる52.96875ＫＨｚに近い周波数であり、また、ＰＬＬ回路１５０の出力クロックの４倍の212.992ＫＨｚは、ISO 14443規格で求められる211.875ＫＨｚに近い周波数である。
このように、ＰＬＬ回路１５０の出力クロックの53.248ＫＨｚは、例えば、復調器１５６が出力するデータレートに対して約０．５％の周波数誤差がある。そのため、例えば、誤差を０．５％と仮定すると、クロック２００回で１周期分の位相ずれを起こすことになる。これは、例えば、ＮＦＣ通信(近距離無線通信)におけるコマンドと同等の長さであるため、そのまま使用すると、コマンドの受信中にタイミングずれによるビットエラーを起こす虞がある。なお、図３に示すクロック再生回路(ＣＤＲ)３の実施例は、図８〜図１３を参照して詳述する。
図４〜図６は、ISO 15693における符号化方式を説明するための図であり、図４は、ISO 15693におけるパルス位置変調(ＰＰＭ：Pulse Position Modulation)を説明するためのものである。また、図５(a)は、ISO 15693におけるＳＯＦ(Start Of Frame)を示し、図５(b)は、ISO 15693におけるＥＯＦ(End Of Frame)を示し、そして、図６は、ISO 15693によるコマンド信号の一例を示す。
図４に示されるように、ISO 15693における符号化方式は、ＰＰＭ方式であり、ポーズ(１周期(75.52μs)の１／８の期間(9.44μs)だけ低レベル『０』)が現れる位置によって、"００"，"０１"，"１０"，"１１"の４通りを表すようになっている。そのため、図４における４つのタイミングＴ１〜Ｔ４でポーズ(『０』)の有無を判定すれば、データを確認することができる。ただし、図５(a)に示すＳＯＦおよび図５(b)に示すＥＯＦは例外であり、図４におけるタイミングＴ１〜Ｔ４のいずれかで、１周期に１つだけのポーズが現れるとは限らない。
図６に示されるように、ISO 15693によるコマンド信号の一例を、図４に示すタイミングＴ１〜Ｔ４で判定することにより、例えば、そのコマンド信号のデータが、"００"，"０１"，"１０"，"１１"，…であることが分かる。
図７は、ISO 14443Aにおける符号化方式を説明するための図であり、例えば、３つのシーケンス(シーケンスＸ：半ビット持続時間の後ポーズを発生、シーケンスＹ：全ビット持続時間無変調状態、シーケンスＺ：ビット持続時間の最初にポーズを発生)を含む。これらシーケンスＸ，Ｙ，Ｚにより論理"０"および"１"を表すようになっている。このように、本実施形態の適用は、ISO 15693による符号化方式に限定されるものではなく、ISO 14443A(ISO 14443)を始めとして、他の様々な符号化方式であっても適用可能なのはいうまでもない。
図８は、図３に示すクロック再生回路の第１実施例を示すブロック図である。図８に示されるように、第１実施例のクロック再生回路(ＣＤＲ回路)３は、多相クロック生成回路３０からのｎ相のクロックＣＫ1〜ＣＫnを受け取るバッファ３２-1〜３２-nおよびスイッチ素子３３-1〜３３-nを含む。さらに、クロック再生回路３は、スイッチ素子３３-1〜３３-nの接続(オン／オフ)を制御するスイッチ制御回路３１，再生されたクロック(出力クロック)ＣＬＫの出力ノードＮ3に接続された容量３４，バッファ３５およびフリップフロップ３６を含む。
スイッチ制御回路(位相比較)３１は、多相クロック生成回路３０からのｎ相クロックＣＫ1〜ＣＫnと、データ入力Ｄinの位相を比較し、その比較結果に基づいて、対応するスイッチ素子３３-1〜３３-nの接続を制御する。なお、クロックＣＫ1〜ＣＫnの相数は十分大きな値とし、複数のスイッチ素子３３-1〜３３-nは、同時にオンするものとする。そして、オン状態のスイッチ素子を介した複数の位相の異なるクロックが、容量３４により位相補間(インターポレート)される。
ここで、バッファ３５は、例えば、再生されたクロックを波形整形するためのものである。また、クロック再生回路３は、図２を参照して説明したように、有機半導体集積回路(近距離無線通信回路部)１ｂに設けられ、スイッチ素子３３-1〜３３-nとしては、例えば、ｐ型有機トランジスタが適用される。さらに、多相クロック生成回路３０は、前述した図３における電圧制御発振器(ＶＣＯ)１５４に対応する。
図８に示されるように、第１実施例のクロック再生回路３では、入力データＤinに対しても、クロックにおけるバッファ等の遅延を再現するために、ダミーのバッファ４２-1〜４２-n，４５、ダミーのスイッチ素子４３-1〜４３-nおよびダミーの容量４４が設けられている。また、入力データＤinに対しても、波形整形用のバッファ４５が設けられている。
図９は、図８に示すクロック再生回路の変形例を示すブロック図である。図９と、上述した図８の比較から明らかなように、本変形例では、入力データＤinに対して、図８における多相クロックＣＫ1〜ＣＫnに対応する数のダミーのバッファおよびスイッチ素子ではなく、１つのバッファ４２およびスイッチ素子４３が設けられている。すなわち、例えば、バッファによる遅延時間が小さい場合には、図９のように、入力データＤinに対して、１つのダミーバッファ４２およびダミースイッチ素子４３を設けるだけでよい。
なお、本変形例においても、入力データＤinに対して、再生されたクロックを波形整形するバッファ３５に対応する波形整形用のバッファ４５が設けられ、さらに、クロックの容量３４に対応する容量４４がノードＮ4に設けられている。また、入力データＤinに対して設けるダミーバッファ(４２)およびダミースイッチ素子(４３)の数は、１つに限定されず、適切な数を設けてもよく、また、不要とすることも可能である。すなわち、入力データＤinに対して設けるダミーバッファおよびダミースイッチ素子の数は、多相クロックＣＫ1〜ＣＫnの数よりも少ない数に設定することができる。
図１０は、図９に示すクロック再生回路の一例を詳細に示す回路図であり、スイッチ制御回路３１の一例を詳細に示すものである。なお、図１０では、図９におけるデータ入力Ｄinに対するスイッチ４３、並びに、再生されたクロック(出力クロックＣＬＫ)およびデータ入力Ｄinに対する波形整形用のバッファ３５，４５は省略されている。
図１０に示されるように、スイッチ制御回路３１は、多相クロックＣＫ1〜ＣＫnの数に対応したｎ個のフリップフロップ(例えば、Ｄ−フリップフロップ)３７-1〜３７-nを含む。フリップフロップ(第２フリップフロップ)３７-1〜３７-nは、データ入力Ｄinをデータ入力端子Ｄで受け取り、多相クロックＣＫ1〜ＣＫnをクロック入力端子(反転論理のクロック入力端子)で受け取り、スイッチの選択信号ＳＥＬ1〜ＳＥＬnを出力する。
すなわち、図１１(a)および図１１(b)に示されるように、各フリップフロップ３７-iは、データ入力Ｄinと、対応するクロックＣＫiの位相を比較し、クロックＣＫiの立ち下がりエッジでデータ入力Ｄinを取り込んで、選択信号ＳＥＬiとして出力する。スイッチ素子３３iは、例えば、ｐ型の有機トランジスタとされ、選択信号ＳＥＬiが『０』でオンし、ＳＥＬiが『１』でオフする。
ここで、選択信号ＳＥＬiが『０』となってオンするスイッチ素子３３iは、複数とされ、それらオン状態のスイッチ素子３３iを介した位相の異なる複数のクロックが容量３４の一端(出力ノードＮ3)でショートされる。また、容量３４の他端は接地され、オン状態のスイッチ素子３３iを介した位相の異なる複数のクロックは、容量３４により位相補間され、再生クロックＣＬＫとして出力される。なお、再生クロックＣＬＫは、データ入力Ｄinがデータ入力端子に入力されたフリップフロップ(第１フリップフロップ)３６のクロック入力端子(反転論理のクロック入力端子)に入力され、フリップフロップ３６から出力データＤoutが出力される。
図１２は、図１０に示すクロック再生回路における出力クロックの再生動作(補間処理)の例を説明するための図である。なお、図１２では、多相クロックとして、互いに位相が４５°異なる８相クロックを適用した場合を示す。図１１(a)および図１１(b)を参照して説明したように、各フリップフロップ３７-iは、データ入力Ｄinと対応するクロックＣＫiの位相を比較して、スイッチ素子３３iの選択信号ＳＥＬiを出力する。
図１２の左半分では、例えば、選択信号ＳＥＬ2，ＳＥＬ3，ＳＥＬ4が『０』になって３つのスイッチ素子３３-2，３３-3，３３-4がオンした場合を示す。例えば、データ入力Ｄinにおけるポーズ期間に３つのクロックＣＫ2，ＣＫ3，ＣＫ4が含まれる場合(３つのクロックＣＫ2，ＣＫ3，ＣＫ4と入力データＤinの位相差が所定の範囲内の場合)を示す。このとき、オン状態のスイッチ素子３３-2，３３-3，３３-4を介して、ノードＮ３で位相の異なる３つのクロックＣＫ2，ＣＫ3，ＣＫ4がショートされ、容量３４により位相補間(平均化)される。その結果、位相の異なる３つのクロックＣＫ2，ＣＫ3，ＣＫ4により位相補間(インターポレート)されたクロックＣＬＫが出力される。
また、図１２の右半分では、例えば、選択信号ＳＥＬ3，ＳＥＬ4，ＳＥＬ5が『０』になって３つのスイッチ素子３３-3，３３-4，３３-5がオンした場合を示す。例えば、データ入力Ｄinにおけるポーズ期間に３つのクロックＣＫ3，ＣＫ4，ＣＫ5が含まれる場合(３つのクロックＣＫ3，ＣＫ4，ＣＫ5と入力データＤinの位相差が所定の範囲内の場合)を示す。このとき、オン状態のスイッチ素子３３-3，３３-4，３３-5を介して、ノードＮ３で位相の異なる３つのクロックＣＫ3，ＣＫ4，ＣＫ5がショートされ、容量３４により位相補間される。これにより、位相の異なる３つのクロックＣＫ3，ＣＫ4，ＣＫ5により位相補間されたクロックＣＬＫが出力される。なお、多相クロックの相数(多相クロックの数)は、８に限定されるものではなく、また、位相補間するクロックの数も、多相クロックの数等に応じて変化するのはいうまでもない。
図１３は、図３に示すクロック再生回路の第２実施例を示すブロック図であり、図１３(a)は、図１１(a)に対応し、図１３(b)は、それぞれのフリップフロップ３７-i(３７-1〜３７-8)の出力ＤＥＴi(ＤＥＴ1〜ＤＥＴ8)の論理を取る論理回路を示す。本第２実施例のクロック再生回路では、各フリップフロップ３７-iの出力ＤＥＴ1〜ＤＥＴ8によりスイッチ素子(３３-1〜３３-8)を直接制御せずに、ＤＥＴ1〜ＤＥＴ8の論理を取って選択信号ＳＥＬi(ＳＥＬ1〜ＳＥＬ8)を生成する。すなわち、それぞれのスイッチ素子(３３-1〜３３-8)は、論理回路により論理処理(図１３(b)では論理積処理)された選択信号ＳＥＬ1〜ＳＥＬ8により接続が制御されるようになっている。なお、図１３(b)に示す複数のアンドゲートによる論理回路は、単なる一例であり、ノアゲートを始めとして様々な論理ゲートを適用してもよい。
図１４は、図８に示す多相クロック生成回路の例を示す回路図であり、図１４(a)は、８相クロック(互いに位相が４５°異なるＣＫ1〜ＣＫ8)を生成するものを示し、図１４(b)は、９相クロック(互いに位相が４０°異なるＣＫ1〜ＣＫ9)を生成するものを示す。また、有機半導体(有機トランジスタ)により、多相クロック生成回路３０(１５４)を形成する場合、各段の遅延ばらつきが大きいため、例えば、２７段のリングオシレータにおける９段の出力のみを使用することもできる。すなわち、２７段のリングオシレータにおいて、３段ごとの出力を使用して９相のクロックＣＫ1〜ＣＫ9を生成することもできる。
図１５〜図１７は、図２に示すＲＦタグにおいて、リアルタイムクロック生成回路を設けない構成例を説明するための図である。図２を参照して説明したＲＦタグ１において、近距離無線通信回路部１ｂは、常時、バッテリ１ｄの電力供給を受けて動作するリアルタイムクロック生成回路１ｃからのリアルタイムクロック(参照クロック)ＲＣＫを使用して動作するようになっている。
これに対して、本実施形態のＲＦタグ(半導体集積回路装)では、リアルタイムクロック生成回路１ｃを設けずに、近距離無線通信回路部１ｂが使用する参照クロック(リアルタイムクロックに相当)ＲＣＫを、ダミーコマンドから生成するようになっている。すなわち、ＲＦタグ１をリーダ(例えば、スマートフォン)２に近接させた状態で、例えば、リーダ２から送られてくる、実際のコマンドＣＭＤrの前のダミーコマンドＣＭＤdを受信する。このダミーコマンドＣＭＤdには、ＵＩＤ(Uer IDentifier)として、例えば、"０１０１０１０１…"といった所定のパターンが埋め込まれており、ＲＦタグ１は、このダミーコマンドＣＭＤdに埋め込まれた所定のパターンから参照クロックＲＣＫを生成する。
ここで、ダミーコマンドＣＭＤdに埋め込まれた所定のパターンから参照クロックＲＣＫを生成するとき、例えば、ＰＬＬ回路のループを閉じて電圧制御発振器(ＶＣＯ)３０の周波数を粗く設定(大まかに調整)する。その後、例えば、図８〜図１２を参照して説明した処理を行って出力クロック(再生クロック)ＣＬＫを生成し、データ入力Ｄinからデータ出力Ｄoutを出力する。
図１６に示されるように、例えば、ISO 15693の符号化方式を適用する場合、ダミーコマンドＣＭＤdのＵＩＤとして"１１１１１１…"と『１』が続くデータを送ることで、75.52μsに１回だけポーズ(9.44μs)が挿入するパターンを生成することができる。また、例えば、ISO 14443A(ISO 14443のtype A)の符号化方式を適用する場合、同様に、ＣＭＤdのＵＩＤとして"１１１１１１…"と『１』が続くデータを送ることで、規格により決められた所定のポーズが挿入するパターンを生成することもできる。
さらに、図１７に示されるように、参照クロックＲＣＫを生成するためのダミーコマンドＣＭＤdは、実際のコマンドＣＭＤrの前に、複数回連続して送ることもできる。このように、ダミーコマンドＣＭＤdを複数回送ることにより、ＰＬＬ回路１０５による周波数の調整精度を高くすることができるが、実際のコマンドＣＭＤrを受信するまでの時間は長くなる。このように、参照クロックＲＣＫを、ダミーコマンドＣＭＤdから生成することにより、例えば、図２を参照して説明したリアルタイムクロック生成回路１ｃによる消費電力も削減して、より一層の省電力化が可能になる。
以上、詳述したように、本実施形態のクロック再生回路は、例えば、図１を参照して説明したＲＦＩＤシステムにおけるタグＩＣ(半導体集積回路装置：ＲＦタグ)として適用することができるが、ＲＦＩＤシステムへの適用に限定されるものではない。また、本実施形態は、例えば、有機半導体を適用したＲＦタグへの適用に大きな効果が見込めるが、適用するトランジスタも有機半導体に限定されないのはもちろんである。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き替え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
１ ＲＦタグ
１ａ センサ本体回路部
１ｂ，２０１ 近距離無線通信回路部(ＮＦＣ)
１ｃ リアルタイムクロック生成回路(ＲＴＣ)
１ｄ バッテリ
２ リーダライタ(リーダ，スマートフォン)
３ クロック再生回路(ＣＤＲ回路)
１１，２１ アンテナ
１２ 電源生成回路
１３ 復調回路
１４ 送信回路／変調回路
１５ 制御回路
１６ センサＩ／Ｆ
１７ 不揮発性メモリ
３０，１５４ 多相クロック生成回路(電圧制御発振器：ＶＣＯ)
１０１ パワーマネジメントユニット
１０２ マイクロコントローラユニット(ＭＣＵ)
１０３ センサ
１０４，２０２ ＢＬＥ制御部
１０５ アナログフロントエンド(アナログＦＥ)
１０６ ロジック部
１５０ ＰＬＬ回路(ＰＬＬ)
１５６ 復調器(復調回路)
１５１ ８分周器
１５２ 位相比較器(ＰＦＤ)
１５３ チャージポンプおよびローパスフィルタ(ＣＰ，ＬＰＦ)
１５５ １３分周器

Claims (16)

  1. 位相が異なる多相クロックを生成する多相クロック生成回路と、
    前記多相クロックのそれぞれと出力ノードの接続を制御する複数のスイッチ素子と、
    前記多相クロックとデータ入力の位相を比較して、位相差が所定の範囲内にある少なくとも２つのクロックに対応する、前記複数のスイッチ素子の少なくとも２つをオン状態に制御するスイッチ制御回路と、を有し、
    オン状態に制御された前記少なくとも２つのスイッチ素子を介した、前記多相クロックの少なくとも２つの選択されたクロックを位相補完して出力クロックを再生する、
    ことを特徴とするクロック再生回路。
  2. さらに、
    前記データ入力を、前記出力クロックにより判定してデータ出力を生成するデータ判定回路を有する、
    ことを特徴とする請求項１に記載のクロック再生回路。
  3. 前記データ判定回路は、前記データ入力を入力端子で受け取ると共に、前記出力クロックをクロック端子で受け取る第１フリップフロップを含む、
    ことを特徴とする請求項２に記載のクロック再生回路。
  4. 前記出力ノードには、容量素子が設けられ、
    前記容量素子により、少なくとも２つの前記選択されたクロックを位相補完して前記出力クロックを再生する、
    ことを特徴とする請求項２または請求項３に記載のクロック再生回路。
  5. 前記多相クロックのそれぞれは、バッファを介して対応する前記スイッチ素子に入力され、
    前記データ入力は、前記バッファに対応する数のダミーバッファおよび前記スイッチ素子に対応する数のダミースイッチ素子を介して前記データ判定回路の前記入力端子に入力されると共に、前記出力ノードに設けられた前記容量素子に対応するダミー容量素子が設けられる、
    ことを特徴とする請求項４に記載のクロック再生回路。
  6. 前記多相クロックのそれぞれは、バッファを介して対応する前記スイッチ素子に入力され、
    前記データ入力は、前記多相クロックの数よりも少ないダミーバッファおよびダミースイッチ素子を介して前記データ判定回路の前記入力端子に入力される、
    ことを特徴とする請求項４に記載のクロック再生回路。
  7. 前記スイッチ制御回路は、
    前記データ入力を入力端子で受け取ると共に、前記多相クロックのそれぞれをクロック端子で受け取る複数の第２フリップフロップを含み、
    前記複数の第２フリップフロップのそれぞれの出力は、対応する前記スイッチ素子の接続を制御する、
    ことを特徴とする請求項１乃至請求項６のいずれか１項に記載のクロック再生回路。
  8. バッテリに接続されたセンサ本体回路部と、
    前記バッテリで駆動され、リアルタイムクロックを生成するリアルタイムクロック生成回路と、
    前記リアルタイムクロックを受け取って動作する近距離無線通信回路部と、
    を有することを特徴とする半導体集積回路装置。
  9. 前記リアルタイムクロック生成回路には、非動作時にも前記バッテリの電力が供給され、
    前記センサ本体回路部には、前記近距離無線通信回路部からのパワーオン信号が入力された後に前記バッテリの電力が供給される、
    ことを特徴とする請求項８に記載の半導体集積回路装置。
  10. センサ本体回路部と、
    所定のパターンが埋め込まれたダミーコマンドから参照クロックを生成し、前記参照クロックにより動作する近距離無線通信回路部と、
    を有することを特徴とする半導体集積回路装置。
  11. 前記ダミーコマンドは、実際のコマンドよりも前に送信される、
    ことを特徴とする請求項１０に記載の半導体集積回路装置。
  12. 前記センサ本体回路部は、シリコン半導体を有し、
    前記近距離無線通信回路部は、有機半導体を有する、
    ことを特徴とする請求項８乃至請求項１１のいずれか１項に記載の半導体集積回路装置。
  13. 前記近距離無線通信回路部は、請求項１乃至請求項７のいずれか１項に記載のクロック再生回路を含む、
    ことを特徴とする請求項１２に記載の半導体集積回路装置。
  14. 前記近距離無線通信回路部は、ＰＬＬ回路を含み、前記出力クロックの周波数逓倍を行う、
    ことを特徴とする請求項１３に記載の半導体集積回路装置。
  15. 前記多相クロック生成回路は、前記ＰＬＬ回路における電圧制御発振器である、
    ことを特徴とする請求項１４に記載の半導体集積回路装置。
  16. 請求項８乃至請求項１５のいずれか１項に記載の半導体集積回路装置と、
    リーダライタとの間で信号を遣り取りするためのアンテナと、を有する、
    ことを特徴とするＲＦタグ。
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