JP2018014431A - 配線基板及び配線基板、半導体装置の製造方法 - Google Patents

配線基板及び配線基板、半導体装置の製造方法 Download PDF

Info

Publication number
JP2018014431A
JP2018014431A JP2016143472A JP2016143472A JP2018014431A JP 2018014431 A JP2018014431 A JP 2018014431A JP 2016143472 A JP2016143472 A JP 2016143472A JP 2016143472 A JP2016143472 A JP 2016143472A JP 2018014431 A JP2018014431 A JP 2018014431A
Authority
JP
Japan
Prior art keywords
support
wiring board
resin
resin layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016143472A
Other languages
English (en)
Other versions
JP6776686B2 (ja
Inventor
小林　茜
Akane Kobayashi
茜 小林
泰人 芥川
Yasuhito Akutagawa
泰人 芥川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Priority to JP2016143472A priority Critical patent/JP6776686B2/ja
Publication of JP2018014431A publication Critical patent/JP2018014431A/ja
Application granted granted Critical
Publication of JP6776686B2 publication Critical patent/JP6776686B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】半導体装置の製造効率の改善に供される配線基板と、製造効率が改善された半導体装置と、当該半導体装置を製造する方法を提供する。【解決手段】配線基板は、透明性を有する支持体と、支持体の主面上の一部に設けられた、光の照射により分解可能な樹脂をからなる剥離層と、剥離層上に設けられた第１樹脂層、第１樹脂層上に設けられた第２樹脂層、及び少なくとも第１樹脂層及び第２樹脂層の間に設けられた配線パターンを有する積層体とを含み、配線パターンの一部が支持体に接触している。【選択図】図２

Description

本発明は、配線基板及び配線基板、半導体装置の製造方法に関する。
近年、半導体チップ及び外部接続部材を用いた半導体装置が、電子機器及び自動車等の様々な分野に用いられている。下記特許文献１には、半導体チップ上に再配線層及び外部接続端子を有する外部接続部材が直接形成される半導体装置の製造方法が記載されている。この製造方法では、再配線層及び外部接続端子を有する外部接続部材が半導体チップ領域内に形成される。当該製造方法によって設けられた半導体装置は、Ｆａｎ−ｉｎ型のＷＬＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ：ウエハレベルパッケージ）と呼ばれている。
また、下記特許文献２には、支持基板に固定された半導体チップの周囲を覆う絶縁層を形成し、当該半導体チップ上及び当該絶縁層上に再配線層及び外部接続端子を有する外部接続部材が形成される半導体装置の製造方法が記載されている。この製造方法では、半導体チップの外縁より外側の周辺領域にも再配線層及び外部接続端子を有する外部接続部材が形成される。当該製造方法によって設けられた半導体装置は、Ｆａｎ−ｏｕｔ型のＷＬＰと呼ばれている。
特開平１１−１１１８９６号公報 特開２０１１−１８７４７３号公報
上記特許文献１に記載される製造方法では、外部接続部材は半導体チップ領域内に形成されるため、外部接続端子の数及び位置が制限される。また、特許文献１、２に記載される製造方法では、個片化された半導体チップ上に直接外部接続部材を形成するので、半導体装置の製造効率が低くなる。
本発明は、半導体装置の製造効率の改善に供される配線基板と、これを用いた半導体装置を製造する方法を提供することを目的とする。
本発明の一態様に係る配線基板は、透明性を有する支持体と、支持体の主面上の一部に設けられた、光の照射により分解可能な樹脂からなる剥離層と、剥離層上に設けられた第１樹脂層、第１樹脂層上に設けられた第２樹脂層、及び少なくとも第１樹脂層及び第２樹脂層の間に設けられた配線パターンを有する積層体とを含み、配線パターンの一部分が支持体に接触している。
また、支持体の線膨張係数は、−１ｐｐｍ／℃以上１０ｐｐｍ／℃以下であってもよい。
また、支持体はガラス基板であってもよい。
支持体の主面の最大高さ粗さは、０．０１μｍ以上５μｍ以下であってもよい。
また、剥離層の厚さは、０．１μｍ以上１０μｍ以下であってもよい。
また、積層体の厚さは、０．００１ｍｍ以上１ｍｍ以下であってもよい。
また、本発明の他の一態様に係る配線基板の製造方法は、第１樹脂層を感光性樹脂を用いて形成する工程を含んでもよい。
また、本発明の他の一態様に係る半導体装置の製造方法は、上述の配線基板を準備する工程と、配線基板の積層体に半導体チップを搭載すると共に、配線パターンに半導体チップを接合する工程と、支持体を介して剥離層に光を照射することによって、支持体を積層体から剥離する工程と、を備える。
また、光はレーザー光であってもよい。
また、上記半導体装置の製造方法は、配線パターンに接合された半導体チップを封止樹脂で覆う工程を更に備えてもよい。
また、上記半導体装置の製造方法は、配線基板を切断して小片化する工程を更に備えてもよい。
また、上記半導体装置の製造方法は、支持体を積層体から剥離した工程後、積層体に外部接続端子を設ける工程と、積層体を切断して個片化する工程と、を更に備えてもよい。
本発明によれば、半導体装置の製造効率の改善及び半導体装置の薄型化に供される配線基板と、これを用いた半導体装置を製造する方法を提供できる。更に、当該配線基板によれば、支持体のもう一方の主面より配線パターンを観察ができるため、半導体チップ搭載前等に配線基板を切断する場合、アライメントマーク用に形成した配線パターンによって位置合わせし、支持体のもう一方の主面から切断することができる。
本発明の一実施形態に係る配線基板を用いて製造された半導体装置を説明する図 本発明の一実施形態に係る配線基板を説明する図 配線基板の製造方法の一例を説明する図 配線基板の製造方法の一例を説明する図 配線基板の製造方法の一例を説明する図 配線基板の製造方法の一例を説明する図 配線基板の製造方法の一例を説明する図 配線基板の製造方法の一例を説明する図 本発明の一実施形態に係る半導体装置の製造方法を説明する図 本発明の一実施形態に係る半導体装置の製造方法を説明する図 本発明の一実施形態に係る半導体装置の製造方法を説明する図 本発明の一実施形態に係る半導体装置の製造方法を説明する図 本発明の一実施形態に係る半導体装置の製造方法を説明する図 本発明の一実施形態に係る半導体装置の製造方法を説明する図 本発明の一実施形態に係る半導体装置の製造方法を説明する図 本発明の一実施形態に係る半導体装置の製造方法を説明する図 本発明の一実施形態に係る半導体装置の製造方法を説明する図 本発明の一実施形態に係る半導体装置の製造方法を説明する図 本発明の一実施形態に係る半導体装置の製造方法を説明する図 本発明の一実施形態に係る半導体装置の製造方法を説明する図 本発明の一実施形態に係る半導体装置の製造方法を説明する図
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
図１は、本実施形態の配線基板を用いて製造された半導体装置を説明する図である。図１に示されるように、半導体装置１は、積層体２１と、半導体チップ２２と、アンダーフィル２４と、モールド樹脂２５と、複数の外部接続端子３１とを備えている。なお、積層体２１の詳細については後述する。
半導体チップ２２は、例えば半導体基板表面に形成されるトランジスタ又はダイオード等を有する集積回路（ＩＣ又はＬＳＩ）であり、略直方体形状を有している。半導体チップ２２に用いられる半導体基板は、例えばシリコン基板（Ｓｉ基板）、窒化ガリウム基板（ＧａＮ基板）、又は炭化ケイ素基板（ＳｉＣ基板）等の無機物を主成分とした基板が用いられる。本実施形態では、半導体基板としてシリコン基板が用いられる。シリコン基板を用いて形成される半導体チップ２２の線膨張係数（ＣＴＥ：Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ）は、約２〜４ｐｐｍ／℃（例えば３ｐｐｍ／℃）である。本実施形態における線膨張係数は、例えば２０℃〜２６０℃の温度範囲内における温度の上昇に対応して変化する長さとする。
半導体チップ２２の表面２２ａには、突起電極（バンプとも言う）２３が設けられている。半導体チップ２２は、この突起電極２３を介して積層体２１の一方の主面２１ａにて露出する配線パターン（図示せず）と電気的に接続している。突起電極２３は、例えばＡｕ、Ａｇ、Ｃｕ、Ａｌ等の金属もしくはこれらの合金、ＣｕにＡｕめっき等を施した金属複合体、又は、Ｓｎ、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−ＢｉもしくはＡｕ系等のはんだによって形成される。突起電極２３は、半導体チップ２２の領域内全体に配置されていてもよいし、半導体チップ２２の周辺領域に配置されていてもよい。半導体チップ２２と配線基板１１とを互いに接続する方式としては、例えばワイヤボンディング方式又はフリップチップ方式が挙げられる。本実施形態では、実装面積の縮小化及び作業の効率化の観点から、フリップチップ方式によって半導体チップ２２及び積層体２１が互いに接続されている。
アンダーフィル２４は、半導体チップ２２を積層体２１上に固定及び封止するために用いられる接着剤である。アンダーフィル２４としては、例えば、エポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等を加えた材料が用いられる。アンダーフィル２４は、液状であってもよいし、フィルム状であってもよい。
モールド樹脂２５は、半導体チップ２２を覆って封止及び保護するために用いられる封止樹脂である。モールド樹脂２５としては、例えば、エポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等を加えた材料が用いられる。
外部接続端子３１は、積層体２１の他方の主面２１ｂ上に設けられている。外部接続端子３１は、積層体２１内に設けられている配線パターンを介して半導体チップ２２と電気的に接続している。外部接続端子３１は、例えばＳｎ、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ−Ｃｕ、又はＳｎ−Ｂｉ等のはんだによって形成される。外部接続端子３１がはんだから形成される場合、外部接続端子３１を形成する前に、積層体２１の他方の主面２１ｂにて配線パターンが露出した部分に、例えばＮｉめっき、Ａｕめっき、又はＳｎめっきが施されてもよく、プレソルダー処理が施されてもよく、ＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ）等の有機被膜処理が施されてもよい。
図２は、本実施形態の配線基板を説明する図である。図２に示されるように、配線基板１１は、支持体１２と、剥離層１３と、積層体２１とを備えている。積層体２１は、第１樹脂層１４、配線パターン１７、第２樹脂層１８、及び接続端子１９を有している。積層体２１の厚さは、例えば０．００１ｍｍ以上１ｍｍ以下であってもよく、０．０１ｍｍ以上０．８ｍｍ以下であってもよく、０．０３ｍｍ以上０．５ｍｍ以下であってもよく、０．００１ｍｍ以上０．８ｍｍ以下であってもよく、０．００１ｍｍ以上０．５ｍｍ以下であってもよく、０．０１ｍｍ以上０．８ｍｍ以下であってもよく、０．０１ｍｍ以上０．５ｍｍ以下であってもよい。積層体２１の厚さが０．００１ｍｍ以上であることによって、積層体２１に設けられる配線パターン１７を第１樹脂層１４及び第２樹脂層１８によって保護することができる。積層体２１の厚さが１ｍｍ以下であることによって、支持体１２と積層体２１との線膨張率等の差に起因した配線基板１１の反りを抑制できる。なお、本明細書における積層体２１の厚さとは、第１樹脂層１４の上面から第２樹脂層１８又は配線パターン１７の最上面に至るまでの厚み方向である。つまり、「厚さ」とは、配線基板１１の主面に対する垂直方向に沿った長さとする。
支持体１２は、例えば光を透過する性質（透明性）を有する材料から構成される基板である。支持体１２の主面１２ａは、例えば略矩形状、略円形状、又は略楕円形状等である。支持体１２が透過する光の波長の範囲は、例えば３００ｎｍ以上２０００ｎｍ以下でもよく、３００ｎｍ以上１１００ｎｍ以下でもよい。支持体１２は、例えばレーザー光のような特定の波長を透過する性質を有するものでもよい。支持体１２は、例えばガラス基板が用いられる。ガラスとしては、例えば石英ガラス、ホウケイ酸ガラス、無アルカリガラス、ソーダガラス、又はサファイアガラス等が用いられる。ガラスの線膨張係数は、上述した半導体チップ２２の線膨張係数と近い値であることが好ましく、例えば−１ｐｐｍ／℃以上１０．０ｐｐｍ／℃以下（又は０．５ｐｐｍ／℃以上５．０ｐｐｍ／℃以下）である。ＪＩＳ Ｂ ０６０１：２０１３に基づいた支持体１２の主面１２ａにおける最大高さ粗さＲｚは、例えば０．０１μｍ以上５μｍ以下でもよく、０．１μｍ以上３μｍ以下でもよい。支持体１２の主面１２ａの最大高さ粗さＲｚが０．０１μｍ以上であることによって、支持体１２を準備するコストの増加を抑制することができる。支持体１２の主面１２ａの最大高さ粗さＲｚが５μｍ以下であることによって、主面１２ａの凹凸に起因した配線パターン１７の断線及び短絡等を抑制できる。
剥離層１３は、支持体１２と積層体２１とを互いに密着させるための層である。剥離層１３は、支持体１２の主面１２ａ上の一部分に設けられており、光の照射により分解可能な樹脂を含んでいる。本実施形態における光はレーザー光であるので、剥離層１３に含まれる樹脂として、レーザー光が照射されることによって熱分解可能な樹脂が用いられる。剥離層１３に含まれる樹脂としては、例えばエポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の１種又はこれらの樹脂の２種類以上が混合された樹脂等が用いられる。また、剥離層１３は、銅、ニッケル、金、銀、チタン、クロム、アルミニウム等の金属およびこれらの金属酸化物を含んでいてもよい。剥離層１３の厚さは、例えば０．１μｍ〜１０μｍである。
第１樹脂層１４は、剥離層１３上に設けられる樹脂層であり、開口部１４ａを有している。第１樹脂層１４は、例えば感光性を有するポリイミド、ポリベンゾオキサゾール等の材料からなる。また、第１樹脂層１４は、無機フィラー又は有機フィラーが含まれていてもよい。第１樹脂層１４として、例えばエポキシ系の絶縁性樹脂等からなり感光性を有するソルダーレジストが用いられてもよい。第１樹脂層１４の厚さは、例えば０．５μｍ〜３０μｍである。
配線パターン１７は、例えばＡｕ、Ｃｕ、Ｎｉ等の金属から構成される導電層であり、第１樹脂層１４及び支持体１２上に設けられている。配線パターン１７は、第１樹脂層１４の開口部１４ａを介して支持体１２と接触している。配線パターン１７の厚さは、例えば１μｍ〜２０μｍである。
第２樹脂層１８は、第１樹脂層１４、及び配線パターン１７上に設けられる樹脂層であり、開口部１８ａを有している。第２樹脂層１８は、例えばポリイミド、ポリベンゾオキサゾール、エポキシ樹脂、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー、又はシリコーン等の樹脂材料及びこれらの複合材料を含む。第２樹脂層１８は、感光性材料であっても、非感光性の材料であってもよい。また、第２樹脂層１８は、無機フィラー又は有機フィラーが含まれていてもよい。第２樹脂層１８は、例えばエポキシ樹脂及びガラス繊維が組み合わせた材料を含んでもよい。第２樹脂層１８として、例えばエポキシ系の絶縁性樹脂等からなるソルダーレジストが用いられてもよい。第２樹脂層１８に設けられている開口部１８ａは、第１樹脂層１４の開口部１４ａと重なっておらず、配線パターン１７の一部を露出するように設けられている。第２樹脂層１８の厚さは、例えば０．５μｍ〜３０μｍである。
接続端子１９は、第２樹脂層１８の開口部１８ａ内に設けられる端子であり、配線パターン１７が半導体チップ２２の突起電極２３と電気的接続しやすいように設けられている。接続端子１９は、例えば共晶はんだ又は鉛フリーはんだ（Ｓｎ−Ａｇ、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ−Ｃｕ、又はＳｎ−Ｂｉ等）によって形成される。接続端子１９は、種々の金属からなる導電層上に共晶はんだ又は鉛フリーはんだが設けられた端子でもよい。また、開口部１８ａに、Ｎｉ、Ａｕ、Ｓｎ等のめっき処理を施す、又はＯＳＰ等の有機被膜処理を施すことにより、接続端子１９を形成してもよい。また、接続端子１９は、配線パターン１７に金めっきを行うことにより形成してもよい。この場合、接続端子１９の導電性が向上すると共に、接続端子１９の腐食が抑制される。半導体チップ２２の突起電極２３が金ボールバンプ（例えば、Ａｕ、Ａｕを含む合金、もしくは表面にＡｕめっきを施した金属複合体による金バンプ、又は、Ａｕ系のはんだによって形成されたバンプ）である場合、当該突起電極２３と金めっきが施された接続端子との接合性が向上する。
次に、図３Ａ〜図３Ｃ及び図４Ａ〜図４Ｃを参照しながら、本実施形態に係る配線基板の製造方法を説明する。図３Ａ〜図３Ｃ及び図４Ａ〜図４Ｃは、配線基板の製造方法の一例を説明する図である。
まず、図３Ａ）に示されるように、支持体１２の主面１２ａ上に剥離層１３を形成する。剥離層１３は、例えば印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法、又はフォトリソグラフィー法等の公知の方法にて形成される。
次に、図３Ｂに示されるように、剥離層１３上に第１樹脂層１４を設けた後、第１樹脂層１４に開口部１４ａを形成する。第１樹脂層１４は、例えば印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法等の公知の方法にて形成される。開口部１４ａは、例えば第１樹脂層１４に対してフォトリソグラフィーを行い、第１樹脂層１４の一部を除去することによって形成される。第１樹脂層１４の一部を現像処理によって除去する際、剥離層１３の一部もともに除去され、支持体１２の表面の一部が露出する。現像処理には、例えばＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液、炭酸ナトリウム水溶液等のアルカリ性溶液が用いられる。
次に、図３Ｃに示されるように、第１樹脂層１４及び支持体１２上にシード層１５を設ける。シード層１５は、例えば無電解めっき法、スパッタ法、又はＣＶＤ法等によって形成される。シード層１５は、例えば銅、ニッケル、金、銀、チタン、クロム、アルミニウム等の金属及びこれらの金属を組み合わせて形成されてもよい。本実施形態では、銅が用いられる。
次に、図４Ａに示されるように、シード層１５上に開口部１６ａを有するレジスト１６を設ける。そして、開口部１６ａによって露出されたシード層１５の一部に、例えばめっき処理を施すことによって当該一部を厚くする。ここで、シード層１５における薄い領域を第１領域１５ａとし、厚い領域を第２領域１５ｂとする。第１領域１５ａは、第１樹脂層１４及びレジスト１６の間に存在する領域である。第２領域１５ｂは、例えばＣｕ層、ＮｉめっきがなされたＣｕ層、ＡｕめっきがなされたＣｕ層、はんだめっきがなされたＣｕ層、Ａｌ層、又はＡｇ／Ｐｄ合金層等によって形成される。本実施形態では、コスト、電気特性、及び製造容易性の観点からＣｕ層が用いられる。また、レジスト１６としては、例えばネガ型又はポジ型のフォトレジストが用いられる。
次に、図４Ｂに示されるように、レジスト１６及びシード層１５における第１領域１５ａを除去することによって配線パターン１７を形成する。レジスト１６は、例えばリフトオフによって第１樹脂層１４上から除去されてもよいし、エッチングによって除去されてもよい。第１領域１５ａは、例えばウェットエッチング又はドライエッチングによって除去される。第１領域１５ａが除去されることによって、第２領域１５ｂが配線パターン１７となる。第２領域１５ｂの一部は、第１領域１５ａと同時にエッチングされてもよい。すなわち、本実施形態における配線パターン１７は、セミアディティブ法によって形成される。セミアディティブ法とは、Ｃｕ層等のシード層を形成し、所望のパターンを有するレジストをシード層上に形成し、シード層における露出した部分を電解めっき法等により厚膜化し、レジストを除去した後、薄いシード層をエッチングして配線パターンを得る方法である。
また、図４Ｂに示されるように、配線パターン１７の形成後、第２樹脂層１８を第１樹脂層１４及び配線パターン１７上に形成し、第２樹脂層１８の一部に開口部１８ａを形成する。第２樹脂層１８は、例えば印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法、又はフォトリソグラフィー法等の公知の方法にて形成される。開口部１８ａは、例えば第２樹脂層１８に対してレーザーの照射、又はフォトリソグラフィーを行い、第２樹脂層１８の一部を除去することによって形成される。開口部１８ａの形成によって、配線パターン１７の一部が露出される。
最後に、図４Ｃに示されるように、開口部１８ａ内に接続端子１９を形成する。接続端子１９は、例えば共晶はんだ又は鉛フリーはんだを開口部１８ａ内に供給することによって設けられる。以上によって、支持体１２と、剥離層１３と、第１樹脂層１４、配線パターン１７、第２樹脂層１８及び接続端子１９を含む積層体２１とを有する配線基板１１を形成する。
次に、図５Ａ〜図５Ｃ、図６Ａ〜図６Ｂ、図７Ａ〜図７Ｃ、図８Ａ〜図８Ｂ、及び図９Ａ〜図９Ｃを参照しながら、本実施形態に係る配線基板を用いて半導体装置を製造する方法を説明する。図５Ａ〜図５Ｃ、図６Ａ〜図６Ｂ、図７Ａ〜図７Ｃ、図８Ａ〜図８Ｂ、及び図９Ａ〜図９Ｃは、半導体装置の製造方法の一例を説明する図である。
まず、図５Ａに示されるように、支持体１２、剥離層１３、及び積層体２１を有する配線基板１１を準備し、例えばガラススクライバー等を用いて支持体１２を切断する。配線基板１１は、図２又は図４Ｃによって示される配線基板１１と同等である。
次に、図５Ｂ、Ｃに示されるように、配線基板１１を切断して小片化する。配線基板１１は、支持体１２の切断後、手で折るか、ランニングプライヤー等の工具を使うことによって小片化できる。配線基板１１は、支持体のもう一方の主面より配線パターン１７の観察ができるため、アライメントマーク用に形成した配線パターン１７によって位置合わせし、支持体１２の他方の主面２１ｂから切断することができる。これによって、例えば３００ｍｍ以上角のパネルにて配線基板１１を製造した後、半導体チップ２２搭載前に例えば１５０ｍｍ角等の小片に切断することが可能となる。
次に、図６Ａに示されるように、配線基板１１に複数の半導体チップ２２を搭載する。具体的には、小片化後の配線基板１１における積層体２１の一方の主面２１ａ上に、半導体チップ２２をフリップチップ方式にて搭載する。半導体チップ２２を配線基板１１に搭載する際、半導体チップ２２の突起電極２３と配線基板１１の接続端子１９（図２を参照）とが、互いに接続される。また、半導体チップ２２及び配線基板１１の間にアンダーフィル２４を設けておくことによって、半導体チップ２２及び配線基板１１を固定及び封止する。アンダーフィル２４は、半導体チップ２２を配線基板１１に搭載した後に、半導体チップ２２及び配線基板１１の間に供給してもよい。また、半導体チップ２２又は配線基板１１に予めアンダーフィル２４を付着しておき、半導体チップを配線基板に搭載すると同時にアンダーフィル２４による封止を完了させてもよい。例えば、加熱又は光照射による硬化処理をアンダーフィル２４に施すことによって、アンダーフィル２４による半導体チップ２２及び配線基板１１の固定及び封止を行う。アンダーフィル２４は、必ずしも設けなくてもよい。
次に、図６Ｂに示されるように、積層体２１の一方の主面２１ａ上にモールド樹脂２５を形成する。この際、モールド樹脂２５によって半導体チップ２２を埋設する。モールド樹脂２５は、例えばトランスファーモールド法又はポッティング法等の公知の方法にて形成される。半導体チップ２２は、モールド樹脂２５によって封止されるように覆われていてもよい。この場合、半導体チップ２２を封止樹脂であるモールド樹脂２５によって保護することができると共に、半導体チップ２２の積層体２１からの脱離を抑制できる。
次に、図７Ａに示されるように、支持体１２を介して剥離層１３にレーザー光Ｌを照射する。支持体１２全体に渡ってレーザー光Ｌを照射してもよいし、支持体１２の所望の位置にレーザー光Ｌを照射してもよい。本実施形態では、剥離層１３内の樹脂を確実に分解する観点から、直線的に往復させながら支持体１２全体にレーザー光Ｌを照射する。レーザー光Ｌは、例えば３００ｎｍ以上２０００ｎｍ以下の波長を有してもよく、３００ｎｍ以上１５００ｎｍ以下の波長を有していてもよく、３００ｎｍ以上１１００ｎｍ以下の波長を有していてもよい。レーザー光Ｌを出射する装置の一例として１０６４ｎｍの波長の光を出射するＹＡＧレーザー装置、５３２ｎｍの波長の２倍高調波ＹＡＧレーザー装置、又は７８０〜１３００ｎｍの波長の光を出射する半導体レーザー装置等が挙げられる。支持体１２は透明性を有しており、レーザー光Ｌを透過する。よって、支持体１２を透過したレーザー光Ｌのエネルギーは、剥離層１３に吸収される。吸収されたレーザー光Ｌのエネルギーは、剥離層１３内にて熱エネルギーに変換される。この熱エネルギーによって、剥離層１３の樹脂は熱分解温度に達し、熱分解する。これによって、剥離層１３が支持体１２と積層体２１とを剥離することが可能となる。
次に、図７Ｂに示されるように、積層体２１から支持体１２を剥離する。支持体１２を積層体２１から剥離する方法は、手動でもよいし機械を用いて行ってもよい。積層体２１に剥離層１３が付着している場合、積層体２１から剥離層１３を除去する。例えば、積層体２１の剥離層１３と接していた面２１ａに粘着テープを貼り付けた後ピールすることにより、剥離層１３と接していた面２１ａ上に残存していた剥離層１３を積層体２１から除去する。また、剥離層１３と接していた面２１ａを過マンガン酸カリウム水溶液及び水酸化ナトリウム水溶液の混合溶液等に浸漬して剥離層１３を除去してもよいし、当該混合溶液を剥離層と接していた面２１ａにスプレーすることによって剥離層１３を除去してもよい。また、剥離層１３と接していた面２１ａをアセトン又はメチルエチルケトン等の有機溶剤に浸漬して剥離層１３を除去してもよいし、当該有機溶剤を剥離層１３と接していた面２１ａにスプレーすることによって剥離層１３を除去してもよい。以上により、図７Ｃに示されるように、積層体２１から支持体１２及び剥離層１３を除去する。
図８Ａは、支持体１２及び剥離層１３を除去した積層体２１を説明する図である。積層体２１は、図７Ｃによって示される積層体２１と同等である。積層体２１の剥離層１３と接していた面２１ａには、配線パターン１７の一部が露出している。
次に、図８Ｂに示されるように、第１樹脂層１４の開口部１４ａから露出した配線パターン１７に、接続パッド２０を設ける。接続パッド２０は、例えばＡｕ、Ｃｕ、Ｎｉ、Ｓｎ等の金属及びこれらの金属を組み合わせて構成されている。接続パッド２０の厚さは、例えば０．００１μｍ〜２０μｍである。より好ましくは、１μｍ〜１０μｍである。接続パッド２０は、必ずしも設けなくてもよい。また、第１樹脂層１４の開口部１４ａから露出した配線パターン１７には、プレソルダー処理、ＯＳＰ等の有機被膜処理が施されてもよい。
次に、図９Ａに示されるように、積層体２１の他方の主面２１ｂ上に複数の外部接続端子３１を形成する。具体的には、積層体２１の接続パッド２０（図８Ｂを参照）に相当する部分に、外部接続端子３１を形成する。例えばはんだボール搭載法等によって外部接続端子３１を形成する。
次に、図９Ｂに示されるように、モールド樹脂２５にダイシングテープ３３を貼り付けた後、各半導体チップ２２の間の領域に位置する積層体２１及びモールド樹脂２５を切断し、個片化する。例えばダイシングソー又はレーザー等を用いて積層体２１及びモールド樹脂２５を切断する。以上により、図９Ｃに示されるように、配線基板１１を用いて形成された半導体装置１が製造される。
以上に説明した本実施形態に係る配線基板１１では、半導体装置１における半導体チップ２２が外部装置と接続するための外部接続部材として機能する積層体２１を備えている。これにより、半導体チップ２２と外部接続部材を有する配線基板１１とを別々に製造することができるため、半導体装置１の製造効率の改善に供される。また、この配線基板１１では支持体１２が透明性を有している。これにより、支持体１２を介して剥離層１３に光が照射されることによって樹脂が分解する。したがって、半導体チップ２２と配線基板１１の積層体２１とを接合した後に、容易に支持体１２を積層体２１から剥離することができ、当該配線基板１１を用いて製造される半導体装置１の薄型化が可能になる。更に支持体１２を有する配線基板１１を用いて半導体装置１を製造することによって、配線基板１１のハンドリングを容易にすることができる。更に、剥離層１３が支持体１２の主面の一部分にのみ形成されており、配線パターン１７の一部分は支持体１２に接触しているため、支持体１２のもう一方の主面より、配線パターン１７の観察が可能である。したがって、半導体チップ搭載前等に配線基板１１を切断する場合、アライメントマーク用に形成した配線パターンによって位置合わせし、支持体１２のもう一方の主面から切断することができる。
また、支持体１２の線膨張係数は、−１ｐｐｍ／℃以上１０ｐｐｍ／℃以下であってもよい。この場合、半導体チップ２２はシリコン基板等の無機物を主成分とした基板によって製造されているので、半導体チップ２２の線膨張係数と支持体１２の線膨張係数とが互いに近い値となる。このため、配線基板１１に半導体チップ２２を搭載した際に発生する位置ずれを抑制することができる。したがって、半導体チップ２２が配線基板１１に搭載不可能となること、及び半導体チップ２２と配線基板１１とを接合する部分が破壊することが抑制される。
また、支持体１２はガラス基板であってもよい。この場合、支持体１２を安価で強度を高くすると共に、支持体１２の大型化が容易にできる。また、支持体１２の表面の粗さを容易に調整することができる。
支持体１２の主面１２ａの最大高さ粗さＲｚは、０．０１μｍ以上５μｍ以下であってもよい。この場合、支持体１２上に設けられる積層体２１の凹凸が小さくなるため、配線パターン１７の断線及び短絡等を抑制できる。
また、剥離層１３の厚さは、０．１μｍ以上１０μｍ以下であってもよい。０．１μｍ未満では、支持体と積層体との密着力が弱くなり、レーザー光を照射する前に剥離するおそれがある。１０μｍを越える場合は、レーザー光の照射によって、剥離層を分解・除去しきれないおそれがある。
また、積層体２１の厚さは、０．００１ｍｍ以上１ｍｍ以下であってもよい。この場合、積層体２１における配線パターン１７を第１樹脂層１４及び第２樹脂層１８によって保護できると共に、配線基板１１の反りを抑制できる。
また、光はレーザー光Ｌであってもよい。この場合、剥離層１３内の樹脂が分解するために必要な熱エネルギーを十分に加えることができる。
また、本実施形態に係る配線基板１１を用いて製造される半導体装置１は、支持体１２が除去された積層体２１と、表面２２ａに突起電極２３が設けられており、当該突起電極２３を介して積層体２１の配線パターン１７に接続される半導体チップ２２と、を備えている。この半導体装置１では、半導体チップ２２と外部接続部材である積層体２１とが別々に製造されているため、半導体装置１の製造効率が改善される。また、配線基板１１における支持体１２が積層体２１から除去されていることによって、半導体装置１の薄型化が可能になる。
また、配線パターン１７と半導体チップ２２とは、はんだを含む接続端子１９を介して互いに接続されていてもよい。この場合、配線パターン１７と半導体チップ２２との間に位置ずれが発生した場合であっても、接続端子１９が含むはんだによってずれを埋めることができ、半導体チップ２２と積層体２１との間に発生する接続不良を抑制できる。
本発明による配線基板、半導体装置及び配線基板、半導体装置の製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態及び変形例を適宜組み合わせてもよい。また、積層体２１に積層される半導体チップ２２は、個片化される配線基板１１の領域に複数搭載されてもよい。また、積層体２１には、半導体チップ２２以外の部材（例えばコンデンサ等の受動部品）が搭載されていてもよい。
また、例えば第１樹脂層１４における開口部１４ａと第２樹脂層１８における開口部１８ａとは、互いに重なっていてもよい。更に、例えば積層体２１における接続端子１９は、必ずしも設けられていなくてもよい。
また、配線基板１１における配線パターン１７は、セミアディティブ法に限らず、例えばサブトラクティブ法又はフルアディティブ法等の公知の方法にて形成される。ここで、サブトラクティブ法とは、Ｃｕ層等の導体層上に所望のパターンを有するレジストを形成して不要な導体層をエッチングした後、レジストを剥離して配線パターンを得る方法である。また、フルアディティブ法は、樹脂層上に無電解めっき触媒を吸着させ、所望のパターンのレジストを樹脂層上に形成し、このレジストを絶縁膜として残したまま触媒を活性化させ、無電解めっき法によりレジスト開口部内にＣｕ等の導体を析出させた後、レジストを除去して所望の配線パターンを得る方法である。
また、第２樹脂層１８上に、新たな配線パターンと第３樹脂層とを形成してもよい。つまり、積層体２１は、樹脂層を３層有してもよい。更に、上述した配線パターン及び樹脂層の形成を繰り返すことによって、配線パターン及び樹脂層が多数積層された積層体２１を形成することもできる。
本発明を以下の実施例により更に詳細に説明するが、本発明はこれらの例に限定されるものではない。
（配線基板）
実施例では、まず、支持体１２の主面１２ａ上に剥離層１３を形成した。支持体１２として、ガラス（ＯＡ−１０Ｇ（日本電気硝子株式会社製）、１．１ｍｍ厚）を使用した。支持体１２の線膨張係数は、約４ｐｐｍ／℃であった。支持体１２の主面１２ａ上の剥離層１３は、３Ｍ Ｌｉｇｈｔ−Ｔｏ−Ｈｅａｔ−Ｃｏｎｖｅｒｓｉｏｎ（ＬＴＨＣ）Ｒｅｌｅａｓｅ Ｃｏａｔｉｎｇ（住友スリーエム株式会社製）を用いて形成した。剥離層１３は、スピンコート法により形成した。
次に、剥離層１３上に第１樹脂層１４を設けた後、当該第１樹脂層１４に開口部１４ａを形成した。第１樹脂層１４は、スピンコート法によって剥離層１３上に形成した。第１樹脂層１４として、フォトニースＬＴ−６５００ＴＳ（東レ株式会社製）を使用した。開口部１４ａは、フォトリソグラフィー法により設けた。第１樹脂層１４の一部をＴＭＡＨ水溶液によって現像する際、剥離層１３の一部もともに除去され、支持体１２の表面の一部が露出した。
次に、セミアディティブ法によって配線パターン１７を形成した。配線パターン１７の材料はＣｕとした。また、配線パターン１７を形成した後、第２樹脂層１８を形成し、開口部１８ａを第２樹脂層１８に設けた。第２樹脂層１８は、スピンコート法によって第１樹脂層１４及び配線パターン１７上に形成した。第２樹脂層１８として、フォトニースＬＴ−６５００ＴＳ（東レ株式会社製）を使用した。開口部１８ａは、フォトリソグラフィー法により設けた。
最後に、開口部１８ａ内にＯＳＰ処理を施し、接続端子１９を形成することによって、積層体２１を有する配線基板１１を得た。第１樹脂層１４、第２樹脂層１８及び配線パターン１７からなる積層体２１の厚さは、約０．０７ｍｍだった。
（半導体装置）
次に、得られた配線基板１１を小片化し、小片化後の配線基板１１に半導体チップ２２を搭載した。半導体チップ２２には、Ｃｕポストの先端にＳｎ−３．５Ａｇはんだ層を形成した突起電極２３を有しているものを用いた。また、半導体チップ２２の線膨張係数は、約３ｐｐｍ／℃であった。配線基板１１には予めアンダーフィル２４を供給しておいた。半導体チップ２２の突起電極２３と配線基板１１の接続端子１９との位置合わせを行った後、半導体チップ２２を配線基板１１に圧着させ、加熱した。この後、半導体チップ２２を含む配線基板１１の上面を、トランスファーモールド法により、モールド樹脂２５を用いて封止した。そして、配線基板１１の支持体１２側より、直線的に往復させながら支持体全体に１０６４ｎｍのＹＡＧレーザーを照射し、支持体１２を配線基板１１より取り除いた。
次に、積層体２１の他方の主面２１ｂには、配線パターン１７の一部が露出しており、この部分にＮｉ、Ａｕめっきを施し、接続パッド２０を形成した。
次に、積層体２１の接続パッド２０にＳｎ−３Ａｇ−０．５Ｃｕはんだボールを搭載し、外部接続端子３１を形成した。この構成体をダイシングテープに貼り付け、ダイシングすることによって、図１に示される半導体装置１を得た。
（Ｘ線透視装置による観察）
上記のようにして作成された半導体装置１について、Ｘ線透視装置（株式会社ユニハイトシステム製、ＸＶＡ−１６０α）にて観察を行った。半導体装置１を観察した結果、半導体チップ２２の突起電極２３と配線基板１１の接続端子１９との間には、設計値から約３μｍの位置ずれが生じていた。ここで、半導体装置の形成に用いられる配線基板の支持体として、樹脂の中で線膨張係数が比較的低いポリイミド製の支持体を用いた場合、半導体チップの突起電極と当該配線基板の接続端子との間には、通常、設計値から約１５μｍの位置ずれが生じる。このような支持体の材質による位置ずれの違いは、ポリイミド製の支持体の線膨張係数は約１２〜５０ｐｐｍ／℃であり、半導体チップの線膨張係数（約２〜４ｐｐｍ／℃）と大きく異なるからだと考えられる。したがって、配線基板にガラス製の支持体を用いた方が、樹脂製の支持体を用いるよりも、半導体チップと配線基板との間に発生する位置ずれが小さくなっていることが確認できた。
本発明の配線基板、半導体装置、及び当該配線基板、当該半導体装置を製造する方法によれば、半導体装置の製造効率の改善及び当該半導体装置の薄型化に供される、又は半導体装置の薄型化及び製造効率を改善することができる。更に、支持体のもう一方の主面より配線パターンを観察ができるため、半導体チップ搭載前等に配線基板を切断する場合、アライメントマーク用に形成した配線パターンによって位置合わせし、支持体のもう一方の主面から切断することができる。
１ 半導体装置
１１ 配線基板
１２ 支持体
１３ 剥離層
１４ 第１樹脂層
１５ シード層
１６ レジスト
１７ 配線パターン
１８ 第２樹脂層
１９ 接続端子
２０ 接続パッド
２１ 積層体
２２ 半導体チップ
２３ 突起電極
２４ アンダーフィル
２５ モールド樹脂
３１ 外部接続端子
３２ ダイシングテープ
Ｓ ガラススクライバー
Ｌ レーザー光

Claims (12)

  1. 透明性を有する支持体と、
    前記支持体の主面上の一部分に設けられた、光の照射により分解可能な樹脂からなる剥離層と、
    前記剥離層上に設けられた第１樹脂層、
    前記第１樹脂層上に設けられた第２樹脂層、及び
    少なくとも前記第１樹脂層及び第２樹脂層の間に設けられた配線パターンを有する積層体とを含み、
    前記配線パターンの一部分が前記支持体に接触している配線基板。
  2. 前記支持体の線膨張係数は、−１ｐｐｍ／℃以上１０ｐｐｍ／℃以下である、請求項１に記載の配線基板。
  3. 前記支持体は、ガラス基板である、請求項１又は２に記載の配線基板。
  4. 前記支持体の前記主面の最大高さ粗さは、０．０１μｍ以上５μｍ以下である、請求項１〜３のいずれか一項に記載の配線基板。
  5. 前記剥離層の厚さは、０．１μｍ以上１０μｍ以下である、請求項１〜４のいずれか一項に記載の配線基板。
  6. 前記積層体の厚さは、０．００１ｍｍ以上１ｍｍ以下である、請求項１〜５のいずれか一項に記載の配線基板。
  7. 前記第１樹脂層を感光性樹脂を用いて形成する工程を含む、請求項１〜６のいずれか一項に記載の配線基板の製造方法。
  8. 請求項１〜７のいずれか一項に記載される配線基板を準備する工程と、
    前記配線基板の前記積層体に半導体チップを搭載すると共に、前記配線パターンに前記半導体チップを接合する工程と、
    前記支持体を介して前記剥離層に光を照射することによって、前記支持体を前記積層体から剥離する工程と、を備える半導体装置の製造方法。
  9. 前記光は、レーザー光である、請求項８に記載の半導体装置の製造方法。
  10. 前記配線パターンに接合された前記半導体チップを封止樹脂で覆う工程を更に備える請求項８又は９に半導体装置の製造方法。
  11. 前記配線基板を切断して小片化する工程を更に備える請求項８〜１０のいずれか一項に半導体装置の製造方法。
  12. 前記支持体を積層体から剥離する工程後、前記積層体に外部接続端子を設ける工程と、
    前記積層体を切断して個片化する工程と、を更に備える請求項８〜１１のいずれか一項に記載の半導体装置の製造方法。
JP2016143472A 2016-07-21 2016-07-21 配線基板及び配線基板、半導体装置の製造方法 Active JP6776686B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016143472A JP6776686B2 (ja) 2016-07-21 2016-07-21 配線基板及び配線基板、半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016143472A JP6776686B2 (ja) 2016-07-21 2016-07-21 配線基板及び配線基板、半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2018014431A true JP2018014431A (ja) 2018-01-25
JP6776686B2 JP6776686B2 (ja) 2020-10-28

Family

ID=61019671

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016143472A Active JP6776686B2 (ja) 2016-07-21 2016-07-21 配線基板及び配線基板、半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP6776686B2 (ja)

Also Published As

Publication number Publication date
JP6776686B2 (ja) 2020-10-28

Similar Documents

Publication Publication Date Title
KR101995141B1 (ko) 배선 기판, 반도체 장치 및 반도체 장치의 제조 방법
JP4708399B2 (ja) 電子装置の製造方法及び電子装置
WO2016116980A1 (ja) 配線基板積層体及びこれを用いた半導体装置の製造方法
JP6455197B2 (ja) 配線基板、半導体装置及び半導体装置の製造方法
JP2012114431A (ja) 半導体搭載用基板、半導体装置及び半導体装置の製造方法
JP5543754B2 (ja) 半導体パッケージ及びその製造方法
JP2017050464A (ja) 配線基板積層体、その製造方法及び半導体装置の製造方法
US7981724B2 (en) Manufacturing method for semiconductor device embedded substrate
JP6497149B2 (ja) 配線基板積層体、これを用いた半導体装置及び半導体装置の製造方法
US7915078B2 (en) Manufacturing method for semiconductor device embedded substrate
JP6447073B2 (ja) 配線基板及びラミネート装置
JP2017168639A (ja) 配線基板及びこれを用いた半導体装置の製造方法
JP6776686B2 (ja) 配線基板及び配線基板、半導体装置の製造方法
JP6447075B2 (ja) 配線基板、半導体装置及び半導体装置の製造方法
US7985619B2 (en) Manufacturing method for semiconductor device embedded substrate
JP6593136B2 (ja) 配線基板積層体、半導体装置、及び半導体装置の製造方法
JP2017022213A (ja) プリント配線基板
JP2018018933A (ja) デボンディング装置
JP6930073B2 (ja) 配線基板積層体
JP2016134496A (ja) 平板プレス装置及び基板の製造方法
JP2011091217A (ja) 半導体パッケージの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190619

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200310

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200312

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200409

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200908

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200921

R150 Certificate of patent or registration of utility model

Ref document number: 6776686

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250