JP2017502395A

JP2017502395A - Ｉｃチップの入力電圧範囲の最適化回路及び最適化方法

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Publication number: JP2017502395A
Application number: JP2016536802A
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Inventors: アンレフ; ダンツァオ
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Publication date: 2017-01-19
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Abstract

【課題】本発明はＩＣチップの入力電圧範囲の最適化回路及び最適化方法に関する。【解決手段】該回路におけるプルアップユニットは入力電圧を受信し、対応する電圧レベルを出力し、トリガーユニットはプルアップユニットから出力された電圧レベルと所定の閾値電圧を比較し、比較結果によって対応するレベルのイネーブル信号をＩＣチップのイネーブル端に出力することにより、ＩＣチップのオン・オフを制御し、定電圧ユニットはプルアップユニットとトリガーユニットから出力された電圧レベルを受信し、プルアップユニットとトリガーユニットから出力された電圧レベルによって対応するレベルの電圧をプルアップユニットに出力し、プルアップユニットに、出力された電圧レベルを閾値電圧以上にプルアップさせることよって、ＩＣチップを作動させ、又はプルアップユニットに、出力された電圧レベルを前記閾値電圧以上に維持させることによって、ＩＣチップの作動が前記入力電圧の変化に影響されないようにする。本発明は、入力電圧が一定の範囲内で変化する時、ＩＣチップが依然として正常に作動できるように確保することができる。【選択図】図１

Description

本発明はスイッチング電源技術に関し、特にＩＣチップの入力電圧範囲の最適化回路及び最適化方法に関する。

ＩＣチップのイネーブル端ＥＮが入力電源を受信した後、ＩＣチップの内部では初期化過程が行い、該初期化過程が終了した後、内部トリガレベル（即ち、イネーブルレベル）はハイレベルに変わり、ＩＣチップは正常に作動し始める。ＩＣチップが正常に作動する間に、その入力電源の電圧が不安定で変動する場合、イネーブル端ＥＮのレベルはプルダウンされ、ＩＣチップの作動を停止させる。

上記問題に鑑みて、本発明はＩＣチップの入力電圧範囲の最適化回路及び最適化方法を提供し、よって入力電圧が一定の範囲内で変化する時にＩＣチップが依然として正常に作動できるように確保する。

本発明により提供されるＩＣチップの入力電圧範囲の最適化回路は、
その入力端が入力電圧に電気的に接続され、前記入力電圧によって出力端の電圧レベルをプルアップするプルアップユニットと、
前記プルアップユニットとイネーブル端との間に電気的に接続され、前記プルアップユニットから出力された電圧レベルと所定の閾値電圧を比較し、比較結果によって該当するレベルのイネーブル信号をＩＣチップのイネーブル端に出力し、それによりＩＣチップのオン・オフを制御するトリガーユニットと、
第１入力端が前記プルアップユニットの出力端に電気的に接続され、第２入力端が前記トリガーユニットの出力端に電気的に接続され、出力端が前記プルアップユニットの制御端に電気的に接続され、前記プルアップユニット及びトリガーユニットから出力された電圧により、該当するレベルの電圧を前記プルアップユニットに出力し、前記プルアップユニットに、出力された電圧レベルを前記閾値電圧以上にプルアップさせ、さらにＩＣチップを作動させ、又は前記プルアップユニットに、出力された電圧レベルを前記閾値電圧以上に維持させ、さらにＩＣチップの動作が前記入力電圧の変化に影響されないようにする定電圧ユニットと、を含む。

上記プルアップユニットは、Ｐ型スイッチングトランジスタ、プルアップ抵抗及び分圧抵抗を含み、前記Ｐ型スイッチングトランジスタのソースは前記プルアップ抵抗の第１端に電気的に接続され、前記プルアップユニットの入力端として、前記入力電圧を受信し、前記Ｐ型スイッチングトランジスタのドレインは前記プルアップユニットの出力端として、前記分圧抵抗を介して電気的に接地され、前記Ｐ型スイッチングトランジスタのゲートは前記プルアップユニットの制御端として、前記プルアップ抵抗の第２端に電気的に接続される。

上記トリガーユニットは、互いに直列されたシュミットトリガ及びインバータを含み、前記シュミットトリガの入力端は、前記トリガーユニットの入力端として、前記プルアップユニットの出力端に電気的に接続され、前記インバータの出力端は、前記トリガーユニットの出力端として、ＩＣチップのイネーブル端に電気的に接続される。

上記定電圧ユニットは、互いに直列された第１、第２と第３のツェナーダイオード、及び第１と第２のスイッチングトランジスタを含み、前記第１のツェナーダイオードの負極は前記プルアップユニットの制御端に電気的に接続され、正極は第２のツェナーダイオードの負極に電気的に接続され、前記第２のツェナーダイオードの正極は前記第３のツェナーダイオードの負極に電気的に接続され、前記第３のツェナーダイオードの正極は電気的に接地され、前記第１のスイッチングトランジスタの第１極と第２極はそれぞれ前記第３のツェナーダイオードの両端に電気的に接続され、ゲートは前記プルアップユニットの出力端に電気的に接続され、前記第２のスイッチング素子の第１極と第２極はそれぞれ前記第２のツェナーダイオードの負極と前記第３のツェナーダイオードの正極に電気的に接続され、ゲートは前記トリガーユニットの出力端に電気的に接続される。

上記第１と第２のスイッチングトランジスタはＮ型スイッチングトランジスタである。

上記第１と第２のスイッチングトランジスタはＰ型スイッチングトランジスタである。

また、本発明は、さらに、
プルアップユニットにより入力電圧を受信し、対応する電圧レベルを出力するステップと、
トリガーユニットにより、プルアップユニットから出力された電圧レベルと所定の閾値電圧を比較し、比較結果によって該当するレベルのイネーブル信号をＩＣチップのイネーブル端に出力し、それによりＩＣチップのオン・オフを制御するステップと、
定電圧ユニットにより、プルアップユニットとトリガーユニットから出力された電圧レベルを受信し、プルアップユニットとトリガーユニットから出力された電圧レベルによって該当するレベルの電圧をプルアップユニットに出力し、プルアップユニットに、出力された電圧レベルを閾値電圧以上にプルアップさせることによって、ＩＣチップを作動させ、又はプルアップユニットに、出力された電圧レベルを前記閾値電圧以上に維持させることによって、ＩＣチップの作動が前記入力電圧の変化に影響されないようにするステップと、を含む上記ＩＣチップの入力電圧範囲の最適化方法を提供する。

従来技術と比べて、本発明により提供されるＩＣチップの入力電圧範囲の最適化回路及び最適化方法は、入力電圧が一定の範囲内で変化する時にＩＣチップが依然として正常に作動できるように確保している。

図面は本発明に対するさらなる理解を提供し、明細書の一部を構成し、本発明の実施例と共に本発明を解釈するのに用いられ、本発明を限定するものではない。図面において、
本発明により提供されるＩＣチップの入力電圧範囲の最適化回路の構成を示す図である。本発明により提供されるＩＣチップの入力電圧範囲の最適化回路の一実施例の回路接続を示す図である。

図１は、本発明により提供されるＩＣチップの入力電圧範囲の最適化回路の構成を示す図である。

前記ＩＣチップの入力電圧範囲の最適化回路は、
入力端１１が入力電圧Ｖｉｎに電気的に接続され、前記入力電圧Ｖｉｎにより出力端１２の電圧レベルをプルアップするプルアップユニット１０と、
入力端２１がプルアップユニット１０の出力端１２に電気的に接続され、出力端２２がＩＣチップのイネーブル端ＥＮに電気的に接続され、プルアップユニット１０から出力された電圧レベルと所定の閾値電圧ＶＴ＋を比較し、
プルアップユニット１０から出力された電圧レベルが所定の閾値電圧ＶＴ＋より小さい場合、低レベルのイネーブル信号をＩＣチップのイネーブル端ＥＮに出力することにより、ＩＣチップを作動不能にし、
プルアップユニット１０から出力された電圧レベルが所定の閾値電圧ＶＴ＋以上である場合、ハイレベルのイネーブル信号をＩＣチップのイネーブル端ＥＮに出力することにより、ＩＣチップを作動させる、トリガーユニット２０と、
第１入力端３１がプルアップユニット１０の出力端１２に電気的に接続され、第２入力端３２がトリガーユニット２０の出力端２２に電気的に接続され、出力端３３がプルアップユニット１０の制御端１３に電気的に接続され、プルアップユニット１０及びトリガーユニット２０から出力された電圧により該当する定電圧レベルをプルアップユニット１０に出力することにより、
第１段階において、プルアップユニット１０に、出力された電圧レベルを閾値電圧ＶＴ＋以上にプルアップさせ、さらにＩＣチップを作動させ、
第２段階において、プルアップユニット１０に、出力された電圧レベルを閾値電圧ＶＴ＋以上に維持させ、さらにＩＣチップの動作が入力電圧Ｖｉｎの変化に影響されないようにする、定電圧ユニット３０と、を含む。

図２は、本発明により提供されるＩＣチップの入力電圧範囲の最適化回路の一具体的な実施例の回路接続を示す図である。

前記プルアップユニット１０は、Ｐ型スイッチングトランジスタＱ１、プルアップ抵抗Ｒ１及び分圧抵抗Ｒ２を含む。Ｐ型スイッチングトランジスタＱ１のソースはプルアップ抵抗Ｒ１の第１端に電気的に接続され、プルアップユニット１０の入力端１１として、入力電圧Ｖｉｎを受信し、Ｐ型スイッチングトランジスタＱ１のドレインはプルアップユニット１０の出力端１２として、分圧抵抗Ｒ２を介して電気的に接地され、Ｐ型スイッチングトランジスタＱ１のゲートはプルアップユニット１０の制御端１３として、プルアップ抵抗Ｒ１の第２端に電気的に接続される。

前記入力電圧Ｖｉｎは２０Ｖであり、一定の範囲内で、例えば、２０Ｖ〜６Ｖの範囲内で変動する。

トリガーユニット２０は、互いに直列されたシュミットトリガＳＴｒｉｇｇｅｒ及びインバータＮＯＴを含み、シュミットトリガＳＴｒｉｇｇｅｒの入力端はトリガーユニット２０の入力端２１として、プルアップユニット１０の出力端１２に電気的に接続され、インバータＮＯＴの出力端はトリガーユニット２０の出力端２２として、ＩＣチップのイネーブル端ＥＮに電気的に接続される。

前記シュミットトリガＳＴｒｉｇｇｅｒの閾値電圧ＶＴ＋は５Ｖであり、即ち、シュミットトリガＳＴｒｉｇｇｅｒに入力される電圧レベルが５Ｖより小さい場合、シュミットトリガＳＴｒｉｇｇｅｒはハイレベルの電圧を出力し、インバータＮＯＴにより反転された後、低レベルのイネーブル信号をＩＣチップのイネーブル端ＥＮに出力し、シュミットトリガＳＴｒｉｇｇｅｒに入力される電圧レベルが５Ｖ以上である場合、シュミットトリガＳＴｒｉｇｇｅｒは低レベルの電圧を出力し、インバータＮＯＴにより反転された後、ハイレベルのイネーブル信号をＩＣチップのイネーブル端ＥＮに出力する。

定電圧ユニット３０は、互いに直列された第１、第２と第３のツェナーダイオードＺＤ１、ＺＤ２とＺＤ３、及び第１と第２のＮ型スイッチングトランジスタＱ２とＱ３を含む。

前記第１のツェナーダイオードＺＤ１の負極はプルアップユニット１０の制御端１３、即ち、プルアップ抵抗Ｒ１の第２端に電気的に接続され、第１のツェナーダイオードＺＤ１の正極は第２のツェナーダイオードＺＤ２の負極に電気的に接続され、第２のツェナーダイオードＺＤ２の正極は第３のツェナーダイオードＺＤ３の負極に電気的に接続され、第３のツェナーダイオードＺＤ３の正極は電気的に接地される。

第１のＮ型スイッチングトランジスタＱ２のソースは定電圧ユニット３０における第３のツェナーダイオードＺＤ３の負極に電気的に接続され、ドレインは電気的に接地され、ゲートはプルアップユニット１０の出力端１２に電気的に接続され、プルアップユニット１０から出力されたハイレベルの電圧の作用下、第３のツェナーダイオードＺＤ３の負極をグラウンドに導通させ、即ち、第３のツェナーダイオードＺＤ３の両端を短絡させる。

第２のＮ型スイッチングトランジスタＱ３のソースは定電圧ユニット３０における第２のツェナーダイオードＺＤ２の負極に電気的に接続され、ドレインは電気的に接地され、ゲートはトリガーユニット２０の出力端２２に電気的に接続され、トリガーユニット２０から出力されたハイレベルの電圧の作用下、第２のツェナーダイオードＺＤ２の負極をグラウンドに導通させ、即ち、第２と第３のツェナーダイオードＺＤ２とＺＤ３を同時に短絡させる。

第１、第２と第３のツェナーダイオードＺＤ１、ＺＤ２とＺＤ３の逆導通電圧はいずれも５．１Ｖである。第１と第２のＮ型スイッチングトランジスタＱ２とＱ３は、それぞれのゲート信号に制御され、対応するツェナーダイオードを短絡させる機能を有するため、その他の同一又は類似する機能を有する制御可能なスイッチを採用して置き換えることもできる。

以下、上記回路の動作原理について更に説明する。

第１段階において、
１）プルアップユニット１０が入力電圧Ｖｉｎ（Ｖｉｎ＝２０Ｖ）を受信し始めた時、定電圧ユニット３０における第１、第２と第３のツェナーダイオードＺＤ１、ＺＤ２とＺＤ３はいずれも導通され作動し、電流がプルアップ抵抗Ｒ１を流れ、且つ、第１、第２と第３のツェナーダイオードＺＤ１、ＺＤ２とＺＤ３の定電圧作用により、プルアップ抵抗Ｒ１の第２端部の電圧（即ち、Ｐ型スイッチングトランジスタＱ１のゲート電圧）は約１５Ｖに制御され、この時、Ｐ型スイッチングトランジスタのソースとドレインは導通され、その後、Ｐ型スイッチングトランジスタのソース及びドレインの電流が分圧抵抗Ｒ２を流れ、プルアップユニット１０の出力端１２の電圧は上昇し始め、ゼロより大きくなる。

２）プルアップユニット１０の出力端１２の電圧が上昇する時、第１のＮ型スイッチングトランジスタＱ２のゲート電圧も伴って上昇し、ソースとドレインは導通され、第３のツェナーダイオードＺＤ３の両端を短絡させ、この時、定電圧ユニット３０においては第１と第２のツェナーダイオードＺＤ１とＺＤ２のみが作動し、第１と第２のツェナーダイオードＺＤ１とＺＤ２の定電圧作用により、プルアップ抵抗Ｒ１の第２端部の電圧（即ち、Ｐ型スイッチングトランジスタＱ１のゲート電圧）は約１０Ｖに制御されるため、プルアップ抵抗Ｒ１の両端の電圧降下は増大し、即ち、Ｐ型スイッチングトランジスタのソースとドレインの電圧差（ゼロより小さい）の絶対値が増大し、Ｐ型スイッチングトランジスタの動作特性曲線からわかるように、Ｐ型スイッチングトランジスタのソースとドレインの電量が伴って増大し、そのため、プルアップユニット１０の出力端１２の電圧は継続して上昇し、出力された電圧がシュミットトリガの閾値電圧ＶＴ＋より小さければ良い。この間に、シュミットトリガはハイレベルを出力し、インバータＮＯＴに作用された後、低レベルのイネーブル信号をＩＣチップのイネーブル端ＥＮに出力するため、ＩＣチップは動作を始めていない。

３）プルアップユニット１０の出力端１２の電圧がシュミットトリガの閾値電圧ＶＴ＋以上まで上昇した時、シュミットトリガは低レベルを出力し、インバータＮＯＴに作用された後、ハイレベルのイネーブル信号をＩＣチップのイネーブル端ＥＮに出力するため、ＩＣチップは動作し始める。

第２段階において、
トリガーユニット２０の出力端２２がハイレベルの電圧であるため、第２のＮ型スイッチングトランジスタＱ３のソースとドレインを導通させ、第２と第３のツェナーダイオードＺＤ２とＺＤ３を同時に短絡させ、この時、定電圧ユニット３０において第１のツェナーダイオードＺＤ１のみが作動し、第１のツェナーダイオードＺＤ１の定電圧作用により、プルアップ抵抗Ｒ１の第２端部の電圧（即ち、Ｐ型スイッチングトランジスタＱ１のゲート電圧）は約５Ｖに制御される。この時、入力電圧Ｖｉｎが大きく変動しても、例えば、２０Ｖから６Ｖに降下しても、入力電圧Ｖｉｎが第１のツェナーダイオードＺＤ１の逆導通電圧５．１Ｖより大きければ、第１のツェナーダイオードＺＤ１の導通が維持され、電流がプルアップ抵抗Ｒ１を流れ、Ｐ型スイッチングトランジスタＱ１は導通状態となる。この時、プルアップユニット１０の出力端１２の電圧は入力電圧Ｖｉｎに近似し、依然としてシュミットトリガの閾値電圧ＶＴ＋以上であり、そのため、トリガーユニット２０はハイレベルのイネーブル信号をＩＣチップのイネーブル端ＥＮに出力し、ＩＣチップを正常に作動し入力電圧の変動に影響されないようにする。当然、入力電圧Ｖｉｎも無限に小さくしてはならず、入力電圧が第１のツェナーダイオードＺＤ１の逆導通電圧５．１Ｖより小さい時、Ｐ型スイッチングトランジスタＱ１は遮断され、プルアップユニット１０の出力端１２の電圧はシュミットトリガの閾値電圧ＶＴ＋より小さくなり、ＩＣチップは動作を停止する。

上記から分かるように、本発明により提供されるＩＣチップの入力電圧範囲の最適化回路は、入力電圧が一定の範囲内で変化する時にＩＣチップが依然として正常に作動できるように確保することができる。

上記は、本発明のＩＣチップの入力電圧範囲の最適化回路が、例えば液晶表示装置のＩＣチップの安定した作動に用いられる一実施例であり、当然、本発明はさらにその他の型式のＩＣチップを駆動するのに適用することができ、入力電圧Ｖｉｎの正常電圧は２０Ｖに限定されなくてもよく、変動範囲も２０Ｖ〜６Ｖに限定されなくてもよく、対応する回路素子の選択及びそのパラメータの設定は具体的な要求に応じて調整し変更することができる。例えば、定電圧ユニットにおけるツェナーダイオードの数は３つに限定されなくてもよく、逆導通電圧がそれぞれ異なるツェナーダイオードを選択して定電圧ユニットを構成してもよい。

上記は、本発明の好ましい具体的な実施形態であり、本発明の保護範囲はこれに限定されず、当業者が本発明に開示された技術範囲内で、容易に想到できる変形又は置換は、いずれも本発明の保護範囲内である。従って、本発明の保護範囲は請求項の保護範囲に準ずるべきである。

Claims

ＩＣチップの入力電圧範囲の最適化回路であって、
入力端が入力電圧に電気的に接続され、前記入力電圧により出力端の電圧レベルをプルアップするプルアップユニットと、
前記プルアップユニットとＩＣチップのイネーブル端との間に電気的に接続され、前記プルアップユニットから出力された電圧レベルと所定の閾値電圧を比較し、比較結果により該当するレベルのイネーブル信号をＩＣチップのイネーブル端に出力することにより、ＩＣチップのオン・オフを制御するトリガーユニットと、
第１入力端が前記プルアップユニットの出力端に電気的に接続され、第２入力端が前記トリガーユニットの出力端に電気的に接続され、出力端が前記プルアップユニットの制御端に電気的に接続され、前記プルアップユニット及びトリガーユニットから出力された電圧により該当するレベルの電圧を前記プルアップユニットに出力することにより、前記プルアップユニットに、出力された電圧レベルが前記閾値電圧以上であるようにプルアップさせ、さらにＩＣチップを作動させ、又は、前記プルアップユニットに、出力された電圧レベルが前記閾値電圧以上であるように保持させ、さらにＩＣチップの動作が前記入力電圧の変化の影響を受けないようにする定電圧ユニットと、
を含むことを特徴とするＩＣチップの入力電圧範囲の最適化回路。
前記プルアップユニットは、Ｐ型スイッチングトランジスタ、プルアップ抵抗及び分圧抵抗を含み、
前記Ｐ型スイッチングトランジスタのソースは、前記プルアップ抵抗の第１端に電気的に接続され、前記プルアップ抵抗の入力端として、前記入力電圧を受信し、
前記Ｐ型スイッチングトランジスタのドレインは、前記プルアップユニットの出力端として、前記分圧抵抗を介して電気的に接地され、
前記Ｐ型スイッチングトランジスタのゲートは、前記プルアップユニットの制御端として、前記プルアップ抵抗の第２端に電気的に接続される
ことを特徴とする請求項１に記載のＩＣチップの入力電圧範囲の最適化回路。
前記トリガーユニットは、互いに直列されたシュミットトリガ及びインバータを含み、
前記シュミットトリガの入力端は、前記トリガーユニットの入力端として、前記プルアップユニットの出力端に電気的に接続され、
前記インバータの出力端は、前記トリガーユニットの出力端として、ＩＣチップのイネーブル端に電気的に接続される
ことを特徴とする請求項２に記載のＩＣチップの入力電圧範囲の最適化回路。
前記定電圧ユニットは、互いに直列された第１、第２と第３のツェナーダイオード、及び第１と第２のスイッチングトランジスタを含み、
前記第１のツェナーダイオードの負極は、前記プルアップユニットの制御端に電気的に接続され、正極は第２のツェナーダイオードの負極に電気的に接続され、
前記第２のツェナーダイオードの正極は、前記第３のツェナーダイオードの負極に電気的に接続され、前記第３のツェナーダイオードの正極は電気的に接地され、
前記第１のスイッチングトランジスタの第１極と第２極はそれぞれ前記第３のツェナーダイオードの両端に電気的に接続され、ゲートは前記プルアップユニットの出力端に電気的に接続され、
前記第２のスイッチング素子の第１極と第２極はそれぞれ前記第２のツェナーダイオードの負極と前記第３のツェナーダイオードの正極に電気的に接続され、ゲートは前記トリガーユニットの出力端に電気的に接続される
ことを特徴とする請求項１に記載のＩＣチップの入力電圧範囲の最適化回路。
前記定電圧ユニットは、互いに直列された第１、第２と第３のツェナーダイオード、及び第１と第２のスイッチングトランジスタを含み、
前記第１のツェナーダイオードの負極は、前記プルアップユニットの制御端に電気的に接続され、正極は第２のツェナーダイオードの負極に電気的に接続され、
前記第２のツェナーダイオードの正極は、前記第３のツェナーダイオードの負極に電気的に接続され、前記第３のツェナーダイオードの正極は電気的に接地され、
前記第１のスイッチングトランジスタの第１極と第２極はそれぞれ前記第３のツェナーダイオードの両端に電気的に接続され、ゲートは前記プルアップユニットの出力端に電気的に接続され、
前記第２のスイッチング素子の第１極と第２極はそれぞれ前記第２のツェナーダイオードの負極と前記第３のツェナーダイオードの正極に電気的に接続され、ゲートは前記トリガーユニットの出力端に電気的に接続される
ことを特徴とする請求項２に記載のＩＣチップの入力電圧範囲の最適化回路。
前記定電圧ユニットは、互いに直列された第１、第２と第３のツェナーダイオード、及び第１と第２のスイッチングトランジスタを含み、
前記第１のツェナーダイオードの負極は、前記プルアップユニットの制御端に電気的に接続され、正極は第２のツェナーダイオードの負極に電気的に接続され、
前記第２のツェナーダイオードの正極は、前記第３のツェナーダイオードの負極に電気的に接続され、前記第３のツェナーダイオードの正極は電気的に接地され、
前記第１のスイッチングトランジスタの第１極と第２極はそれぞれ前記第３のツェナーダイオードの両端に電気的に接続され、ゲートは前記プルアップユニットの出力端に電気的に接続され、
前記第２のスイッチング素子の第１極と第２極はそれぞれ前記第２のツェナーダイオードの負極と前記第３のツェナーダイオードの正極に電気的に接続され、ゲートは前記トリガーユニットの出力端に電気的に接続される
ことを特徴とする請求項３に記載のＩＣチップの入力電圧範囲の最適化回路。
前記第１と第２のスイッチングトランジスタは、Ｎ型スイッチングトランジスタであることを特徴とする請求項４に記載のＩＣチップの入力電圧範囲の最適化回路。
前記第１と第２のスイッチングトランジスタは、Ｐ型スイッチングトランジスタであることを特徴とする請求項４に記載のＩＣチップの入力電圧範囲の最適化回路。
ＩＣチップの入力電圧範囲の最適化回路の最適化方法であって、
前記ＩＣチップの入力電圧範囲の最適化回路は、
プルアップユニットと、
前記プルアップユニットとＩＣチップのイネーブル端との間に電気的に接続されるトリガーユニットと、
第１入力端が前記プルアップユニットの出力端に電気的に接続され、第２入力端が前記トリガーユニットの出力端に電気的に接続され、出力端が前記プルアップユニットの制御端に電気的に接続される定電圧ユニットと、
を含み、
前記最適化方法は、
プルアップユニットにより、入力電圧を受信し、対応する電圧レベルを出力するステップと、
トリガーユニットにより、プルアップユニットから出力された電圧レベルと所定の閾値電圧を比較し、比較結果によって該当するレベルのイネーブル信号をＩＣチップのイネーブル端に出力し、それによりＩＣチップのオン・オフを制御するステップと、
定電圧ユニットにより、プルアップユニットとトリガーユニットから出力された電圧レベルを受信し、プルアップユニットとトリガーユニットから出力された電圧レベルによって該当するレベルの電圧をプルアップユニットに出力し、プルアップユニットに、出力された電圧レベルを閾値電圧以上にプルアップさせることよって、ＩＣチップを作動させ、又はプルアップユニットに、出力された電圧レベルを前記閾値電圧以上に維持させることによって、ＩＣチップの動作が前記入力電圧の変化に影響されないようにするステップと、
を含む
ことを特徴とするＩＣチップの入力電圧範囲の最適化回路の最適化方法。
前記ＩＣチップの入力電圧範囲の最適化回路のプルアップユニットは、Ｐ型スイッチングトランジスタ、プルアップ抵抗及び分圧抵抗を含み、
前記Ｐ型スイッチングトランジスタのソースは、前記プルアップ抵抗の第１端に電気的に接続され、前記プルアップ抵抗の入力端として、前記入力電圧を受信し、
前記Ｐ型スイッチングトランジスタのドレインは、前記プルアップユニットの出力端として、前記分圧抵抗を介して電気的に接地され、
前記Ｐ型スイッチングトランジスタのゲートは、前記プルアップユニットの制御端として、前記プルアップ抵抗の第２端に電気的に接続される
ことを特徴とする請求項９に記載の最適化方法。
前記ＩＣチップの入力電圧範囲の最適化回路のトリガーユニットは、互いに直列されたシュミットトリガ及びインバータを含み、
前記シュミットトリガの入力端は、前記トリガーユニットの入力端として、前記プルアップユニットの出力端に電気的に接続され、
前記インバータの出力端は、前記トリガーユニットの出力端として、ＩＣチップのイネーブル端に電気的に接続される
ことを特徴とする請求項９に記載の最適化方法。
前記ＩＣチップの入力電圧範囲の最適化回路のトリガーユニットは、互いに直列されたシュミットトリガ及びインバータを含み、
前記シュミットトリガの入力端は、前記トリガーユニットの入力端として、前記プルアップユニットの出力端に電気的に接続され、
前記インバータの出力端は、前記トリガーユニットの出力端として、ＩＣチップのイネーブル端に電気的に接続される
ことを特徴とする請求項９に記載の最適化方法。
前記ＩＣチップの入力電圧範囲の最適化回路の定電圧ユニットは、互いに直列された第１、第２と第３のツェナーダイオード、及び第１と第２のスイッチングトランジスタを含み、
前記第１のツェナーダイオードの負極は前記プルアップユニットの制御端に電気的に接続され、正極は第２のツェナーダイオードの負極に電気的に接続され、
前記第２のツェナーダイオードの正極は前記第３のツェナーダイオードの負極に電気的に接続され、前記第３のツェナーダイオードの正極は電気的に接地され、
前記第１のスイッチングトランジスタの第１極と第２極はそれぞれ前記第３のツェナーダイオードの両端に電気的に接続され、ゲートは前記プルアップユニットの出力端に電気的に接続され、
前記第２のスイッチング素子の第１極と第２極はそれぞれ前記第２のツェナーダイオードの負極と前記第３のツェナーダイオードの正極に電気的に接続され、ゲートは前記トリガーユニットの出力端に電気的に接続される
ことを特徴とする請求項９に記載の最適化方法。
前記ＩＣチップの入力電圧範囲の最適化回路の定電圧ユニットは、互いに直列された第１、第２と第３のツェナーダイオード、及び第１と第２のスイッチングトランジスタを含み、
前記第１のツェナーダイオードの負極は前記プルアップユニットの制御端に電気的に接続され、正極は第２のツェナーダイオードの負極に電気的に接続され、
前記第２のツェナーダイオードの正極は前記第３のツェナーダイオードの負極に電気的に接続され、前記第３のツェナーダイオードの正極は電気的に接地され、
前記第１のスイッチングトランジスタの第１極と第２極はそれぞれ前記第３のツェナーダイオードの両端に電気的に接続され、ゲートは前記プルアップユニットの出力端に電気的に接続され、
前記第２のスイッチング素子の第１極と第２極はそれぞれ前記第２のツェナーダイオードの負極と前記第３のツェナーダイオードの正極に電気的に接続され、ゲートは前記トリガーユニットの出力端に電気的に接続される
ことを特徴とする請求項１０に記載の最適化方法。
前記ＩＣチップの入力電圧範囲の最適化回路の定電圧ユニットは、互いに直列された第１、第２と第３のツェナーダイオード、及び第１と第２のスイッチングトランジスタを含み、
前記第１のツェナーダイオードの負極は前記プルアップユニットの制御端に電気的に接続され、正極は第２のツェナーダイオードの負極に電気的に接続され、
前記第２のツェナーダイオードの正極は前記第３のツェナーダイオードの負極に電気的に接続され、前記第３のツェナーダイオードの正極は電気的に接地され、
前記第１のスイッチングトランジスタの第１極と第２極はそれぞれ前記第３のツェナーダイオードの両端に電気的に接続され、ゲートは前記プルアップユニットの出力端に電気的に接続され、
前記第２のスイッチング素子の第１極と第２極はそれぞれ前記第２のツェナーダイオードの負極と前記第３のツェナーダイオードの正極に電気的に接続され、ゲートは前記トリガーユニットの出力端に電気的に接続される
ことを特徴とする請求項１１に記載の最適化方法。
前記ＩＣチップの入力電圧範囲の最適化回路の定電圧ユニットは、互いに直列された第１、第２と第３のツェナーダイオード、及び第１と第２のスイッチングトランジスタを含み、
前記第１のツェナーダイオードの負極は前記プルアップユニットの制御端に電気的に接続され、正極は第２のツェナーダイオードの負極に電気的に接続され、
前記第２のツェナーダイオードの正極は前記第３のツェナーダイオードの負極に電気的に接続され、前記第３のツェナーダイオードの正極は電気的に接地され、
前記第１のスイッチングトランジスタの第１極と第２極はそれぞれ前記第３のツェナーダイオードの両端に電気的に接続され、ゲートは前記プルアップユニットの出力端に電気的に接続され、
前記第２のスイッチング素子の第１極と第２極はそれぞれ前記第２のツェナーダイオードの負極と前記第３のツェナーダイオードの正極に電気的に接続され、ゲートは前記トリガーユニットの出力端に電気的に接続される
ことを特徴とする請求項１２に記載の最適化方法。