JP2017194640A - 表示装置及び表示方法 - Google Patents

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Abstract

【課題】画質の低下を抑制する表示装置及び表示方法を提供する。【解決手段】表示装置１００は、第１配線Ｗ１、第２配線Ｗ２及び第３配線Ｗ３と、アノード電極１１５とカソード電極１１６との間の電流により発光する発光素子Ｌと、第１配線からアノード電極に供給される電流を制御するトランジスタＴと、第２配線とトランジスタのゲート電極とを接続又は非接続にする第１スイッチＳＷ１と、第３配線とアノード電極とを接続又は非接続にする第２スイッチＳＷ２と、第２配線に、映像信号の電圧Ｖdata、及び第１電圧Ｖ１のいずれかを選択的に印加する切替回路１３０とを備える。【選択図】図１

Description

本開示は、表示装置、表示装置の表示方法に関する。
有機ＥＬ（Electro Luminescence）素子等の発光素子を用いた、いわゆる自発光型の表示装置(以下、表示装置と適宜略記する)が実用化されている。表示装置は、各画素において自発光を行う。このため、表示装置は、視認性、応答速度の点で優れている。さらに、表示装置においては、バックライトのような補助照明装置を要しないため、更なる薄型化が可能である。前記した表示装置について、特許文献１〜３に開示されている。
特開２０１２−１５５９５３号公報 特開２００８−１５８４７７号公報 特開２０１２−１２８３８６号公報
表示装置は、複数の画素を有し、各画素は、例えば、発光素子と、この発光素子に供給する電流を制御する駆動トランジスタとを有する。発光素子は、供給される電流に応じて発光輝度が制御される。
駆動トランジスタは、通電時と非通電時においてＩＶ特性が異なるというヒステリシス特性(以下、ヒステリシスと適宜略記する)がある。このヒステリシスにより、表示装置の画質が低下することがある。画質の低下の原因は、例えば、所定の発光輝度に対応する、予め定められた電圧が、駆動トランジスタのゲートに印加されても、このヒステリシスにより所定の発光輝度に対応する電流が発光素子に流れず、所定の発光輝度で発光素子が発光しないことである。
本開示の表示装置の一つの目的は、画質の低下を抑制することである。
本開示の表示装置の一つの側面は、第１配線、第２配線及び第３配線と、アノード電極とカソード電極との間の電流により発光する発光素子と、前記第１配線から前記アノード電極に供給される電流を制御するトランジスタと、前記第２配線と前記トランジスタのゲート電極とを接続又は非接続にする第１スイッチと、前記第３配線と前記アノード電極とを接続又は非接続にする第２スイッチと、前記第２配線に、映像信号の電圧、及び第１電圧のいずれかを選択的に印加する切替回路とを備える表示装置である。
本開示の表示装置の一つの側面によれば、画質の低下を抑制できる。
第１の実施形態に係る表示装置の構成について示す図である。 第２の実施形態に係る表示装置の構成について示す図である。 第２の実施形態の変形例に係る表示装置の構成について示す図である。 画素の断面の例について示す図である。 トランジスタのＩＶ特性の例について示すグラフである。 イメージリテンションの例について示す図である。 図２の回路における動作の一例について示すタイミングチャートである。 水平同期期間内の各期間におけるスイッチの状態を示すテーブルである。 第２スイッチに流れる電流のシミュレーション結果を示すグラフである。 発光素子に流れる電流のシミュレーション結果を示すグラフである。 第３の実施形態に係る表示装置の構成について示す図である。 図１１の回路における動作の一例について示すタイミングチャートである。 図１２のタイミングチャートにおける第２スイッチに流れる電流のシミュレーション結果を示すグラフである。 第４の実施形態に係る表示装置の構成について示す図である。 図１４のXV−XV線における断面図である。 画素配置の一例について示す図である。 ＲＧＢデルタ画素配置の画素の点灯検査を行う検査回路の一例について示す図である。
以下、表示装置の実施の形態を、図を適宜参照しながら説明する。なお、明細書、特許請求の範囲における“第１”、“第２”等の序数は、要素間の関係を明確にするため、および要素間の混同を防ぐために付している。したがって、これらの序数は、要素を数的に限定しているものではない。
また、図示した構成要素の寸法や比率などは、実物の構成要素と一致するようには図示されていない場合がある。また、図示や図面の説明の都合上、実物に含まれる構成要素が省略されていたり、図示した構成要素の寸法が実物に含まれる構成要素よりも誇張されている場合がある。
また、“接続”という用語は、接続対象間で電気的に接続していることを意味している。“電気的に接続”は、接続対象間が、電極、配線、抵抗、キャパシタ等の電気的素子を介して接続している場合も含む。なお、“電極”や“配線”という用語は、これらの構成要素を機能的に限定していない。たとえば、“配線”は”電極”の一部として利用されることも可能である。また、逆に、“電極”は“配線”の一部として利用されることも可能である。
［第１の実施形態］
図１は、第１の実施形態に係る表示装置１００の構成について示す図である。この図に示されるように、表示装置１００は、第１配線Ｗ１と、第２配線Ｗ２と、第３配線Ｗ３と、発光素子Ｌと、トランジスタＴと、第１スイッチＳＷ１と、第２スイッチＳＷ２と、切替回路１３０とを有している。ここで発光素子Ｌは、アノード電極１１５とカソード電極１１６との間の電流により発光する。トランジスタＴは、第１配線Ｗ１からアノード電極１１５に供給される電流を制御する。
第１スイッチＳＷ１は、第２配線Ｗ２とトランジスタＴのゲート電極１１７とを接続又は非接続にする。換言すれば、第１スイッチＳＷ１は、第２配線Ｗ２とトランジスタＴのゲート電極１１７との間に配置され、第２配線Ｗ２とトランジスタＴのゲート電極１１７との導通を制御する。
第２スイッチＳＷ２は、第３配線Ｗ３とアノード電極１１５とを接続又は非接続にする。換言すれば、第２スイッチＳＷ２は、第３配線Ｗ３とアノード電極１１５との間に配置され、第３配線Ｗ３とアノード電極１１５との導通を制御する。
切替回路１３０は、第２配線Ｗ２に、映像信号電圧Ｖdata、及び第１電圧Ｖ１のいずれかを選択的に印加する。
ここで、表示装置１００は、第２スイッチＳＷ２をオンさせた状態で第３配線Ｗ３から供給される電位でアノード電極１１５を非発光状態(黒レベルとも呼ぶ）にリセットすることが好ましい。表示装置１００は、このリセット後、第１電圧Ｖ１を、あらかじめ設定されたタイミングと電位で切替回路１３０から第２配線Ｗ２に供給する。第1電圧Ｖ１は、発光素子Ｌを駆動するトランジスタＴのゲート電極１１７に印加される。第1電圧Ｖ１は、トランジスタＴのヒステリシスをチャネル導通状態に維持するために必要最低限以上の電流をトランジスタＴに流すための電圧である。その後、表示装置１００は、通常の映像信号電圧Ｖdataを切替回路１３０から第２配線Ｗ２に供給する。
このような構成とすることにより、常にトランジスタＴのヒステリシスを導通状態に固定した状態で所望の映像信号電圧ＶdataをトランジスタＴのゲート電極１１７に印加すること（書き込むこと）ができる。このため、本実施形態の表示装置１００によれば、トランジスタＴの通電状態と非通電状態のＩＶ特性のヒステリシスに基づく、画質の低下を抑制できる。なお、画質の低下の原因は、例えば、所定の発光輝度に対応する予め定められた電圧が、駆動トランジスタのゲートに印加されても、所定の発光輝度に対応する電流が発光素子に流れずに、所定の発光輝度で発光素子が発光しないことである。なお、トランジスタＴのヒステリシスについては、図５で詳細に説明する。
また、本実施形態の表示装置１００において、表示の制御を行う回路に含まれるトランジスタＴ及びスイッチＳＷ１及びＳＷ２は、併せて３つのみの少ない数で構成されている。このため、本実施形態の表示装置１００によれば、微細加工における歩留まりを向上できると共に、スイッチ等が形成されない発光領域を広く確保して発光効率を高めることができる。また、本実施形態の表示装置１００によれば、発光領域を広く確保できることにより、スイッチ等と発光領域を併せた領域を更に微細化しても十分な発光量を維持することができる。すなわち、本実施形態の表示装置１００によれば、十分な発光量を維持したままで、高精細化を実現できる。なお、本実施形態においては、Ｐ型のトランジスタを用いることとしたが、Ｎ型のトランジスタを用いることとしてもよい。
［第２の実施形態］
図２は、第２の実施形態に係る表示装置３００の構成について示す図である。第２の実施形態に係る表示装置３００は、第１の実施形態に係る表示装置１００と同様の構成であり、切替回路１３０については具体的な構成の一例を示している。したがって図１と同様の要素には同一の符号を付し、第１の実施形態の説明をここに引用して重複する説明を省略する。
表示装置３００は、トランジスタＴのゲート電極１１７とソース電極１２１との間に接続されたキャパシタＣを有している。発光素子Ｌと、トランジスタＴと、キャパシタＣと、第１スイッチＳＷ１と、第２スイッチＳＷ２と、第１配線Ｗ１と、第２配線Ｗ２と、第３配線Ｗ３とは、画素１１０を構成している。
第１スイッチＳＷ１を構成するトランジスタのゲートには、第１走査信号ＳＣ１が供給される。第２スイッチＳＷ２を構成するトランジスタのゲートには、第２走査信号ＳＣ２が供給される。映像信号電圧Ｖdataは映像信号線１３１に印加される。第３スイッチＳＷ３は、第２配線Ｗ２と映像信号線１３１とを接続又は非接続にする。第３スイッチＳＷ３は、第１選択信号ＳＬ１により制御される。第１電圧Ｖ１は第１電圧線１３８に印加される。第４スイッチＳＷ４は、第２配線Ｗ２と第１電圧線１３８とを接続又は非接続にする。第４スイッチＳＷ４は、第２選択信号ＳＬ２により制御される。ここで、第１配線Ｗ１には、表示装置３００における高位側の電位Ｖdd、カソード電極１１６には低位側の電位Ｖssを印加することとしてもよい。ここで、第１スイッチＳＷ１、第２スイッチＳＷ２、第３スイッチＳＷ３及び第４スイッチＳＷ４は、共に接続状態と非接続状態とを切り替えるスイッチ機能を実現するトランジスタで構成されていてもよい。また、トランジスタＴは、飽和領域で使用されるトランジスタとすることができる。
なお、図２においては、キャパシタＣをトランジスタＴのゲート電極１１７とソース電極１２１との間で容量を形成するものとした。他にも、キャパシタＣは、ゲート電極１１７と、固定電位に接続された他の電極との間で容量を形成してもよい。図３は、第２の実施形態の変形例に係る表示装置の構成について示す図である。図３では、他の電極が、固定電位である参照電圧Ｖrefが印加される第３配線Ｗ３に接続する構成を例示している。
図４は、画素１１０の断面の例について示す図である。この断面図においては、トランジスタＴ、キャパシタＣ及び発光素子Ｌが示されている。トランジスタＴは、ガラス基板等の絶縁基板２０１上に形成された絶縁下地膜２０２上に形成されている。絶縁下地膜２０２上には半導体層３２０があり、不純物の量が、図面の半導体層３２０の両端から中央に向けて少なくなるように印加され、Ｐ＋層、Ｐ−層及びｉ層に分かれている。半導体層３２０上にはゲート絶縁膜３０１が形成され、ゲート絶縁膜３０１上にＭｏ（モリブデン）等によりゲートメタル３０８で配線が形成される。ゲートメタル３０８は、図２のゲート電極１１７に対応する。ゲートメタル３０８上には第１層間絶縁膜３０２及び第２層間絶縁膜３０４が順に形成され、第１層間絶縁膜３０２及び第２層間絶縁膜３０４の間にはキャパシタＣの一方の電極となる容量電極メタル３０３がＭｏ等により形成されている。第２層間絶縁膜３０４上には、スルーホールを介して容量電極メタル３０３や半導体層３２０に接続するソースドレインメタル３０５が形成されている。ソースドレインメタル３０５は、Ｔｉ／Ａｌ／Ｔｉ等の積層構造からなるものとしてもよいし、その他の導体を用いることができる。ソースドレインメタル３０５上にはパッシベーション膜３０６及び平坦化膜３０７が形成されている。絶縁下地膜２０２、ゲート絶縁膜３０１、第１層間絶縁膜３０２及び第２層間絶縁膜３０４等の絶縁膜は、例えばＳｉＮxやＳｉＯx等の絶縁膜から構成される。
平坦化膜３０７上には、アノード電極１１５が形成されている。アノード電極１１５は、スルーホールを介してトランジスタＴのソースドレインメタル３０５（図４において図面左側のソースドレインメタル）と接続する。アノード電極１１５上には、複数層からなる発光素子Ｌを介してカソード電極１１６が形成される。アノード電極１１５に接触する発光素子Ｌはアノード電極１１５と接触する部分において発光する。発光素子Ｌと接触していないアノード電極１１５の端部は、素子分離膜３１０により覆われ、発光素子Ｌはアノード電極１１５上から素子分離膜３１０の上に延びるように配置される。カソード電極１１６は発光素子Ｌ及び素子分離膜３１０を覆うように形成される。カソード電極１１６上にはキャップ層２０６が形成されている。キャップ層２０６上には乾燥空気を封止する封止ガラス２０８が配置され、乾燥空気層２０７を形成する。キャップ層２０６、乾燥空気層２０７及び封止ガラス２０８は、カソード電極１１６より下層に水分が侵入するのを防ぐものである。封止ガラス２０８上にはλ／４位相差板２０９及び偏光板２１０が配置される。なお、λ／４位相差板２０９及び偏光板２１０は配置されていなくてもよい。図４の断面図及び構成は、図３の回路構成を実現する断面構成の例であり、これ以外の断面構成であってもよい。
なお、例えば図２に示されるように、第３配線Ｗ３は、第２配線Ｗ２に沿って延びる配線とすることができる。また、図４の断面図には示されていないが、第３配線Ｗ３と第２配線Ｗ２とは異なる層に形成されるものとすることができる。第３配線Ｗ３と第２配線Ｗ２とが異なる層に形成されているので、第２配線Ｗ２の電位の変化により、第３配線Ｗ３の電位が変動するのを抑制できる。また、第３配線Ｗ３をカソード電極１１６に接続することとしてもよい。これにより、第３配線Ｗ３を新たに配置することなく、カソード電極１１６の電位をアノード電極１１５に第２スイッチＳＷ２を介して印加させることができる。
図５は、トランジスタＴのＩＶ特性、つまりゲート・ソース間電圧Ｖgsに対するソース・ドレイン間電流Ｉdsの特性の例について示すグラフである。すなわち、図５は、トランジスタＴのヒステリシスの一例を示す。このグラフに示されるように非通電時(非導通時とも呼ぶ)のＩＶ特性と、通電時(導通時とも呼ぶ)のＩＶ特性とは異なっている。例えば、非通電状態において、ある階調値(輝度とも呼ぶ)に対応するゲート・ソース間電圧ＶＡをトランジスタＴのゲート電極１１７に印加した第１の場合を想定する。第１の場合、トランジスタＴには、非通電時のＩＶ特性の曲線上のソース・ドレイン間電流ＩＡ１の電流が流れる。
その後、同じ階調値に対応するゲート・ソース間電圧ＶＡをトランジスタＴのゲート電極１１７に印加し続けた第２の場合を想定する。第２の場合、トランジスタＴのＩＶ特性は通電時のＩＶ特性に変化する。
以上説明したように、同じ電圧をトランジスタＴのゲート電極１１７に印加しても、第１、第２の場合のように、トランジスタＴは、異なる電流を発光素子Ｌに流す場合がある。例えば、トランジスタＴが通電時において、トランジスタＴのゲート電極１１７に電圧ＶＡが印加されると、発光素子Ｌには、非通電時のＩＶ特性の曲線上のソース・ドレイン間電流ＩＡ１より低いソース・ドレイン間電流ＩＡ２の電流が流れることとなる。ソース・ドレイン間電流ＩＡ２が発光素子Ｌに流すべき電流値である場合には、ソース・ドレイン間電流ＩＡ１は、流すべき電流値（ＩＡ２）よりも高くなる。このため、より高い輝度で発光する場合がある。すなわち、発光素子Ｌを駆動するトランジスタＴのヒステリシスにより、発光素子Ｌが所望の輝度で発光しない場合がある。このような場合、コントラストの低下等、画質が低下する。特に、表示装置が動画像などのように高速に画像が変化する映像フレームを表示する場合のように、各画素の輝度が頻繁に変化すると、トランジスタＴのヒステリシスによる、いわゆる画面のちらつきが発生し、画質が低下し易くなる。
また、ヒステリシスに基づく、いわゆるイメージリテンションが発生することがある。図６は、特許文献３に開示されたイメージリテンションの例について示す図である。この場合には、ブラックからホワイトに表示を切り替える場合、ブラックとホワイトとの間でＩＶ特性が異なるため、１フレームでホワイトの輝度に到達することができず、２フレームを要してホワイトの輝度を達成している。
しかし、本実施の形態の表示装置３００は、常にトランジスタＴのヒステリシスを導通状態に固定した状態（図５の通電時のグラフ線参照）で所望の映像信号電圧ＶdataをトランジスタＴのゲート電極１１７に印加する。このため、本実施形態の表示装置３００によれば、ヒステリシスに基づく、画質の低下を抑制できる。
図７は、図２の回路における動作の一例について示すタイミングチャートである。図８は、図７のタイミングチャートにおいて、いわゆる水平同期期間Ｈを、図７に示される第１期間ＴＭ１〜第６期間ＴＭ６に分割し、各期間におけるスイッチ（トランジスタ）の状態を示すテーブルである。ここで図７のタイミングチャートにおけるＨｉｇｈ信号は、図８のＯＦＦであり、Ｌｏｗ信号はＯＮである。図７のタイミングチャート及び図８のテーブルに示されるように、水平同期期間Ｈの最初の期間ＴＭ１において、第１走査信号ＳＣ１、第２走査信号ＳＣ２、第１選択信号ＳＬ１及び第２選択信号ＳＬ２はすべてＯＦＦである。期間ＴＭ２において、第１走査信号ＳＣ１及び第２走査信号ＳＣ２がＯＮとなり、第１スイッチＳＷ１及び第２スイッチＳＷ２が共に接続状態となる。アノード電極１１５には第３配線Ｗ３に印加された参照電圧Ｖrefが印加される。引き続き、第３期間ＴＭ３において、第２選択信号ＳＬ２がＯＮとなり、第４スイッチＳＷ４が接続状態となる。これにより第１スイッチＳＷ１が接続状態である期間と、第２スイッチＳＷ２が接続状態である期間と、切替回路１３０が第２配線Ｗ２に第１電圧Ｖ１を印加する期間とは重複する状態となり、第１電圧Ｖ１がゲート電極１１７に印加される。第１電圧Ｖ１は、例えば、トランジスタＴを導通状態にする必要最小限の電圧、すなわち閾値電圧である。換言すれば、第１電圧Ｖ１は、トランジスタＴのヒステリシスをチャネル導通状態(図５の「通電時」の実線参照)に維持するために、必要最低限以上の電流をトランジスタＴに流す電圧である。
トランジスタＴのゲート電極１１７に第１電圧Ｖ１が印加されるとトランジスタＴが導通状態になり、トランジスタＴに電流が流れる。この電流により、トランジスタＴのヒステリシスがチャネル導通状態に維持される。
なお、第１スイッチＳＷ１が接続状態である期間と、第２スイッチＳＷ２が接続状態である期間と、切替回路１３０が第２配線Ｗ２に第１電圧Ｖ１を印加する期間とは少なくとも一部で重複している。換言すれば、第１スイッチＳＷ１が接続状態である期間と、第２スイッチＳＷ２が接続状態である期間と、切替回路１３０が第２配線Ｗ２に第１電圧Ｖ１を印加する期間とがすべて重複していなくてもよく、例えば、第１スイッチＳＷ１が接続状態である期間と切替回路１３０が第２配線Ｗ２に第１電圧Ｖ１を印加する期間とが一部で重複していてもよい。
ここで、参照電圧Ｖrefは、発光素子Ｌを発光させない電圧とすることができる。また、参照電圧Ｖrefを、つまり第３配線Ｗ３の電圧を、カソード電極１１６の電圧に発光素子Ｌの閾値電圧Ｖtholedを加えた電圧以下とすることができる。参照電圧Ｖrefをこのような電圧範囲として、第３期間ＴＭ３において、第２スイッチＳＷ２を接続状態とすれば、トランジスタＴに流れた電流は、第３配線Ｗ３に迂回（バイパス）する。このように電流がバイパスされるので、発光素子Ｌに電流が流れることがない。そのため、本実施形態の表示装置３００によれば、発光素子Ｌを発光しないように制御することができる。発光素子Ｌは、アノード電極１１５の電圧が、カソード電極１１６の電圧に発光素子Ｌの閾値電圧Ｖtholedを加えた電圧以下の場合に、アノード電極１１５とカソード電極１１６との間の電圧を保持する自己容量を有することとなる。また、この場合には、後述するように、周囲からのリーク電流による発光を抑えることができる。
また、第１電圧Ｖ１は、カソード電極１１６の電圧よりも大きくすることができる。これにより、トランジスタＴに過多の電流が流れることを抑止することができる。また、第１電圧Ｖ１は、映像信号が取り得る最低電圧以下の電圧とすることができる。これによりトランジスタＴを十分な通電状態とし、トランジスタＴのＩＶ特性を通電状態に保つことができる。また、第１電圧Ｖ１は、第３配線Ｗ３に印加される電圧である参照電圧Ｖrefよりも大きくてもよい。これにより、第１スイッチＳＷ１及び第３スイッチＳＷ３が閉じているとき、トランジスタＴに過多の電流が流れることを抑止することができる。
引き続き、第４期間ＴＭ４において、第２走査信号ＳＣ２及び第２選択信号ＳＬ２がＯＦＦに変化する。第４期間ＴＭ４において、第４スイッチＳＷ４が非接続状態になるので、トランジスタＴのゲート電極１１７に対する第１電圧Ｖ１の電圧印加が停止する。
第５期間ＴＭ５において、第１選択信号ＳＬ１がＯＮに変化する。つまり、第３スイッチＳＷ３が接続状態となり、ゲート電極１１７に、所望の発光輝度に応じた映像信号電圧Ｖdataが印加される。映像信号電圧ＶdataがトランジスタＴのゲート電極１１７に印加された時点では、トランジスタＴは、トランジスタＴのヒステリシスがチャネル導通状態に維持されている。
このように、第１スイッチＳＷ１が接続状態である期間において、切替回路１３０は、第２配線Ｗ２に印加する電圧を、第１電圧Ｖ１から映像信号電圧Ｖdataに切り替える。これにより、発光素子Ｌに映像信号電圧Ｖdataに応じた電流が流れ、発光素子Ｌは、映像信号電圧Ｖdataに応じた輝度で発光を開始する。第６期間ＴＭ６において、第１走査信号ＳＣ１がＯＦＦに変化し、次の水平同期期間Ｈの開始時に第１選択信号ＳＬ１がＯＦＦに変化する。このように制御することにより、本実施形態の表示装置によれば、第１電圧Ｖ１によりトランジスタＴのＩＶ特性を通電状態に保ったまま、映像信号の電圧Ｖdataを印加することができる。なお、第１スイッチＳＷ１の接続状態は、第１電圧Ｖ１と映像信号電Ｖdataを切り替える間連続していなくてもよく、例えば、第１電圧Ｖ１と映像信号電Ｖdataとの切り替えのタイミングで、第１スイッチＳＷ１を非接続状態としてもよい。
図９は、第２スイッチＳＷ２に流れる電流のシミュレーション結果を示すグラフである。ここで第２スイッチＳＷ２に流れる電流は、アノード電極１１５から第３配線Ｗ３に流れる電流である。実線は、最大輝度の映像信号電圧Ｖdata＝１．３５Ｖが、各フレームでトランジスタＴのゲート電極１１７に印加される場合について示している。破線は、最小輝度の映像信号電圧Ｖdata＝３．５Ｖが、各フレームでトランジスタＴのゲート電極１１７に印加される場合について示している。第１電圧Ｖ１がゲート電極１１７に印加され、第２スイッチＳＷ２が接続状態となる第３期間ＴＭ３では、トランジスタＴは通電状態に維持される。しかしながら、このグラフに示されるように、第２スイッチＳＷ２に流れる電流は、最大輝度の映像信号電圧Ｖdata（＝１．３５Ｖ）の場合において、１３６ｎＡ〜２２２ｎＡ、最小輝度の映像信号電圧Ｖdata（＝３．５Ｖ）の場合において、０〜１８８ｎＡに抑えられる。
図１０は、発光素子Ｌに流れる電流のシミュレーション結果を示すグラフである。実線は、最大輝度の映像信号電圧Ｖdata＝１．３５Ｖが、各フレームで印加される場合について示している。破線は、最小輝度の映像信号電圧Ｖdata＝３．５Ｖが、各フレームで印加される場合について示している。このグラフに示されるように、第２期間ＴＭ２及び第３期間ＴＭ３の第２走査信号ＳＣ２がＯＮの期間において、発光素子Ｌに電流はほとんど流れておらず、これは発光素子Ｌが発光していない状態、つまり最低輝度の状態と同様であることを示している。
したがって、本実施形態によれば、発光素子Ｌを発光させることなく、トランジスタＴを通電状態とした後に、映像信号電圧Ｖdataを印加することができる。また、第１電圧Ｖ１及び第３配線Ｗ３に印加する電圧である参照電圧Ｖrefを適切に選択した場合には、通電状態に必要とする消費電流を低く抑えることができる。
［第３の実施形態］
図１１は、第３の実施形態に係る表示装置４００の構成について示す図である。第３の実施形態に係る表示装置４００は、第２の実施形態に係る表示装置３００の構成に対して、第３選択信号ＳＬ３、第５スイッチＳＷ５及び第２電圧Ｖ２を印加する第２電圧線１３９が追加された構成であり、これら以外の構成については同様である。このため、同様の構成については図２と同一の符号を付し、第２の実施形態の説明をここに引用して重複する説明を省略する。表示装置４００の切替回路１３０は、第２配線Ｗ２に、映像信号電圧Ｖdata及び第１電圧Ｖ１の他、更に第２電圧Ｖ２を選択的に印加する。すなわち、切替回路１３０は、第２配線Ｗ２に印加する電圧を、第２電圧Ｖ２、第１電圧Ｖ１及び映像信号電圧Ｖdataの順に切り替える。なお、参照電圧Ｖrefは、図７における例と同様である。
図１２は、図１１の表示装置４００の回路における動作の一例について示すタイミングチャートである。図７のタイミングチャートと同様に、図１２のタイミングチャートでは、水平同期期間Ｈの最初の期間ＴＭ１において、第１走査信号ＳＣ１、第２走査信号ＳＣ２、第１選択信号ＳＬ１及び第２選択信号ＳＬ２はすべてＯＦＦであり、第３選択信号ＳＬ３もＯＦＦである。期間ＴＭ２ａにおいて、第１走査信号ＳＣ１及び第３選択信号ＳＬ３がＯＮとなり、第１スイッチＳＷ１及び第５スイッチＳＷ５が接続状態となる。これにより、第２電圧Ｖ２がゲート電極１１７に印加される。引き続き、期間ＴＭ２ｂにおいて、第３選択信号ＳＬ３がＯＦＦとなり、期間ＴＭ３において、第２選択信号ＳＬ２及び第２走査信号ＳＣ２がＯＮとなる。これにより、第４スイッチＳＷ４が接続状態になり、第１電圧Ｖ１がゲート電極１１７に印加されると共に、第２スイッチＳＷ２が接続状態になり、参照電圧Ｖrefがアノード電極１１５に印加される。すなわち、第２配線Ｗ２に第１電圧Ｖ１を印加している期間において、第２スイッチＳＷ２が接続状態となる。ここで、第２電圧Ｖ２は、映像信号線１３１に印加される最も高い電圧以上とすることができる。また、第２電圧Ｖ２は、最も低い輝度に相当する電圧以上とすることができる。これによりトランジスタＴを非接続状態とし、前のフレームにおける発光を止める表示とすることができる。
図１３は、図１２のタイミングチャートにおける第２スイッチＳＷ２に流れる電流のシミュレーション結果を示すグラフである。図９と同様にここで第２スイッチＳＷ２に流れる電流は、アノード電極１１５から第３配線Ｗ３に流れる電流である。図１３の実線が示す電圧は、図９で説明した実線が示す電圧と同じである。図１３の破線が示す電圧は、図９で説明した破線が示す電圧と同じである。第１電圧Ｖ１がゲート電極１１７に印加され、第２スイッチＳＷ２が接続状態となる第３期間ＴＭ３では、トランジスタＴは通電状態に維持される。しかしながら、このグラフに示されるように、第２スイッチＳＷ２に流れる電流は、最大輝度の映像信号電圧Ｖdata（＝１．３５Ｖ）の場合においても、最小輝度の映像信号電圧Ｖdata（＝３．５Ｖ）の場合においても、０〜７５ｎＡに抑えられる。
第１スイッチＳＷ１が接続状態の期間において、切替回路１３０は、第２配線Ｗ２との接続を、第２電圧線１３９、第１電圧線１３８、映像信号線１３１の順に切り替えている。つまり、本実施形態の表示装置は、トランジスタＴを第３期間ＴＭ３の通電状態とする前に、第２電圧Ｖ２をゲート電極１１７に印加している。このため、各フレームにおける第３期間ＴＭ３に流れる電流値を均一化することができる。また、第２電圧Ｖ２を映像信号線に印加される最高電圧以上又は最も低い輝度に相当する電圧以上とすることにより、第１電圧Ｖ１の印加時の発光素子Ｌの発光を抑えると共に、第３期間ＴＭ３の消費電流を低く抑えることができる。また、第２の実施形態の構成をすべて含むため、第２の実施形態の効果をすべて有する。また、本実施形態においては、切替回路１３０が第２配線Ｗ２と第１電圧線１３８とを接続している期間において、第２スイッチＳＷ２を接続状態としたため、発光素子Ｌを発光させることなく、トランジスタＴを通電状態とした後に、映像信号電圧Ｖdataを印加することができる。
［第４の実施形態］
図１４は、第４の実施形態に係る表示装置の構成について示す図である。この図に示されるように表示装置５００は、ガラス基板等の絶縁基板２０１上に形成された回路で構成されている。そして、表示領域５１０には複数の画素１１０が整列している。画素１１０及び切替回路１３０の構成は、例えば第２の実施形態及び第３の実施形態のいずれかの画素１１０及び切替回路１３０の構成と同様の構成とすることができるため、第２の実施形態及び第３の実施形態の説明をここに引用して重複する説明を省略する。
各画素１１０に配置される発光素子ＬはＲ（赤）Ｇ（緑）Ｂ（青）の３種類の発光素子Ｌで多色表示を行う。しかしながら、これら以外の色の組み合わせで多色表示を行うものであってもよいし、単色表示の表示装置５００であってもよい。第２の実施形態で説明したように、第１走査駆動回路５０３は、各画素１１０に第１走査信号ＳＣ１を供給する。また、第２走査駆動回路５０５は、各画素１１０に第２走査信号ＳＣ２を供給する。ここで第１走査駆動回路５０３及び第２走査駆動回路５０５をまとめて走査駆動回路と呼ぶ。また、各画素１１０には、第２の実施形態で説明したように、第１配線Ｗ１、第２配線Ｗ２及び第３配線Ｗ３が配置される。なお、切替回路１３０の構成の説明は、前述したので省略する。
駆動集積回路５０２は、第３配線Ｗ３に、表示領域５１０内の各画素１１０において共通の電圧を印加する。第２配線Ｗ２及び第３配線Ｗ３は、表示領域５１０を跨いで切替回路１３０とは反対側のＥＳＤ（Electrostatic Discharge）保護回路５０７に接続されている。ＥＳＤ保護回路５０７は、第２配線Ｗ２又は第３配線Ｗ３に入り込んだ静電気を接地電位に流すことができる回路である。駆動集積回路５０２は、更に第１走査駆動回路５０３及び第２走査駆動回路５０５を制御する信号を出力し、映像信号電圧Ｖdataを切替回路１３０に出力し、また切替回路１３０の各種スイッチを制御する。
本実施形態においては図１４のような構成としたが、このような構成に限られない。例えば、第１走査駆動回路５０３及び第２走査駆動回路５０５は、表示領域５１０を挟んだ構成としたが、同じ側に形成されていてもよい。また、ＥＳＤ保護回路５０７を有していない構成であってもよい。また、切替回路１３０は、第１走査駆動回路５０３及び第２走査駆動回路５０５のいずれか、又は両方を含む意味での走査駆動回路に含まれていてもよい。画素１１０の回路構成、切替回路１３０の構成及び動作タイミングについては、第２の実施形態、又は第３実施形態に記載された内容と同様とすることができる。しかしながら、第２の実施形態及び第３の実施形態に記載された以外の動作タイミングを用いることもできる。
図１５は、図１４のXV−XV線における断面図であり、表示装置５００の３つのＲＧＢの画素１１０が並ぶ断面図である。ここで、図１５の断面図では、赤色の波長領域の光を発光するＲ画素２３１、緑色の波長領域の光を発光するＧ画素２３２、及び青色の波長領域の光を発光するＢ画素２３３が並ぶ断面であるとするが、すべて同じ波長領域の光を発光するもの等いずれの波長領域の光を発光する画素１１０が並んでいるものでもよい。図１５において、図４の断面と同様の層には同一の符号を付しているため、説明を省略する。
この図において、発光素子Ｌは、共通層２０３、発光層２０４及びカソード下層２０５により構成されている。共通層２０３は、正孔注入層（ＨＩＬ：Hole Injection Layer）や正孔輸送層（ＨＴＬ：Hole Transport Layer）を含む層である。発光層２０４は、Ｒ画素２３１、Ｇ画素２３２及びＢ画素２３３でそれぞれ、赤色の波長領域の光、緑色の波長領域の光、及び青色の波長領域の光を発光する層である。カソード下層２０５は、電子注入層（ＥＩＬ：Electron Injection Layer）や電子輸送層（ＥＴＬ：Electron Transport Layer）からなる層である。
ここで各画素は、各フレームにおいて入力される階調値に基づいて発光するが、例えば、Ｒ画素２３１が発光し、Ｇ画素２３２が発光しないフレームの例を考える。Ｒ画素２３１の共通層２０３で発生する正孔は、矢印２１２に示されるように、一部が隣接するＧ画素２３２の共通層２０３に流れ込み、Ｇ画素２３２を発光させてしまうことがある。このような意図しない発光は、クロストークと呼ばれる。
しかし、第２及び第３の実施形態では、図７及び図１２の少なくとも第３期間ＴＭ３において、参照電圧Ｖrefを印加している。参照電圧Ｖref、つまり第３配線Ｗ３の電圧を、カソード電極１１６の電圧に発光素子Ｌの閾値電圧Ｖtholedを加えた電圧以下とした場合には、図１５に示されるように、隣接するＧ画素２３２の共通層２０３には電子２１３が蓄えられる。
つまり、発光素子Ｌは、アノード電極１１５の電圧が、カソード電極１１６の電圧に発光素子Ｌの閾値電圧を加えた電圧以下の場合に、アノード電極１１５とカソード電極１１６との間の電圧を保持する自己容量を有することとなる。これにより、発光期間に矢印２１２に示される正孔の流入があったとしても、流入した正孔が、発光期間前に蓄えられた電子２１３により相殺され、隣接するＧ画素２３２の発光を抑制することができる。ここで図１５においてはＧ画素２３２について述べたが、いずれの波長領域の光を発光する画素においても隣接する画素からの正孔の流入による発光を抑えることができる。つまり、クロストークの発生を抑えることができる。また、発光素子Ｌが、緑の波長領域の光を発光する場合には、発光層２０４は特に発光効率がよく、クロストークを発生しやすいことから、緑の波長領域の光を発光する発光素子Ｌに適用することにより、クロストークによる発光の視覚的な観測を抑えることができる。
本実施形態においては、図７又は図１２のタイミングチャートのような動作を想定したが、映像信号の電圧が非発光を示す電圧である場合には、第２スイッチＳＷ２を１フレームの発光期間を通して接続状態とすることとしてもよい。これにより1フレームの発光期間全体に渡り、クロストークの発生を抑えることができる。
図１６は、本実施形態の画素配置の一例について示す図である。この図には、表示領域５１０に配置される画素のうち９画素（副画素）が示されている。この図に示されるように、各画素は、所謂ＲＧＢデルタ画素配置６１０となっている。ＲＧＢデルタ画素配置６１０とは、第１走査信号ＳＣ１が印加させる線に沿ってＲ画素、Ｇ画素及びＢ画素が繰り返し並ぶ行と、Ｇ画素、Ｂ画素及びＲ画素が繰り返し並ぶ行とが交互に配置される
図１７は、図１６のようなＲＧＢデルタ画素配置６１０の画素の点灯検査を行う検査回路６２０の一例について示す図である。この図に示されるように、検査回路６２０は切替回路１３０内に配置されている。検査回路６２０は、ｍ(ｍは０以上の整数)列目の配線Ｗ２である配線Ｗ２_m、ｍ＋１列目の配線Ｗ２である配線Ｗ２_m+1、及びｍ＋２列目の配線Ｗ２である配線Ｗ２_m+2を有している。
また、配線Ｗ２_mには、信号ＴevenがＯＮとなることにより第１テスト電圧Ｖtest1が印加され、信号ＴoddがＯＮとなることにより第２テスト電圧Ｖtest2が印加される。配線Ｗ２_m+1には、信号ＴevenがＯＮとなることにより第３テスト電圧Ｖtest3が印加され、信号ＴoddがＯＮとなることにより第４テスト電圧Ｖtest4が印加される。配線Ｗ２_m+2には、信号ＴevenがＯＮとなることにより第５テスト電圧Ｖtest5が印加され、信号ＴoddがＯＮとなることにより第６テスト電圧Ｖtest6が印加される。例えば、図１６の９画素が、奇数行、偶数行及び奇数行の配置で、ｍ列、ｍ＋１列及びｍ＋２列の配置であるとする場合を想定する。この想定において、第２テスト電圧Ｖtest2及び第５テスト電圧Ｖtest5に発光させる電位を印加させておくと、信号Ｔodd及び信号Ｔevenを交互にＯＮさせることにより、Ｒ画素の単色による点灯テストを行うことができる。したがって、ＲＧＢデルタ画素配置６１０における単色の点灯テストを、第１テスト電圧Ｖtest1〜第６テスト電圧Ｖtest6の６本のテスト電圧線と、信号Ｔodd及び信号Ｔevenの２本の制御線とで行うことができる。なお、ＲＧＢのそれぞれの同色画素の列が並ぶ、所謂縦ストライプ型の画素配置の場合には、３本のテスト電圧線と１本の制御線とで点灯テストを実施することができる。
各実施例で記載されている技術的特徴（構成）は互いに組み合わせ可能であり、組み合わせすることにより、新しい技術的特徴を形成することができる。ここで開示された実施形態は例示であって、制限的なものでは無いと考えられるべきである。本開示の範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
１００，３００，４００，５００ 表示装置
１１０ 画素
１１５ アノード電極
１１６ カソード電極
１１７ ゲート電極
１２１ ソース電極
１３０ 切替回路
１３１ 映像信号線
１３８ 第１電圧線
１３９ 第２電圧線
２０１ 絶縁基板
２０２ 絶縁下地膜
２０３ 共通層
２０４ 発光層
２０５ カソード下層
２０６ キャップ層
２０７ 乾燥空気層
２０８ 封止ガラス
２１３ 電子
２３１ Ｒ画素
２３２ Ｇ画素
２３３ Ｂ画素
３０１ ゲート絶縁膜
３０２ 第１層間絶縁膜
３０３ 容量電極メタル
３０４ 第２層間絶縁膜
３０５ ソースドレインメタル
３０６ パッシベーション膜
３０７ 平坦化膜
３０８ ゲートメタル
３１０ 素子分離膜
３２０ 半導体層
５０２ 駆動集積回路
５０３ 第１走査駆動回路
５０５ 第２走査駆動回路
５０７ 保護回路
５１０ 表示領域
６１０ ＲＧＢデルタ画素配置
６２０ 検査回路

Claims (17)

  1. 第１配線、第２配線及び第３配線と、
    アノード電極とカソード電極との間の電流により発光する発光素子と、
    前記第１配線から前記アノード電極に供給される電流を制御するトランジスタと、
    前記第２配線と前記トランジスタのゲート電極とを接続又は非接続にする第１スイッチと、
    前記第３配線と前記アノード電極とを接続又は非接続にする第２スイッチと、
    前記第２配線に、映像信号の電圧、及び第１電圧のいずれかを選択的に印加する切替回路と
    を備える表示装置。
  2. 前記第１スイッチが接続状態である期間と、前記第２スイッチが接続状態である期間と、前記切替回路が前記第２配線に前記第１電圧を印加する期間とは少なくとも一部で重複している
    請求項１に記載の表示装置。
  3. 前記第１スイッチが接続状態である期間において、前記切替回路は、前記第２配線に印加する電圧を、前記第１電圧から前記映像信号の電圧に切り替える
    請求項２に記載の表示装置。
  4. 前記発光素子は、前記アノード電極の電圧が、前記カソード電極の電圧に前記発光素子の閾値電圧を加えた電圧以下の場合に、前記アノード電極と前記カソード電極との間の電圧を保持する自己容量を有し、
    前記第３配線の電圧は、前記カソード電極の電圧に前記発光素子の閾値電圧を加えた電圧以下である
    請求項１乃至３のいずれか一項に記載の表示装置。
  5. 前記第２スイッチは、前記映像信号の電圧が非発光を示す電圧である場合に、１フレームの発光期間を通して接続状態となる
    請求項４に記載の表示装置。
  6. 前記第１電圧は、前記カソード電極の電圧よりも大きい
    請求項１乃至５のいずれか一項に記載の表示装置。
  7. 前記切替回路は、前記第２配線に、映像信号の電圧及び第１電圧の他、更に第２電圧を選択的に印加する
    請求項１乃至６のいずれか一項に記載の表示装置。
  8. 前記第１スイッチが接続状態である期間において、前記切替回路は、前記第２配線に印加する電圧を、前記第２電圧、前記第１電圧及び前記映像信号の電圧の順に切り替え、
    前記第２配線に前記第１電圧を印加している期間において、第２スイッチが接続状態となる
    請求項７に記載の表示装置。
  9. 前記第２電圧は、前記映像信号が取り得る最高電圧以上の電圧である
    請求項７又は８に記載の表示装置。
  10. 前記トランジスタのゲート電極とソース電極との間に接続された容量を更に備える
    請求項１乃至９のいずれか一項に記載の表示装置。
  11. 前記第３配線は、前記第２配線とは異なる層に形成されている
    請求項１乃至１０のいずれか一項に記載の表示装置。
  12. 前記第３配線は、前記第２配線に沿って延びている
    請求項１乃至１１のいずれか一項に記載の表示装置。
  13. 前記第３配線は、前記カソード電極に接続されている
    請求項１乃至１１のいずれか一項に記載の表示装置。
  14. 前記第１電圧は、前記映像信号が取り得る最低電圧以下の電圧である
    請求項１乃至１３のいずれか一項に記載の表示装置。
  15. 前記第１電圧は、前記第３配線の電圧よりも大きい
    請求項１乃至１４のいずれか一項に記載の表示装置。
  16. 前記発光素子、前記トランジスタ、前記第１スイッチ及び前記第２スイッチを含む画素回路を複数有する表示領域と、
    各画素回路の前記第１スイッチの接続状態を制御する第１走査信号、及び前記第２スイッチを接続状態を制御する第２走査信号を供給する走査駆動回路と、
    前記走査駆動回路に信号を供給すると共に、前記切替回路に信号を供給する駆動集積回路と
    を更に備える請求項１乃至１５のいずれか一項に記載の表示装置。
  17. ゲート電極の電圧に基づいて、第１配線から発光素子のアノード電極に流れる電流を制御するトランジスタを備える表示装置の表示方法において、
    前記表示装置は、
    前記発光素子の前記アノード電極に第３配線の電圧を印加し、
    前記ゲート電極に対して第１電圧を印加し、
    前記アノード電極に対する前記第３配線の電圧の印加と、前記ゲート電極に対する前記第１電圧の印加とを共に停止した後、前記ゲート電極に対して映像信号の電圧を印加する
    表示方法。
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