JP2017158025A

JP2017158025A - 通信回路

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Publication number: JP2017158025A
Application number: JP2016039233A
Authority: JP
Inventors: 侑吾國司; Yugo Kokushi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2016-03-01
Filing date: 2016-03-01
Publication date: 2017-09-07
Anticipated expiration: 2036-03-01
Also published as: JP6466872B2; US9819367B2; US20170257123A1

Abstract

【課題】近接バンドの通信の多くの組み合わせに対応する小型な通信回路を提供する。
【解決手段】実施形態によれば、通信回路は、第１のスイッチ回路と、第２のスイッチ回路と、を備える。第１のスイッチ回路には、第１の周波数に設定された第１の信号と、第２の周波数に設定された第２の信号とが個別に入力され、第１のスイッチ回路は、第１の信号の経路を第１の周波数に対応する経路に切り替え、第２の信号の経路を第２の周波数に対応する経路に切り替える。第２のスイッチ回路は、第１のスイッチ回路から出力された第１の信号の経路を、第１のアンテナと第２のアンテナのいずれか一方のアンテナに接続可能な経路に切り替えるとともに、第１のスイッチ回路から出力された第２の信号の経路を、第１のアンテナと第２のアンテナの他方のアンテナに接続可能な経路に切り替える。
【選択図】図１

Description

本発明の実施形態は、通信回路に関する。

携帯電話等の無線通信機器では、近年、データトラフィックの増大に対処するため、キャリアアグリゲーションが利用されている。キャリアアグリゲーションは、異なるバンドで同時に無線通信を行う技術の一つである。キャリアアグリゲーションに対応した無線通信機器には、種々の通信回路が設けられ、その一つとして、例えば、アンテナ側の送受信端回路であるフロントエンド回路がある。

キャリアアグリゲーションは、一般的に、互いに離れたバンドを利用しているが、将来的には、近接したバンドの利用が想定されている。しかし、キャリアアグリゲーションに利用される近接バンドは、各国や通信事業者の様々な事情に細分化されているので、近接バンドの組み合わせは非常に多くなる。例えば、フロントエンド回路が、近接バンドの組み合わせ毎に設けられると、回路が大型化する。

特許第５０４３６９０号公報

本実施形態は、近接バンドの通信の多くの組み合わせに対応する小型な通信回路を提供することである。

本実施形態に係る通信回路は、第１のスイッチ回路と、第２のスイッチ回路と、を備える。第１のスイッチ回路には、第１の周波数に設定された第１の信号と、第２の周波数に設定された第２の信号とが個別に入力され、第１のスイッチ回路は、第１の信号の経路を第１の周波数に対応する経路に切り替え、第２の信号の経路を第２の周波数に対応する経路に切り替える。第２のスイッチ回路は、第１のスイッチ回路から出力された第１の信号の経路を、第１のアンテナと第２のアンテナのいずれか一方のアンテナに接続可能な経路に切り替えるとともに、第１のスイッチ回路から出力された第２の信号の経路を、第１のアンテナと第２のアンテナの他方のアンテナに接続可能な経路に切り替える。

第１の実施形態に係る通信回路の構成を示すブロック図である。第１のスイッチ回路の概略的な構成を示す回路図である。第１のスイッチ回路が設けられた基板の構造を示す断面図である。第２のスイッチ回路の概略的な構成を示す回路図である。第２の実施形態に係る通信回路の構成を示すブロック図である。第２の実施形態の変形例に係る通信回路の構成を示すブロック図である。第３の実施形態に係る通信回路に設けられた第１のスイッチ回路の概略的な構成を示す回路図である。第３の実施形態に係る通信回路に設けられた第２のスイッチ回路の概略的な構成を示す回路図である。

以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態に係る通信回路のブロック図である。図１に示す通信回路１は、フロントエンド回路に適用されている。このフロントエンド回路は、第１のアンテナＡＮＴ１と、第２のアンテナＡＮＴ２とを用いてキャリアアグリゲーションを行う無線通信機器に設けられている。

通信回路１は、電力増幅器１１、１２と、整合回路２１、２２と、第１のスイッチ回路３１と、第２のスイッチ回路３２と、複数のデュプレクサ４０と、制御回路５０と、を備える。

電力増幅器１１は、端子ＴＸ１から入力された送信信号を増幅する。電力増幅器１２は、端子ＴＸ２から入力された送信信号を増幅する。端子ＴＸ１と端子ＴＸ２は、上記送信信号を生成する送信回路(不図示)に接続されている。電力増幅器１１の増幅可能な周波数と、電力増幅器１２の増幅可能な周波数は近接している。

整合回路２１は、電力増幅器１１と第１のスイッチ回路３１との間に設けられ、電力増幅器１１の出力インピーダンスと、第１のスイッチ回路３１の入力インピーダンスを整合する。整合回路２２は、電力増幅器１２と第１のスイッチ回路３１との間に設けられ、電力増幅器１２の出力インピーダンスと、第１のスイッチ回路３１の入力インピーダンスを整合する。

図２は、第１のスイッチ回路３１の概略的な構成を示す回路図である。図２に示すように、第１のスイッチ回路３１は、２つの入力に対してｎ個の出力を可能とするＤＰｎＴ（Double−Pole ｎ−Throw）回路で構成されている。具体的には、第１のスイッチ回路３１は、第１の端子ＣＯＭ１１と、第２の端子ＣＯＭ１２と、複数の第３の端子ＲＦ１１〜ＲＦ１ｎと、複数の単位スルースイッチＳＷ１と、を有する。

第１の端子ＣＯＭ１１は、整合回路２１を介して電力増幅器１１に接続されている(図１参照)。第１の端子ＣＯＭ１１には、第１の周波数に設定された第１の信号が入力される。第１の信号は、端子ＴＸ１から入力された送信信号を電力増幅器１１で増幅処理し、その後、整合回路２１でインピーダンス整合処理した信号に相当する。

第２の端子ＣＯＭ１２は、整合回路２２を介して電力増幅器１２に接続されている(図１参照)。第２の端子ＣＯＭ１２には、第２の周波数に設定された第２の信号が入力される。第２の信号は、端子ＴＸ２から入力された送信信号を電力増幅器１２で増幅処理し、その後、整合回路２２でインピーダンス整合処理した信号に相当する。また、第２の周波数は、第１の周波数と近接している。

複数の第３の端子ＲＦ１１〜ＲＦ１ｎは、上記第１の周波数と上記第２の周波数を含む複数の信号周波数にそれぞれ対応している。例えば、第３の端子ＲＦ１１が第１の周波数に対応し、第３の端子ＲＦ１２が第２の周波数に対応している場合、第１の信号は第３の端子ＲＦ１１から出力され、第２の信号は第３の端子ＲＦ１２から出力される。

単位スルースイッチＳＷ１は、ＤＰｎＴ回路の最小構成単位回路であり、複数の第１のスイッチング素子Ｑ１１と、ダイオードＤ１１と、抵抗Ｒ１１、Ｒ１２と、を有する。複数の第１のスイッチング素子Ｑ１１は、第１の端子ＣＯＭ１１と複数の第３の端子ＲＦ１１〜ＲＦ１ｎとの間における第１の信号の経路に直列に接続されている。また、複数の第１のスイッチング素子Ｑ１１は、第２の端子ＣＯＭ１２と複数の第３の端子ＲＦ１１〜ＲＦ１ｎとの間における第２の信号の経路にも直列に接続されている。

各第１のスイッチング素子Ｑ１１は、Ｎ型ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)で構成されている。ダイオードＤ１１は、各第１のスイッチング素子Ｑ１１のボディ・ゲート間に設けられている。抵抗Ｒ１１は、各第１のスイッチング素子Ｑ１１のゲートに接続されている。抵抗Ｒ１２は、各第１のスイッチング素子Ｑ１１のドレイン・ソース間に接続されている。

図３は、第１のスイッチ回路３１が設けられた基板の構造を示す断面図である。図３に基板６０は、ＳＯＩ（Silicon On Insulator）基板である。具体的には、基板６０は、シリコン基板６１と、シリコン基板６１の上に設けられた絶縁層６２と、絶縁層６２の上に設けられたシリコン層６３と、を有する。第１のスイッチ回路３１は、このシリコン層６３に設けられる。本実施形態では、第２のスイッチ回路３２も、このシリコン層６３に設けられる。すなわち、第１のスイッチ回路３１と第２のスイッチ回路３２は、同じ基板６０に設けられる。

図４は、第２のスイッチ回路３２の概略的な構成を示す回路図である。図４に示す第２のスイッチ回路３２は、複数の第４の端子ＲＦ２１〜ＲＦ２ｎと、第５の端子ＣＯＭ２１と、第６の端子ＣＯＭ２２と、複数の単位スルースイッチＳＷ２と、を有する。

複数の第４の端子ＲＦ２１〜ＲＦ２ｎは、デュプレクサ４０を介して複数の第３の端子ＲＦ１１〜ＲＦ１ｎに個別に接続されている(図１参照)。第５の端子ＣＯＭ２１は、第１のアンテナＡＮＴ１に接続されている。第６の端子ＣＯＭ２２は、第２のアンテナＡＮＴ２に接続されている。

単位スルースイッチＳＷ２は、複数の第２のスイッチング素子Ｑ２１と、ダイオードＤ２１と、抵抗Ｒ２１、Ｒ２２と、を有する。複数の第２のスイッチング素子Ｑ２１は、複数の第４の端子ＲＦ２１〜ＲＦ２ｎと第５の端子ＣＯＭ２１の間と、複数の第４の端子ＲＦ２１〜ＲＦ２ｎと第６の端子ＣＯＭ２２との間における、第１の信号の経路と第２の信号の経路にそれぞれ直列に接続されている。

各第２のスイッチング素子Ｑ２１は、第１のスイッチング素子Ｑ１１と同様に、Ｎ型ＭＯＳＦＥＴで構成されている。ダイオードＤ２１は、各第２のスイッチング素子Ｑ２１のボディ・ゲート間に設けられている。抵抗Ｒ２１は、各第２のスイッチング素子Ｑ２１のゲートに接続されている。抵抗Ｒ２２は、各第２のスイッチング素子Ｑ２１のドレイン・ソース間に接続されている。

図１に戻って、複数のデュプレクサ４０は、第１のスイッチ回路３１と、第２のスイッチ回路３２との間に設けられている。各デュプレクサ４０は、複数の第３の端子ＲＦ１１〜ＲＦ１ｎのいずれかから出力された送信信号（第１の信号および第２の信号）を、出力元の第３の端子に対応する複数の第４の端子ＲＦ２１〜ＲＦ２ｎに入力する。同時に、デュプレクサ４０は、複数の第４の端子ＲＦ２１〜ＲＦ２ｎのいずれかから出力された受信信号を、出力元の第４の端子に対応する端子ＲＸ〜ＲＸｎに入力する。すなわち、デュプレクサ４０は、送信信号（第１の信号および第２の信号）の経路と、第１のアンテナＡＮＴ１および第２のアンテナＡＮＴ２でそれぞれ受信された受信信号の経路と、を切り替える。端子ＲＸ〜ＲＸｎは、上記受信信号を処理する受信回路(不図示)に接続されている。

制御回路５０は、第１のスイッチ回路３１と第２のスイッチ回路３２を制御する。具体的には、制御回路５０は、制御信号Ｃｏｎで第１のスイッチング素子Ｑ１１のゲート電位と第２のスイッチング素子Ｑ２１のゲート電位をそれぞれ制御する。

例えば、制御回路５０が、ゲート電位を約３Ｖに制御する制御信号Ｃｏｎを出力すると、第１のスイッチング素子Ｑ１１と第２のスイッチング素子Ｑ２１は導通状態、換言するとオン状態となる。また、例えば、制御回路５０が、ゲート電位を約−３Ｖに制御する制御信号Ｃｏｎを出力すると、第１のスイッチング素子Ｑ１１と第２のスイッチング素子Ｑ２１は非導通状態、換言するとオフ状態となる。

上記のように構成された通信回路１において、例えば、電力増幅器１１の増幅可能な周波数が７００ＭＨｚ〜８００ＭＨｚであり、電力増幅器１２の増幅可能な周波数が８００ＭＨｚ〜９００ＭＨｚであるとする。この場合、キャリアアグリゲーションの組み合わせとして、例えば、７００ＭＨｚと８００ＭＨｚの第１の組み合わせと、８００ＭＨｚと９００ＭＨｚの第２の組み合わせと、７００ＭＨｚと９００ＭＨｚの第３の組み合わせが、考えられる。このとき、組み合わせ数と同じ数のフロントエンド回路を設けると、回路の大型化を招く。

しかし、本実施形態では、制御回路５０が、第１の組み合わせ〜第３の組み合わせに応じて、第１のスイッチ回路３１と第２のスイッチ回路３２を制御する。例えば、７００ＭＨｚに設定された第１の信号が第１の端子ＣＯＭ１１に入力され、８００ＭＨｚに設定された第２の信号が第２の端子ＣＯＭ１２に入力されたとき、制御回路５０は、第１の端子ＣＯＭ１１と第３の端子ＲＦ１１とを接続する第１の信号の経路上に設けられた第１のスイッチング素子Ｑ１１を導通状態にし、第１の信号のその他の経路に設けられた残りの第１のスイッチング素子Ｑ１１を非導通状態にする。

同時に、制御回路５０は、第２の端子ＣＯＭ１２と第３の端子ＲＦ１２とを接続する第２の信号の経路上に設けられた第１のスイッチング素子Ｑ１１を導通状態にし、第２の信号のその他の経路に設けられた残りの第１のスイッチング素子Ｑ１１を非導通状態にする。

また、上記第１の信号が、第３の端子ＲＦ１１に対応する第４の端子ＲＦ２１に入力され、上記第２の信号が、第３の端子ＲＦ１２に対応する第４の端子ＲＦ２２に入力されたとき、制御回路５０は、第４の端子ＲＦ２１と第５の端子ＣＯＭ２１とを接続する第１の信号の経路上に設けられた第２のスイッチング素子Ｑ２１を導通状態にし、第１の信号のその他の経路に設けられた残りの第２のスイッチング素子Ｑ２１を非導通状態にする。

同時に、制御回路５０は、第４の端子ＲＦ２２と第６の端子ＣＯＭ２２とを接続する第２の信号の経路上に設けられた第２のスイッチング素子Ｑ２１を導通状態にし、第２の信号のその他の経路に設けられた残りの第２のスイッチング素子Ｑ２１を非導通状態にする。

第２の組み合わせ、第３の組み合わせも、上述した第１の組み合わせと同様に、制御回路５０が第１のスイッチ回路３１と第２のスイッチ回路３２を制御する。その結果、周波数が相互に近接した２つの信号は、一つのフロントエンド回路（通信回路１）内で伝送される。

なお、通信回路１で処理可能な周波数帯域は、上記の範囲に限定されず、１．７ＧＨｚ〜１．９ＧＨｚ等の他の周波数帯域であってもよい。

以上説明した本実施形態によれば、一つの通信回路内に２つのスイッチ回路が設けられ、これらのスイッチ回路は、周波数が相互に近接した２つの信号の経路を、各信号の周波数に対応した経路に切り替えている。そのため、近接バンドの通信の多くの組み合わせに対応する小型な通信回路を提供することが可能となる。

また、本実施形態では、上記２つのスイッチ回路は、同一の基板に形成されている。そのため、これらのスイッチ回路を制御する制御回路を共通化できるので、回路をさらに小型化できる。

さらに、上記基板がＳＯＩ基板である場合、２つのスイッチ回路と、これらを制御する制御回路と、を同一基板上に集積化できるので、回路の面積を小さくすることができる。加えて、ＳＯＩ基板を用いることにより、寄生容量や高周波信号の基板への漏洩が低減されるので、各スイッチ回路の通過損失が減少し、電力増幅器の出力電力を小さくできるようになる。その結果、電力増幅器を小型化でき、これによって、無線通信機器の消費電力が小さくなる。無線通信機器がバッテリー駆動の場合、このバッテリーの小型化も可能になる。

（第２の実施形態）
図５は、第２の実施形態に係る通信回路の構成を示すブロック図である。上述した第１の実施形態に係る通信回路１と同様の構成要素には、同じ符号を付し、詳細な説明は省略する。

図５に示すように、本実施形態に係る通信回路２は、第１の実施形態の通信回路１の構成要素に加えて、電力増幅器１３と、整合回路２３と、をさらに備える。また、通信回路２では、第２のスイッチ回路３２の第４の端子ＲＦ２１〜ＲＦ２（ｎ＋１）の数が、第１のスイッチ回路３１の第３の端子ＲＦ１１〜ＲＦ１ｎの数よりも多い。

電力増幅器１３は、端子ＴＸ３から入力された送信信号を増幅する。端子ＴＸ２は、この送信信号を生成する送信回路(不図示)に接続されている。整合回路２３は、電力増幅器１３と第２のスイッチ回路３２との間に設けられ、電力増幅器１３の出力インピーダンスと、第２のスイッチ回路３２の入力インピーダンスを整合する。

上記のように構成された通信回路２では、電力増幅器１３で増幅された送信信号は、整合回路２３でインピーダンス整合された後、第２のスイッチ回路３２の第４の端子ＲＦ２（ｎ＋１）に入力される。

以上説明した本実施形態によれば、電力増幅器１３が、電力増幅器１１と電力増幅器１２では増幅できない周波数の信号を増幅することによって、相互に近接した周波数帯域のキャリアアグリゲーションだけでなく、相互に離れた周波数帯域のキャリアアグリゲーションも行うことができる。また、電力増幅器１３が、電力増幅器１１と電力増幅器１２では対処できない旧世代の通信規格に対応した信号を増幅する場合には、無線通信回路２は、新旧の両世代の無線通信に適用することができる。

また、電力増幅器１３で増幅された信号は、第１のスイッチ回路３１を介することなく第２のスイッチ回路３２に直接入力される。そのため、この信号の電力が、第１のスイッチ回路３１に入力される信号（第１の信号および第２の信号）の電力よりも大きくても、第１のスイッチ回路３１には、この信号の電力に対応した耐電力は求められない。よって、第１のスイッチ回路３１の面積を小さくできる。

なお、本実施形態では、第２のスイッチ回路３２の第４の端子ＲＦ２１〜ＲＦ２（ｎ＋１）の数が、第１のスイッチ回路３１の第３の端子ＲＦ１１〜ＲＦ１ｎの数よりも多い。しかし、この端子数の関係は、反対であってもよい。

図６は、第２の実施形態の変形例に係る通信回路の構成を示すブロック図である。図６に示す通信回路２ａでは、第１のスイッチ回路３１の第３の端子ＲＦ１１〜ＲＦ１（ｎ＋１）の数が、第２のスイッチ回路３２の第４の端子ＲＦ２１〜ＲＦ２ｎの数よりも多い。

通信回路２ａでは、第３の端子ＲＦ１（ｎ＋１）から出力された信号は、第２のスイッチ回路３２を介することなく第３のアンテナＡＮＴ３へ伝送される。この信号の電力が高くても、換言すると、第３のアンテナＡＮＴ３で送受信される信号の電力が第１のアンテナＡＮＴ１と第２のアンテナＡＮＴ２でそれぞれ送受信される信号の電力よりも高くても、第２のスイッチ回路３２には、この信号の電力に対する耐電力は求められない。そのため、第２のスイッチ回路３２の面積を小さくできる。

したがって、第３の端子の数と第４の端子の数を異なくすることによって、第１のスイッチ回路３１の面積または第２のスイッチ回路３２の面積が小さくなるので、通信回路を小型化することが可能となる。

（第３の実施形態）
第３の実施形態について説明する。本実施形態では、第１のスイッチ回路３１の構成と第２のスイッチ回路３２の構成が、第１の実施形態と異なる。

図７は、第３の実施形態に係る通信回路に設けられた第１のスイッチ回路の概略的な構成を示す回路図である。また、図８は、第３の実施形態に係る通信回路に設けられた第２のスイッチ回路の概略的な構成を示す回路図である。

図７に示す第１のスイッチ回路３１では、複数の第３の端子ＲＦ１１〜ＲＦ１ｎのうち、一部の端子ＲＦ１ｘが、単位スルースイッチＳＷ１を介して第１の端子ＣＯＭ１１と第２の端子ＣＯＭ１２の両方に接続され、残りの端子が、単位スルースイッチＳＷ１を介して第１の端子ＣＯＭ１１または第２の端子ＣＯＭ１２の一方に接続されている。

図８に示す第２のスイッチ回路３２でも、同様に、複数の第４の端子ＲＦ２１〜ＲＦ２ｎのうち、一部の端子ＲＦ２ｘが、単位スルースイッチＳＷ２を介して第５の端子ＣＯＭ２１と第６の端子ＣＯＭ２２の両方に接続され、残りの端子が、単位スルースイッチＳＷ２を介して第５の端子ＣＯＭ２１または第６の端子ＣＯＭ２２の一方に接続されている。

以上説明した本実施形態によれば、第１のスイッチ回路３１は、第１の端子ＣＯＭ１１と第２の端子ＣＯＭ１２に共通して接続できる第３の端子の数を制限している。同様に、第２のスイッチ回路３２は、第５の端子ＣＯＭ２１と第６の端子ＣＯＭ２２に共通して接続できる第４の端子の数を制限している。そのため、本実施形態では、第１の実施形態に比べて、単位スルースイッチＳＷ１、ＳＷ２の数が減少している。これにより、第１のスイッチ回路３１の面積と第２のスイッチ回路３２の面積がともに小さくなるので、通信回路全体を小型化することが可能となる。

さらに、非導通状態となる単位スルースイッチの数が減るため、第１のスイッチ回路３１のオフ容量と第２のスイッチ回路３２のオフ容量が減少して、これらのスイッチ回路の通過損失が小さくなる。これにより、電力増幅器１１、１２の小型化が可能になる。また、無線通信機器がバッテリー駆動の場合には、このバッテリーの小型化も可能になる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

３１第１のスイッチ回路、３２第２のスイッチ回路、４０デュプレクサ、５０制御回路、ＣＯＭ１１第１の端子、ＣＯＭ１２第２の端子、ＲＦ１１〜ＲＦ１ｎ第３の端子、ＲＦ２１〜ＲＦ２ｎ第４の端子、ＣＯＭ２１第５の端子、ＣＯＭ２２第６の端子、Ｑ１１第１のスイッチング素子、Ｑ２１第２のスイッチング素子

Claims

第１の周波数に設定された第１の信号と、第２の周波数に設定された第２の信号とが個別に入力され、前記第１の信号の経路を前記第１の周波数に対応する経路に切り替え、前記第２の信号の経路を前記第２の周波数に対応する経路に切り替える第１のスイッチ回路と、
前記第１のスイッチ回路から出力された前記第１の信号の経路を、第１のアンテナと第２のアンテナのいずれか一方のアンテナに接続可能な経路に切り替えるとともに、前記第１のスイッチ回路から出力された前記第２の信号の経路を、前記第１のアンテナと前記第２のアンテナの他方のアンテナに接続可能な経路に切り替える第２のスイッチ回路と、
を備える通信回路。
前記第１のスイッチ回路は、
前記第１の信号が入力される第１の端子と、
前記第２の信号が入力される第２の端子と、
前記第１の信号と前記第２の信号が個別に出力される複数の第３の端子と、
前記第１の端子と前記複数の第３の端子との間における前記第１の信号の経路に直列接続されるとともに、前記第２の端子と前記複数の第３の端子との間における前記第２の信号の経路に直列接続された複数の第１のスイッチング素子と、を有し、
前記第２のスイッチ回路は、
前記複数の第３の端子に個別に接続されている複数の第４の端子と、
前記第１のアンテナと接続される第５の端子と、
前記第２のアンテナと接続される第６の端子と、
前記複数の第４の端子と前記第５の端子の間と、前記複数の第４の端子と前記第６の端子の間における、前記第１の信号の経路と前記第２の第２の信号の経路にそれぞれ直列に接続された複数の第２のスイッチング端子と、を有する、請求項１に記載の通信回路。
前記第３の端子の数と前記第４の端子の数が、異なっている、請求項２に記載の通信回路。
前記複数の第３の端子のうちの一部の端子が、前記第１の端子と前記第２の端子の両方に接続され、前記複数の第３の端子のうちの残りの端子が、前記第１の端子または前記第２の端子の一方に接続され、
前記複数の第４の端子のうちの一部の端子が、前記第５の端子と前記第６の端子の両方に接続され、前記複数の第４の端子のうちの残りの端子が、前記第５の端子または前記第６の端子の一方の端子に接続されている、請求項２に記載の通信回路。
前記第１のスイッチ回路と前記第２のスイッチ回路が、同じ基板上に設けられている、請求項１から４のいずれかに記載の通信回路。
前記基板が、ＳＯＩ基板である、請求項５に記載の通信回路。
前記第１のスイッチ回路と前記第２のスイッチ回路との間に設けられ、前記第１の信号および前記第２の信号の経路と、前記第１のアンテナおよび前記第２のアンテナでそれぞれ受信された受信信号の経路と、を切り替える複数のデュプレクサをさらに備える、請求項１から６のいずれかに記載の通信回路。
前記第１のスイッチ回路と前記第２のスイッチ回路とを制御する制御回路をさらに備える、請求項１から７のいずれかに記載の通信回路。
第１の周波数の第１の信号が入力される第１の端子と、第２の周波数の第２の信号が入力される第２の端子と、前記第１の信号と前記第２の信号が個別に出力される複数の第３の端子と、を有し、前記第１の端子及び前記第２の端子と、前記複数の第３の端子との接続を切り替える第１のスイッチ回路と、
前記複数の第３の端子に各々接続される複数の第４の端子と、第１のアンテナに接続可能な第５の端子と、第２のアンテナに接続可能な第６の端子と、を有し、前記複数の第４の端子と、前記第５の端子及び前記第６の端子との接続を切り替える第２のスイッチ回路と、
を有する通信回路。