JP2017152487A - 化合物半導体装置の製造方法 - Google Patents

化合物半導体装置の製造方法 Download PDF

Info

Publication number
JP2017152487A
JP2017152487A JP2016032290A JP2016032290A JP2017152487A JP 2017152487 A JP2017152487 A JP 2017152487A JP 2016032290 A JP2016032290 A JP 2016032290A JP 2016032290 A JP2016032290 A JP 2016032290A JP 2017152487 A JP2017152487 A JP 2017152487A
Authority
JP
Japan
Prior art keywords
base region
type
layer
impurity concentration
compound semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016032290A
Other languages
English (en)
Other versions
JP6662092B2 (ja
Inventor
竹内　有一
Yuichi Takeuchi
有一 竹内
鈴木　克己
Katsumi Suzuki
克己 鈴木
侑佑 山下
Yusuke Yamashita
侑佑 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Original Assignee
Denso Corp
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp filed Critical Denso Corp
Priority to JP2016032290A priority Critical patent/JP6662092B2/ja
Priority to US16/069,622 priority patent/US10439037B2/en
Priority to PCT/JP2017/001771 priority patent/WO2017145593A1/ja
Publication of JP2017152487A publication Critical patent/JP2017152487A/ja
Application granted granted Critical
Publication of JP6662092B2 publication Critical patent/JP6662092B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】制御性良くｐ型不純物層の不純物濃度プロファイルを制御することができる化合物半導体装置の製造方法を提供する。
【解決手段】ベース領域をエピタキシャル成長させる際に、その前にドーパントガスのプレドープを行う。このようなプレドープによって予めチャンバ内壁面等にドーパントが吸着されるようにしておくことができ、エピタキシャル成長時にはドーパントの吸着が抑制されるようにできる。プレドープ時間を制御することによって、チャンバ内への吸着量を制御できるため、ｐ型不純物層の不純物濃度プロファイルを制御することが可能となる。
【選択図】図４

Description

本発明は、例えば炭化珪素（以下、ＳｉＣという）や窒化ガリウム（以下、ＧａＮという）などの化合物半導体を用いた化合物半導体装置の製造方法に関する。
従来より、化合物半導体としてＳｉＣやＧａＮなどを用いた化合物半導体装置が種々提案されており、化合物半導体装置には、例えば反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴなどの縦型スイッチング素子が備えられる。
反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴでは、トレンチ内のゲート電極に対してゲート電圧を印加することで、トレンチ側面に位置するｐ型ベース領域にチャネルを形成し、このチャネルを通じてドレイン・ソース間に電流を流すという動作を行う。このような縦型ＭＯＳＦＥＴでは、オン抵抗や素子耐圧について、ｐ型ベース領域の不純物濃度依存性が大きい。すなわち、ｐ型ベース領域の不純物濃度を低くするとチャネル移動度を高くできチャネル抵抗が低減され、オン抵抗の低減が図れるが、その反面、パンチスルー現象によりドレイン・ソース間耐圧が低下して素子耐圧が低下してしまう。このため、高チャネル移動度の実現と素子耐圧確保の両立を図ることが本質的に難しい。
これを解決するには、例えばチャネルが形成されるｐ型ベース領域の不純物濃度をできるだけ急峻に変化させられるように制御することが必要である。すなわち、ｐ型ベース領域はｎ-型ドリフト層の上にエピタキシャル成長させることによって形成されるが、ｐ型ベース領域の不純物濃度が緩やかに高くなるような変化であると、所望の特性を得るためのｐ型ベース領域の厚み、つまりチャネル長が大きくなってしまう。このため、ｐ型ベース領域の不純物濃度をできるだけ急峻に変化させることが重要となる。
このような不純物層における不純物濃度の急峻な変化を実現する方法として、特許文献１に示すようにｎ型不純物層の不純物濃度を急峻に変化させる方法が挙げられる。この方法では、ＳｉＣの原料ガスとなるプロパン（Ｃ3Ｈ8）とシラン（ＳｉＨ4）を導入してアンドープ層を成長させ、途中からプロパンの導入量を減少させるとともにｎ型ドーパントとなる窒素（Ｎ2）を導入している。このように、ｎ型ドーパントを導入する際に、原料ガスとなるプロパンの導入量を低下させてＣ／Ｓｉ比を変化させることで、ｎ型不純物層の不純物濃度を変化させることを可能としている。
特開２００１−７７０２７号公報
しかしながら、上記した特許文献１に示す方法は、ｎ型不純物層の濃度を急峻に変化させる際には用いることができるものの、ｐ型不純物層の濃度を急峻に変化させることはできない。
すなわち、ｐ型不純物層を形成する際には、例えばｐ型ドーパントとして有機金属材料となるＴＭＡ（トリメチルアルミニウムの略）を用いるが、有機金属材料特有の立上り遅延が発生し、ｐ型不純物層の濃度を急峻に変化させられないことが確認された。このため、ｐ型ベース領域の不純物濃度を急峻に変化させることができず、チャネル長が長くなってオン抵抗増加の原因となる。
なお、ここではＳｉＣ半導体装置を例に挙げたが、ＧａＮ半導体装置などの他の化合物半導体装置についても同様の問題がある。また、ここではｐ型不純物層の不純物濃度を急峻に変化させることについて説明したが、必ずしも急峻な変化では無くても良く、狙った不純物濃度プロファイルに制御性良く調整できるようにすることが望まれている。
本発明は上記点に鑑みて、制御性良くｐ型不純物層の不純物濃度プロファイルを制御することができる化合物半導体装置の製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、化合物半導体にて構成される下地層（２）の上に、化合物半導体にて構成されるｐ型不純物層（３）をエピタキシャル成長することを含む化合物半導体装置の製造方法であって、エピタキシャル成長することは、化合物半導体をエピタキシャル成長させるのに用いる原料ガスの導入前に、前もってｐ型不純物のドーパントとなる有機金属材料を含むドーパントガスを導入するプレドープを行うことを含み、該プレドープ時間を制御することによってｐ型不純物層の不純物濃度プロファイルを制御する。
このように、プレドープを行うことで予めチャンバ内壁面等にドーパントが吸着されるようにしておくことができ、エピタキシャル成長時にはドーパントの吸着が抑制されるようにできる。そして、プレドープ時間を制御することによって、チャンバ内への吸着量を制御できるため、ｐ型不純物層の不純物濃度プロファイルを制御することが可能となる。したがって、エピタキシャル成長の初期より、例えば、チャンバ内の雰囲気中におけるｐ型ドーパント濃度を所望の濃度に保つことができ、ｐ型不純物層の不純物濃度を急峻に変化させることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
第１実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。 ベース領域内でのｐ型不純物濃度プロファイルを示したグラフである。 図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。 ベース領域を形成する工程での温度およびガス導入のプロファイルを示したタイムチャートである。 プレドープ時間を変えた場合におけるベース領域内でのｐ型不純物濃度プロファイルを示したグラフである。 第２実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。 ベース領域内でのｐ型不純物濃度プロファイルを示したグラフである。 図６に示すＳｉＣ半導体装置の製造工程を示した断面図である。 ベース領域を形成する工程での温度およびガス導入のプロファイルを示したタイムチャートである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について説明する。ここでは、化合物半導体装置の一例として、トレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたＳｉＣ半導体装置について説明する。
図１に示すＳｉＣ半導体装置は、セル領域にトレンチゲート構造の縦型ＭＯＳＦＥＴが形成されたものであり、図示していないが、セル領域を囲む外周領域に外周耐圧構造が備えられた構成とされている。
ＳｉＣ半導体装置は、ＳｉＣからなる高濃度不純物層を構成するｎ+型基板１の表面側に、ｎ+型基板１よりも低不純物濃度のＳｉＣからなるｎ-型ドリフト層２が形成された半導体基板を用いて形成されている。ｎ+型基板１は、例えばｎ型不純物濃度が１．０×１０19／ｃｍ3とされ、ｎ-型ドリフト層２は、例えばｎ型不純物濃度が０．５〜２．０×１０16／ｃｍ3とされている。
ｎ-型ドリフト層２の上層部にはベース領域３が形成されている。本実施形態の場合、ベース領域３は、ｎ-型ドリフト層２よりも高不純物濃度のｐ型ＳｉＣで構成されており、ｎ-型ドリフト層２との境界位置から急峻に不純物濃度が変化させられた状態とされている。
例えば、本実施形態のベース領域３は、ｐ型不純物濃度が２．０×１０17／ｃｍ3程度とされ、厚みが３００ｎｍとされている。例えば、ベース領域３は、図２に示すｐ型不純物（Ａｌ：アルミニウム）の濃度プロファイルのように構成される。すなわち、図２に示すように、例えばベース領域３の表面から深さ１．３μｍ程度までｐ型不純物濃度が２×１０17／ｃｍ3程度となるようにしてベース領域３を形成している。そして、ベース領域３の表面から深さ１．２〜１．３μｍ程度の位置において、ｐ型不純物のドープ量がパルス的に低くなっている。この部分がベース領域３とｎ-型ドリフト層２との境界位置であり、ベース領域３の不純物濃度が急峻に変化させられた状態になっている。
さらに、ベース領域３の上層部分にはｎ+型ソース領域４が形成されている。また、ｎ+型ソース領域４の表面からｎ+型ソース領域４およびベース領域３を貫通し、ｎ-型ドリフト層２に達するようにｐ型ディープ層５が形成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ型ディープ層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側においてトレンチゲート構造よりも深い位置まで形成されている。ｎ+型ソース領域４は、表層部におけるｎ型不純物濃度が例えば２．５×１０18〜１．０×１０19／ｃｍ3、厚さ０．５μｍ程度で構成されている。また、ｐ型ディープ層５は、ベース領域３よりも高不純物濃度とされ、ｐ型不純物濃度が例えば１．０×１０17〜１．０×１０19／ｃｍ3とされている。本実施形態では、ｐ型ディープ層５は、後述するソース電極９に対するコンタクト領域としての役割も兼ねている。
また、ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、紙面垂直方向を長手方向とするトレンチ６が形成されている。このトレンチ６の側面と接するように上述したベース領域３およびｎ+型ソース領域４が配置されている。
さらに、ベース領域３のうちトレンチ６の側面に位置している部分を、縦型ＭＯＳＦＥＴの作動時にｎ+型ソース領域４とｎ-型ドリフト層２との間を繋ぐチャネル領域として、チャネル領域を含むトレンチ６の内壁面にはゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってトレンチ６内が埋め尽くされている。
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１の紙面垂直方向を長手方向として延設されており、複数のトレンチゲート構造が図１中の左右方向に並べられることでストライプ状とされている。また、上述したｎ+型ソース領域４およびｐ型ディープ層５もトレンチゲート構造の長手方向に沿って延設されたレイアウト構造とされている。
また、ｎ+型ソース領域４およびｐ型ディープ層５の表面やゲート電極８の表面には、ソース電極９やゲート配線（図示せず）が形成されている。ソース電極９およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ（具体的にはｐ型ディープ層５）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極９およびゲート配線は、図示しない層間絶縁膜上に形成されることで電気的に絶縁されている。そして、層間絶縁膜に形成されたコンタクトホールを通じて、ソース電極９はｎ+型ソース領域４およびｐ型ディープ層５と電気的に接触させられ、ゲート配線はゲート電極８と電気的に接触させられている。
さらに、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１０が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。そして、この縦型ＭＯＳＦＥＴが形成されたセル領域の外周領域に、図示しない外周耐圧構造が備えられることで、本実施形態にかかるＳｉＣ半導体装置が構成されている。
このようなＳｉＣ半導体装置に備えられる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴでは、ゲート電極８にゲート電圧を印加すると、ベース領域３のうちトレンチ６に接している表面にチャネル領域が形成される。これにより、ソース電極９から注入された電子がｎ+型ソース領域４からベース領域３に形成されたチャネル領域を通った後、ｎ-型ドリフト層２に到達し、ソース電極９とドレイン電極１０との間に電流を流すという動作が行われる。
続いて、図１のように構成された本実施形態にかかるＳｉＣ半導体装置の製造方法について、図３および図４を参照して説明する。
〔図３（ａ）に示す工程〕
まず、半導体基板として、ＳｉＣからなるｎ+型基板１の表面上にＳｉＣからなるｎ-型ドリフト層２がエピタキシャル成長させられた、いわゆるエピ基板を用意する。
〔図３（ｂ）に示す工程〕
図示しないエピタキシャル成長装置を用いて、ｎ-型ドリフト層２の表面にベース領域３を形成する工程と、さらにベース領域３の表面にｎ+型ソース領域４を形成する工程を順に行う。具体的には、図４に示すように、まずエピタキシャル成長装置内を所定温度（例えば１５７５℃）に上昇させる昇温期間を経て、ＳｉＣ原料ガスと共にｐ型不純物を含むドーパントガスを導入する。例えば、昇温期間については４０分以下に設定してあり、その期間中に所定温度まで昇温させている。
ＳｉＣ原料ガスとしては、例えばＳｉ原料となるシランやＣ原料となるプロパン等を用いている。また、ベース領域３を形成する際のドーパントガスとしては、ｐ型不純物を含むＴＭＡを用いている。
このとき、エピタキシャル成長の開始前、つまり原料ガスを導入する前に、ドーパントガスを導入するプレドープを行い、その後にプロパンおよびシランのＳｉＣ原料ガスをチャンバ内に導入してベース領域３をエピタキシャル成長させる。このエピタキシャル成長前に行うプレドープにより、エピタキシャル成長装置のチャンバ内の雰囲気がドーパントガスで満たされるとともに、チャンバ内壁面にドーパントが吸着、つまり貼り付くようにできる。
本発明者らが実験などに基づいて鋭意検討を行ったところ、ベース領域３をエピタキシャル成長させる際の初期時に、ベース領域３の不純物濃度が急峻にならない原因が、ＳｉＣ原料ガスとドーパントガスとを同時に導入していることであることが判った。具体的には、ｐ型ドーパントが有機金属材料であるために、ドーパントがガス導入初期時にチャンバ内壁面等に吸着してしまい、エピタキシャル成長時に成長ガスと同時にドーパントガスを導入したのではＳｉＣ原料ガスがリッチな雰囲気になる。これにより、チャンバ内の雰囲気中におけるｐ型ドーパント濃度が低下し、ベース領域３の不純物濃度がドーパントガスの導入量から見込まれる濃度よりも低くなってしまう。これが有機金属材料特有の立上り遅延であり、成長方向においてベース領域３の不純物濃度が急峻に変化せずに緩やかに変化したものになる原因になっていた。
これに対して、本実施形態のように、エピタキシャル成長の開始前にプレドープを行っておけば、予めチャンバ内壁面等にドーパントが吸着されるようにしておくことができ、エピタキシャル成長時にはドーパントの吸着が抑制されるようにできる。そして、プレドープ時間を制御することによって、チャンバ内への吸着量を制御できるため、ｐ型不純物層の不純物濃度プロファイルを制御することが可能となる。したがって、エピタキシャル成長の初期より、チャンバ内の雰囲気中におけるｐ型ドーパント濃度を所望の濃度に保つことができ、ベース領域３の不純物濃度を急峻に変化させることが可能となる。つまり、図２の不純物濃度分布に示されるように、ベース領域３の不純物濃度を成長初期から所望の濃度まで高くすることが可能となる。
また、ＳｉＣ原料ガスの導入については、導入初期時には導入量を少なくしておき、それから徐々に導入量を増やして所望の導入量となるようにしている。ＳｉＣ原料ガスの導入量を徐々に増やす期間を遷移期間、一定になった後を定常成長期間として、遷移期間中には緩やかにエピタキシャル成長が行われ、定常成長期間中に所望の成長レート（例えば〜４μｍ／ｈ）でエピタキシャル成長が行われるようにしている。例えば、遷移期間を３０秒として、遷移期間中のシランの導入量については３ｓｃｃｍから１２ｓｃｃｍに徐々に増加させ、プロパンの導入量については７．５ｓｃｃｍから３０ｓｃｃｍに徐々に増加させるようにしている。
このようにすることで、遷移期間中に急にＳｉＣ原料ガスの導入量を増やすことによるベース領域３の結晶性の悪化を抑制しつつ、結晶性悪化が起こり難い程度に成長が進んだら所望のレートでのエピタキシャル成長を行うことが可能となる。
また、このようなプレドープを行う場合において、プレドープ時間については任意であるが、プレドープ時間を長くするほどベース領域３の不純物濃度の変化を急峻にすることが可能となる。一例を示すと、図５に示すように、プレドープ時間が０ｍｉｎ、つまりプレドープを行っていないときにおけるベース領域３のｐ型不純物濃度の勾配と比較して、プレドープ時間を長くするほどその傾斜が急峻になっていることが判る。
具体的には、プレドープ時間が１ｍｉｎのときと比較して３ｍｉｎのときの方がｐ型不純物濃度の勾配が急峻になっており、１５ｍｉｎのときには更に勾配が急峻になっていた。上記した図２は、このうちのプレドープ時間を１５ｍｉｎとした場合のｐ型不純物濃度の変化を示してあり、ベース領域３の不純物濃度がｎ-型ドリフト層２との境界位置よりほぼ一定となった理想的な濃度分布になっている。したがって、プレドープ時間を制御することで、ベース領域３のｐ型不純物濃度の変化を制御性良く変化させることが可能となる。
この後、エピタキシャル成長装置内に導入するドーパントガスを変更し、続けてｎ+型ソース領域４を形成する。このときのドーパントガスとしては、ｎ型不純物となる窒素（Ｎ2）を用いている。このようにして、ベース領域３の表面にｎ+型ソース領域４を形成する工程が行われる。
〔図３（ｃ）に示す工程〕
ｎ+型ソース領域４の表面にマスク材（図示せず）を配置したのち、フォトリソグラフィによってマスク材のうちのｐ型ディープ層５の形成予定位置を開口させる。そして、マスク材を配置した状態でＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことで、ｐ型ディープ層５の形成予定位置にトレンチを形成する。その後、マスク材を除去し、再びエピタキシャル成長装置を用いて、トレンチ内を含めてｎ+型ソース領域４の表面全面にｐ型ＳｉＣ層を成膜する。このときに用いるＳｉＣ原料ガスおよびドーパントガスはベース領域３の形成工程の際と同様であり、ｐ型ディープ層５の不純物濃度に応じてガス導入量を調整するようにしている。
そして、研削やＣＭＰ（Chemical Mechanical Polishing）などによる平坦化によって、ｎ+型ソース領域４の表面を露出させる。これにより、トレンチ内にのみ残ったｐ型ＳｉＣ層によってｐ型ディープ層５が形成される。
〔図３（ｄ）に示す工程〕
ｎ+型ソース領域４やｐ型ディープ層５の表面にマスク材（図示せず）を配置したのち、フォトリソグラフィによってマスク材のうちのトレンチ６の形成予定位置を開口させる。そして、マスク材を配置した状態でＲＩＥなどの異方性エッチングを行うことにより、セル領域においてトレンチ６を形成する。その後、マスク材を除去する。
そして、必要に応じて、１６００度以上の減圧下における水素雰囲気、例えば１６２５℃、２．７×１０4Ｐａ（＝２００Ｔｏｒｒ）の高温水素雰囲気での熱処理による水素エッチングを実施する。この水素エッチングによってトレンチ６の内壁面の丸め処理が行われ、トレンチ６の開口入口やコーナー部を丸められると共に、トレンチエッチングのダメージ除去が行われる。
〔図３（ｅ）、（ｆ）に示す工程〕
ウェット雰囲気による熱酸化によってゲート絶縁膜７を形成したのち、ゲート絶縁膜７の表面にドープドＰｏｌｙ−Ｓｉ層を成膜し、このドープドＰｏｌｙ−Ｓｉ層をパターニングすることでトレンチ６内に残し、ゲート電極８を形成する。この後の工程については、従来と同様である。すなわち、層間絶縁膜の形成工程、フォト・エッチングによるコンタクトホール形成工程、電極材料をデポジションしたのちパターニングすることでソース電極９やゲート配線層を形成する工程、ｎ+型基板１の裏面にドレイン電極１０を形成する工程等を行う。これにより、図１に示すトレンチゲート構造の縦型ＭＯＳＦＥＴがセル領域に備えられたＳｉＣ半導体装置が完成する。
以上説明したように、本実施形態で説明した反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置では、ベース領域３をエピタキシャル成長させる際に、その前にドーパントガスのプレドープを行うようにしている。このようなプレドープによって予めチャンバ内壁面等にドーパントが吸着されるようにしておくことができ、エピタキシャル成長時にはドーパントの吸着が抑制されるようにできる。そして、プレドープ時間を制御することによって、チャンバ内での吸着量を制御できるため、ｐ型不純物層の不純物濃度プロファイルを制御することが可能となる。したがって、エピタキシャル成長の初期より、例えば、チャンバ内の雰囲気中におけるｐ型ドーパント濃度を所望の濃度に保つことができ、ベース領域３の不純物濃度を急峻に変化させることが可能となる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してベース領域３の構成およびその製造プロセスを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図６に示すように、本実施形態では、ベース領域３は、ｐ型不純物濃度が比較的高くされた高濃度ベース領域３ａと、それよりもｐ型不純物濃度が低くされた低濃度ベース領域３ｂとが順に積層された構造とされている。
高濃度ベース領域３ａは、例えばｐ型不純物濃度が５×１０17／ｃｍ3以上、例えば１×１０18／ｃｍ3とされ、厚みが５０ｎｍとされている。低濃度ベース領域３ｂは、例えばｐ型不純物濃度が３．０×１０17／ｃｍ3以下とされ、厚みが２５０ｎｍとされている。ベース領域３は、例えば図７に示すｐ型不純物（Ａｌ：アルミニウム）の濃度プロファイルのように構成される。すなわち、図７に示すように、ベース領域３の表面から深さ１．３μｍ程度まではｐ型不純物濃度が２．５×１０17／ｃｍ3程度となるようにして低濃度ベース領域３ｂを形成している。そして、ベース領域３の表面から深さ１．３〜１．４μｍ程度の位置にｐ型不純物のドープ量をパルス的に高め、ｐ型不純物濃度が５×１０17／ｃｍ3程度となるようにして高濃度ベース領域３ａを形成している。
このように、ベース領域３を高濃度ベース領域３ａと低濃度ベース領域３ｂによって構成すると、高濃度ベース領域３ａと低濃度ベース領域３ｂによってチャネルが形成されることから、以下の効果を得ることができる。
まず、高濃度ベース領域３ａを備えていることから、ベース領域３内における空乏層の拡がりを抑制することが可能となる。このため、ベース領域３内が完全空乏化してパンチスルーしてしまうことを防止でき、素子耐圧確保が可能になると共にトレンチ６の底部のゲート絶縁膜７の劣化防止も可能になる。また、閾値電圧が高濃度ベース領域３ａのｐ型不純物濃度に依存することになるため、高閾値電圧を得ることも可能となる。
さらに、ベース領域３をすべて高濃度ベース領域３ａで構成するのではなく低濃度ベース領域３ｂを備えた構成としていることから、低濃度ベース領域３ｂではチャネル移動度を高められる。このため、高濃度ベース領域３ａを備えていたとしても、オン抵抗低減を図ることが可能となる。したがって、オン抵抗低減および素子耐圧確保が可能で、かつ、高閾値電圧が得られるトレンチゲート構造の縦型ＭＯＳＦＥＴとすることができる。
また、高濃度ベース領域３ａが存在することでオフ時においては、ｎ-型ドリフト層２とベース領域３との接合から発生するキャリアの引き抜き効果が高められるため、ドレインリーク電流を低減できる。つまり、ベース領域３のうちｎ-型ドリフト層２と接する部分のｐ型不純物濃度が高いほど、これらの接合部でのキャリアの引き抜き効果が高くなるが、本実施形態の場合には、それが高濃度ベース領域３ａとなる。このため、ベース領域３をすべて低濃度ベース領域３ｂにて構成する場合と比較して、ｎ-型ドリフト層２とベース領域３との接合から発生するキャリアの引き抜き効果を高められる。そして、高濃度ベース領域３ａがベース領域３の下層部全域に形成されていることから、より広範囲においてｎ-型ドリフト層２と接した状態にでき、これがｐ型ディープ層５に繋がっているため、ｐ型ディープ層５を通じて引き抜かれるようにできる。したがって、よりキャリアの引き抜き効果を高めることが可能となる。
また、ベース領域３のうちｎ-型ドリフト層２と接触する部分がすべてｐ型不純物濃度が高い高濃度ベース領域３ａとされていることから、ｎ-型ドリフト層２とベース領域３とのＰＮ接合にて構成される内蔵ダイオードに電流が流れる際の立上り電圧が低減できる。このため、内蔵ダイオードのオン電圧が低減され、内蔵ダイオードを積極的に用いた同期整流駆動時の損失低減を図ることも可能となる。
さらに、オフ時において、高濃度ベース領域３ａ側からｎ-型ドリフト層２側に延びる空乏層によって、トレンチゲート構造の下方に等電位線が入り込み難くなるようにできる。このため、トレンチ６の底面においてゲート絶縁膜７に印加される電界集中を緩和でき、ゲート絶縁膜７の寿命向上、逆バイアス寿命向上を図ることが可能となる。
続いて、本実施形態のＳｉＣ半導体装置の製造方法について、図８および図９を参照して説明する。
まず、図８（ａ）に示す工程において、図３（ａ）に示す工程と同様、半導体基板として、ｎ+型基板１の表面上にｎ-型ドリフト層２が形成されたものを用意する。そして、図８（ｂ）に示す工程において、ｎ-型ドリフト層２の上に高濃度ベース領域３ａと低濃度ベース領域３ｂによって構成されるベース領域３を形成する工程を行い、さらにベース領域３の表面にｎ+型ソース領域４を形成する工程を順に行う。
具体的には、まずエピタキシャル成長装置内の温度を上昇させると共にプレドープを行う昇温期間を経て、遷移期間および定常成長期間中にＳｉＣ原料ガスと共にｐ型不純物を含むドーパントガスを導入する。このときの昇温期間や遷移期間および定常成長期間における温度条件および導入するドーパントガスの種類およびＳｉＣ原料ガスの種類や導入量については、第１実施形態と同様としている。ただし、ドーパントガスの導入量については、第１実施形態から変更している。
まず、高濃度ベース領域３ａを形成するために、プレドープ期間中におけるＴＭＡの導入量をこの後に行われる低濃度ベース領域３ｂの形成の際と比較して増やす。そして、遷移期間中に徐々にＴＭＡ導入量を減らしていき、遷移期間の終了時に定常成長期間中のＴＭＡ導入量まで低下させる。これにより、図７に示すように、ベース領域３の成長量に対してｐ型不純物濃度が急峻に多くなって高濃度ベース領域３ａのピーク濃度に達する。その後、遷移期間中もしくは経過後に徐々にｐ型不純物濃度が低下して低濃度ベース領域３ｂの濃度に落ち着いて一定となる。このようにして、高濃度ベース領域３ａおよび低濃度ベース領域３ｂを有するベース領域３が形成される。
この後、エピタキシャル成長装置内に導入するドーパントガスを変更し、続けてｎ+型ソース領域４を形成する。このときのドーパントガスとしては、ｎ型不純物となる窒素（Ｎ2）を用いている。このようにして、ベース領域３の表面にｎ+型ソース領域４を形成する工程が行われる。
この後は、図８（ｃ）〜（ｆ）に示すように第１実施形態と同様の製造方法を施すことによって、本実施形態にかかるＳｉＣ半導体装置を製造することができる。
以上説明したように、本実施形態で説明した反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置では、ベース領域３を高濃度ベース領域３ａと低濃度ベース領域３ｂによって構成している。このため、オン抵抗低減および素子耐圧確保が可能で、かつ、高閾値電圧が得られるトレンチゲート構造の縦型ＭＯＳＦＥＴとすることができる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、第２実施形態では、ベース領域３を高濃度ベース領域３ａと低濃度ベース領域３ｂに分けた。このような構成では、高濃度ベース領域３ａと低濃度ベース領域３ｂの境界部において不純物濃度が徐々に変化し、その境界部を挟んでｐ型不純物濃度が異なった高濃度ベース領域３ａと低濃度ベース領域３ｂとが積層された形態でも良い。また、低濃度ベース領域３ｂについては、ノンドープ（つまり、ほとんどｐ型不純物がドープされていない）であるｉ型半導体によって構成されていても構わない。例えば、低濃度ベース領域３ｂのドープ量について、エピタキシャル成長時に雰囲気中に残留しているｐ型不純物がドープされる程度とすることができる。その場合、低濃度ベース領域３ｂでの高チャネル移動度化を更に実現することが可能となり、更なる低オン抵抗化が可能になる。
さらに、上記各実施形態では、裏面側が高不純物濃度の裏面層、表面側がそれよりも低不純物濃度なドリフト層とされた半導体基板として、ｎ+型基板１の表面にｎ-型ドリフト層２を形成した構造を例に挙げて説明した。しかしながら、これは半導体基板の一例を示したに過ぎず、例えばｎ-型ドリフト層２にて構成される基板の裏面側にｎ型不純物をイオン注入すること、もしくはエピタキシャル成長によって裏面層を構成した半導体基板であっても良い。
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴに対しても本発明を適用することができる。
さらに、上記各実施形態では、化合物半導体としてＳｉＣを例に挙げ、ｐ型不純物層のエピタキシャル成長の一例として下地層となるｎ-型ドリフト層２の上に、ｐ型不純物層となるベース領域３を形成する場合を例に挙げて説明した。これは、単なる一例を示したに過ぎず、化合物半導体にて構成される下地層の上に化合物半導体にて構成されるｐ型不純物層をエピタキシャル成長する場合や有機金属をドーパントや原料ガスとして用いる結晶成長について、本発明を適用することができる。
１ ｎ+型基板
２ ｎ-型ドリフト層
３ ベース領域
３ａ 高濃度ベース領域
３ｂ 低濃度ベース領域
４ ｎ+型ソース領域
５ ｐ型ディープ層
６ トレンチ
８ ゲート電極
９ ソース電極
１０ ドレイン電極

Claims (4)

  1. 化合物半導体にて構成される下地層（２）の上に、前記化合物半導体にて構成されるｐ型不純物層（３）をエピタキシャル成長することを含む化合物半導体装置の製造方法であって、
    前記エピタキシャル成長することは、前記化合物半導体をエピタキシャル成長させるのに用いる原料ガスの導入前に、前もってｐ型不純物のドーパントとなる有機金属材料を含むドーパントガスを導入するプレドープを行うことを含み、該プレドープ時間を制御することによって前記ｐ型不純物層の不純物濃度プロファイルを制御する化合物半導体装置の製造方法。
  2. 前記エピタキシャル成長することでは、前記プレドープを行うことにより、前記エピタキシャル成長中における成長初期時に前記ｐ型不純物層の不純物濃度が最も高くなるようにする請求項１に記載の化合物半導体装置の製造方法。
  3. 前記エピタキシャル成長することでは、前記プレドープにおける前記ドーパントガスの導入量を前記原料ガスの導入後よりも多くすることで、前記エピタキシャル成長中における成長初期時に前記ｐ型不純物層の不純物濃度が最も高くなるようにする請求項２に記載の化合物半導体装置の製造方法。
  4. 前記化合物半導体は炭化珪素であって、
    裏面側が高不純物濃度となる裏面層（１）とされていると共に、表面側が前記裏面層よりも低不純物濃度とされた前記下地層に相当するドリフト層（２）とされ、第１導電型の炭化珪素にて構成された半導体基板（１、２）を用意することと、
    前記ドリフト層の上に、炭化珪素からなるベース領域（３）を形成することと、
    前記ベース領域の上層部に、前記ドリフト層よりも高不純物濃度の第１導電型の炭化珪素で構成されたソース領域（４）を形成することと、
    前記ソース領域の表面から前記ベース領域よりも深くまでトレンチ（６）を形成することと、
    前記トレンチの内壁面にゲート絶縁膜（７）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（８）を形成することでトレンチゲート構造を構成することと、
    前記ソース領域に電気的に接続されるソース電極（９）を形成することと、
    前記半導体基板の裏面側における前記裏面層と電気的に接続されるドレイン電極（１０）を形成することと、を含み、
    前記ベース領域を形成することとして、前記エピタキシャル成長することを行う請求項１ないし３のいずれか１つに記載の化合物半導体装置の製造方法。
JP2016032290A 2016-02-23 2016-02-23 化合物半導体装置の製造方法 Active JP6662092B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016032290A JP6662092B2 (ja) 2016-02-23 2016-02-23 化合物半導体装置の製造方法
US16/069,622 US10439037B2 (en) 2016-02-23 2017-01-19 Method for manufacturing compound semiconductor device including p-type impurity layer
PCT/JP2017/001771 WO2017145593A1 (ja) 2016-02-23 2017-01-19 化合物半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016032290A JP6662092B2 (ja) 2016-02-23 2016-02-23 化合物半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2017152487A true JP2017152487A (ja) 2017-08-31
JP6662092B2 JP6662092B2 (ja) 2020-03-11

Family

ID=59686068

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016032290A Active JP6662092B2 (ja) 2016-02-23 2016-02-23 化合物半導体装置の製造方法

Country Status (3)

Country Link
US (1) US10439037B2 (ja)
JP (1) JP6662092B2 (ja)
WO (1) WO2017145593A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020115950A1 (ja) * 2018-12-05 2020-06-11 住友電気工業株式会社 炭化珪素エピタキシャル基板の製造方法
JP2022534924A (ja) * 2019-05-27 2022-08-04 ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング パワートランジスタの製造方法およびパワートランジスタ

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5693139A (en) * 1984-07-26 1997-12-02 Research Development Corporation Of Japan Growth of doped semiconductor monolayers
JPH071798B2 (ja) * 1986-09-12 1995-01-11 日本電気株式会社 発光ダイオ−ド
US5708301A (en) * 1994-02-28 1998-01-13 Sumitomo Chemical Company, Limited Electrode material and electrode for III-V group compound semiconductor
JP3598591B2 (ja) * 1995-07-17 2004-12-08 住友化学工業株式会社 ３−５族化合物半導体の製造方法
WO1999005728A1 (en) * 1997-07-25 1999-02-04 Nichia Chemical Industries, Ltd. Nitride semiconductor device
JP2001077027A (ja) 1999-09-06 2001-03-23 Matsushita Electric Ind Co Ltd ドープ層を有する半導体薄膜の成長方法
US20060175601A1 (en) * 2000-08-22 2006-08-10 President And Fellows Of Harvard College Nanoscale wires and related devices
US6479313B1 (en) * 2001-05-25 2002-11-12 Kopin Corporation Method of manufacturing GaN-based p-type compound semiconductors and light emitting diodes
JP2004327716A (ja) * 2003-04-24 2004-11-18 Sumitomo Mitsubishi Silicon Corp エピタキシャル成長方法
JP2008021717A (ja) * 2006-07-11 2008-01-31 Sharp Corp 半導体製造方法および半導体レーザ素子製造方法
JP4869101B2 (ja) 2007-02-20 2012-02-08 株式会社豊田中央研究所 ｐ型半導体結晶及びその結晶を用いた半導体素子
JP6048317B2 (ja) 2013-06-05 2016-12-21 株式会社デンソー 炭化珪素半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020115950A1 (ja) * 2018-12-05 2020-06-11 住友電気工業株式会社 炭化珪素エピタキシャル基板の製造方法
JPWO2020115950A1 (ja) * 2018-12-05 2021-10-28 住友電気工業株式会社 炭化珪素エピタキシャル基板の製造方法
US11373868B2 (en) 2018-12-05 2022-06-28 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide epitaxial substrate
JP7251553B2 (ja) 2018-12-05 2023-04-04 住友電気工業株式会社 炭化珪素エピタキシャル基板の製造方法
JP2022534924A (ja) * 2019-05-27 2022-08-04 ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング パワートランジスタの製造方法およびパワートランジスタ

Also Published As

Publication number Publication date
WO2017145593A1 (ja) 2017-08-31
US20190013392A1 (en) 2019-01-10
JP6662092B2 (ja) 2020-03-11
US10439037B2 (en) 2019-10-08

Similar Documents

Publication Publication Date Title
JP6048317B2 (ja) 炭化珪素半導体装置
JP6485382B2 (ja) 化合物半導体装置の製造方法および化合物半導体装置
JP6485383B2 (ja) 化合物半導体装置およびその製造方法
JP5884617B2 (ja) 炭化珪素半導体装置およびその製造方法
CN111149213B (zh) 碳化硅半导体装置及其制造方法
JP6056623B2 (ja) 半導体装置および半導体装置の製造方法
JP2014017469A (ja) 炭化珪素半導体装置およびその製造方法
WO2012032735A1 (ja) 半導体装置およびその製造方法
JP2014146666A (ja) 半導体装置
JP2010177373A (ja) 半導体装置及び半導体装置の製造方法
WO2017145548A1 (ja) 化合物半導体装置およびその製造方法
JP2014130986A (ja) 半導体素子の製造方法
JP2019004010A (ja) 半導体装置およびその製造方法
JP2006066438A (ja) 半導体装置およびその製造方法
JP4049095B2 (ja) 半導体装置及びその製造方法
JP6207627B2 (ja) 半導体装置
WO2017145593A1 (ja) 化合物半導体装置の製造方法
JP6035763B2 (ja) ゲート酸化膜の形成方法及び炭化珪素半導体装置の製造方法
JP6648852B1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US20230307236A1 (en) Method for manufacturing semiconductor device
JP7120886B2 (ja) スイッチング素子の製造方法
JP2023140254A (ja) 半導体装置の製造方法
CN109888010A (zh) 具有P型屏蔽层的AlGaN/GaN异质结垂直型场效应晶体管及其制作方法
JP2010040899A (ja) 半導体装置およびその製造方法
US20160005842A1 (en) Power semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190625

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190823

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200114

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200127

R150 Certificate of patent or registration of utility model

Ref document number: 6662092

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250