JP2017134207A - 検出回路および画像形成装置 - Google Patents

Abstract

【課題】広範囲に渡る回路における異常を検出することができる検出回路および画像形成装置を提供すること。
【解決手段】制御部８０は、ポートＰ２を出力とする検出モードに切替え、ポートＰ２からハイレベルのテスト信号Ｓｉｇｔを出力する。次に、制御部８０はポートＰ３に入力される信号がロウレベルの検出電圧ＦＢであるか否かを判断する。配線Ｗｓｉｇ１に例えば断線などの異常がある場合には、ハイレベルであるテスト信号ＳｉｇｔがポートＰ２から出力されても、制限回路１０４へ入力されない。このため、制限回路１０４は帯電電圧生成回路１０１の出力を制限しないため、ＦＢ回路１０２はロウレベルである検出電圧ＦＢを制御部８０のポートＰ３へ出力することができない。制御部８０はポートＰ３に入力される信号がロウレベルの検出電圧ＦＢでない場合、配線Ｗｓｉｇ１に異常があると判断することができる。
【選択図】図２

Description

本発明は、回路の異常を検出する検出回路および画像形成装置に関するものである。

従来より、例えば断線などの回路の異常を検出する技術がある。例えば、特許文献１には、制御装置のＡ／Ｄ入力ポートからアナログ信号入力回路へＬＯＷ信号を出力してから、異常判定開始タイミングまで待機した後、Ａ／Ｄ入力ポートを入力ポートに切替え、アナログ信号入力回路からＡ／Ｄ入力ポートに入力される信号に基づいて、アナログ信号入力回路の異常判定を行う方法が記載されている。

特許第５２７８１０２号公報

特許文献１の方法は、サーミスタの電源からＡ／Ｄ入力ポートまでの狭い範囲の異常を検出するものであり、より広い範囲の回路における異常を検出する方法に関して改善の余地があった。

本願は、上記の課題に鑑み提案されたものであって、広範囲に渡る回路における異常を検出することができる検出回路および画像形成装置を提供することを目的とする。

（１）本発明に係る検出回路は、入出力ポートおよび入力ポートを有する制御部と、第１の状態と第２の状態とで異なる検出信号を出力する状態検出回路と、入出力ポートと状態検出回路とを接続する経路と、経路および入力ポートに接続され、入出力ポートから第１信号が入力されると入力ポートに第２信号を出力する出力回路と、を備え、制御部は、入出力ポートを入力とする通常モードにおいて、状態検出回路により入出力ポートに入力される検出信号に基づいて、第１の状態および第２の状態の何れであるかを判断するとともに、入出力ポートを出力とする検出モードにおいて、入出力ポートから第１信号を出力する第１ステップと、検出モードにおいて、出力回路を介して入力ポートに入力される信号が第２信号でないとき経路に異常があると判断し、出力回路を介して入力ポートに入力される信号が第２信号であるとき経路に異常がないと判断する第２ステップと、を実行することを特徴とする。

状態検出回路は第１の状態と第２の状態とで異なる検出信号を出力する。出力された検出信号は経路および入出力ポートを介して制御部へ入力される。これにより、通常モードにおいて、制御部は検出信号に基づいて、第１の状態と第２の状態の何れであるかを判断することができる。また、検出モードの第１ステップにおいて、制御部は入出力ポートを出力に切替え、第１信号を出力する。経路に異常がない場合には、第１信号は、入出力ポートおよび経路を介して出力回路に入力される。出力回路は第１信号が入力されると第２信号を制御部の入力ポートへ出力する。一方、経路に例えば断線などの異常がある場合には、第１信号は入出力ポートから出力されても、出力回路へ入力されない。このため、出力回路は第２信号を制御部の入力ポートへ出力することができない。これにより、検出モードの第２ステップにおいて、制御部は入力ポートに入力される信号が第２信号でない場合、経路に異常かあると判断することができる。尚、経路としては、例えば、配線、コネクタ、抵抗および容量などの電子素子などを含むものとすると良い。経路の異常としては、断線の他に、例えば、配線が高抵抗となる、他配線との短絡などがある。この場合においても、出力回路は例えば所定の電圧値を有する第１信号を受け取ることができないため、例えば所定の電圧値を有する第２信号を出力することができない。このため、制御部は、検出モードの第２ステップにおいて、第２信号を受け取ることができないため、経路に異常かあると判断することができる。また、検出モードにおいては、経路だけでなく、入出力ポートから、経路、出力回路、入力ポートまでを含む広範囲の異常を検出することとなる。状態検出回路、出力回路などの複数の回路ブロックを有する回路において、広い範囲の異常を検出することができる。

（２）また、本発明に係る画像形成装置は、感光体を帯電させる帯電器を備え、出力回路は、帯電器に給電する帯電電圧を生成する帯電電圧生成回路、および帯電器に異常電流が流れることに応じて帯電電圧生成回路の出力を制限させる制限回路を有し、第１信号が入力されると制限回路に帯電電圧生成回路の出力を制限させて第２信号を出力し、状態検出回路は、帯電器に異常電流が流れない状態を第１の状態とし、帯電器に異常電流が流れる状態を第２の状態とすることを特徴とする。

帯電器は帯電電圧生成回路から帯電電圧を給電されて、例えば放電などにより感光体を帯電させる。画像形成装置は、画像形成の品質を確保するために、意図しない異常電流を伴う放電の発生を検出し、帯電電圧生成回路の出力を制限する機能を備えると良い。このために、画像形成装置は、異常電流を検出すると、第２の状態に対応する検出信号を制御部へ出力する状態検出回路を備える。また、異常電流が流れることに応じて、帯電電圧生成回路の出力を制限させる制限回路を備える。既存の帯電電圧生成回路および制限回路を含んで、出力回路を構成することができる。

（３）また、出力回路は、帯電電圧生成回路からの出力電圧に基づき第３信号を入力ポートに出力する帯電電圧検出回路を有し、制御部は、出力ポートを有し、通常モードにおいて、入力される第３信号に基づいて、出力ポートから帯電電圧生成回路へ制御信号を出力し、帯電電圧生成回路は制御信号に応じた帯電電圧を出力することを特徴とする。

通常モードにおいて、制御部は第３信号に基づいて所望の帯電電圧となるように、帯電電圧生成回路を制御することができる。既存の帯電電圧生成回路、帯電電圧検出回路、制限回路を含んで、出力回路を構成することができる。

（４）また、制御部は、第２ステップにおいて、制御信号を出力し、入力ポートに入力される信号の電圧値が閾値以上である場合に、経路に異常があると判断することを特徴とする。

制御信号により帯電電圧生成回路を動作させた状態とすることにより、経路に異常がない場合には、第１信号により制限回路が動作し、帯電電圧生成回路の出力が制限される。一方、経路に異常がある場合には、第１信号が制限回路に入力されないため、帯電電圧生成回路の出力が制限されない。制御部は、入力ポートに入力される信号の電圧値が閾値以上である場合には、帯電電圧生成回路の出力が制限されていないと判断し、経路に異常があると判断することができる。

（５）また、電力を生成する電力生成回路と、出力端子を有し、電力生成回路からの出力電力に基づき第４信号を出力端子から出力する電力検出回路を備え、出力回路は、電力検出回路の出力端子に接続され、通常モードにおいて、第４信号を入力ポートへ伝えることを特徴とする。

画像形成装置は、画像形成に必要な電力を生成する電力生成回路、電力生成回路からの出力電力を検出するための電力検出回路を備える。既存の電力検出回路から入力ポートまでの配線を含んで出力回路を構成することができる。

（６）また、感光体を帯電させる帯電器を備え、電力生成回路は、帯電器に給電する帯電電圧を生成することを特徴とする。電力生成回路は、帯電電圧を生成する回路で実現することができる。

（７）また、筺体カバーを備え、状態検出回路は、筺体カバーが開放されていない状態を第１の状態とし、筺体カバーが開放されている状態を第２の状態とすることを特徴とする。筐体カバーを備える画像形成装置は、画像形成に係る制御を行うために筐体カバーの開閉を検出するとよい。このために、画像形成装置は、筐体カバーの開閉を検出する状態検出回路を備える。既存の状態検出回路および電力検出回路を含んで、出力回路を構成することができる。

（８）また、制御部は、通常モードにおいて、第１の状態であると判断した場合に、第１ステップおよび第２ステップを実行することを特徴とする。これにより、制御部は異常を確実に判断することができる。

（９）また、第１の筺体カバーと、第２の筐体カバーと、状態検出回路とは異なる第２の状態検出回路と、を備え、状態検出回路は、第１の筺体カバーが開放されていない状態を第１の状態とし、第１の筺体カバーが開放されている状態を第２の状態とし、第２の状態検出回路は、出力端子を有し、第２の筺体カバーが開放されていない状態と、第２の筺体カバーが開放されている状態とで異なる第２検出信号を出力端子から出力し、出力回路は、第２の状態検出回路の出力端子に接続され、通常モードにおいて、第２検出信号を入力ポートへ伝えることを特徴とする。第２の筐体カバーおよび第２の状態検出回路を備える場合には、既存の第２の状態検出回路を含んで出力回路を構成することができる。

（１０）また、制御部は、通常モードにおいて、第１の状態であると判断し、かつ、第２検出信号に基づいて第２の筺体カバーが開放されていない状態であると判断した場合に、第１ステップおよび第２ステップを実行することを特徴とする。これにより、制御部は異常を確実に判断することができる。

（１１）また、出力回路は、経路と、入力ポートとを電子素子を介して接続することを特徴とする。検出モードにおいて、第１信号は経路、および出力回路に含まれる電子素子を介して、制御部の入力ポートへ伝えられる。出力回路を既存の回路に電子素子を追加するだけで構成することができる。

（１２）また、状態検出回路は、電源電圧と接地電圧との間に直列接続されるスイッチおよび抵抗を有し、第１の状態において、スイッチがオフすることにより接地電圧および電源電圧の何れか一方の信号を出力し、第２の状態において、スイッチがオンすることにより接地電圧および電源電圧の何れか他方の信号を出力し、制御部は、第１ステップおよび第２ステップを第１の状態で実行し、第１ステップにおいて、第１信号を接地電圧および電源電圧の何れか他方とし、第２ステップにおいて、入力ポートに入力される信号が、閾値と接地電圧および電源電圧の何れか他方の電圧値との範囲にある場合に、経路に異常がないと判断することを特徴とする。

第１の状態ではスイッチがオフし、状態検出回路から接地電圧および電源電圧の何れか一方の信号が出力されない状態となる。この状態で、接地電圧および電源電圧の何れか他方の信号を出力すると、経路に異常がない場合には、閾値と接地電圧および電源電圧の何れか他方の電圧値との範囲の電圧が入力ポートに入力される。これにより、制御部は異常を検出することができる。

（１３）また、電子素子はダイオードであり、ダイオードのアノードは経路に接続されることを特徴とする。電子素子をダイオードとすることにより、電力検出回路から制御部の入出力ポートへの電流を制限することができる。電力検出回路からの信号を遮断することにより、通常モードにおいて、制御部は状態検出回路からの信号のみを受け取ることができ、状態の判断に係る誤判断を抑制することができる。

（１４）また、制御部を含む第１実装基板と、状態検出回路を含む第２実装基板と、を備え、ダイオードは第２実装基板に含まれることを特徴とする。筐体カバーを検出する検出回路は、筐体カバーの近傍に配置すると良い。このため、制御部を含む第１実装基板と、検出回路を含む第２実装基板とは、異なる基板とする場合がある。この場合、第１実装基板と第２実装基板との接続状態が良好でない場合が発生するおそれがある。第２実装基板にダイオードを含ませることにより、入出力ポートからダイオードまでの経路に第１実装基板と第２実装基板との接続部が含まれ、ダイオードから入力ポートまでの経路に第１実装基板と第２実装基板との接続部が含まれる。これにより、第１実装基板と第２実装基板との接続部の接続状態を含めた経路の異常を検出することができる。

本願に係る検出回路および画像形成装置によれば、広範囲に渡る回路における異常を検出することができる検出回路および画像形成装置を提供することができる。

第１実施形態に係るレーザプリンタの概略構成を示す図である。 第１実施形態に係るレーザプリンタの電気的構成を示す図である。 第１実施形態に係る検査処理の処理内容を示すフローチャートである。 第２実施形態に係るレーザプリンタの電気的構成を示す図である。 第３実施形態に係るレーザプリンタの電気的構成を示す図である。

＜レーザプリンタの構成＞
図１は、本願に係る実施形態のレーザプリンタ１の断面構造を概略的に示した図である。レーザプリンタ１は、４色のトナーを用いる所謂タンデム方式のレーザプリンタである。

以下の説明において、方向は、レーザプリンタ１を使用するユーザを基準にした方向で説明する。即ち、図１で右側を「前」、左側を「後」とし、図１における上下方向を「上下」とする。

図１に示すように、レーザプリンタ１は、略箱状の本体筐体２を有しており、当該本体筐体２の内部に、給紙部１０、画像形成部２０等を収納している。本体筐体２の上面には、排出トレイ５が形成されおり、画像が形成された用紙Ｐを積層状態で収納する。本体筐体２の前面にはフロントカバー２ａが、背面にはリアカバー２ｂが形成されている。

給紙部１０は、レーザプリンタ１における被記録媒体である用紙Ｐを画像形成部２０に給紙する部分であり、給紙トレイ１１、給紙ローラ１２などを有している。給紙トレイ１１は、本体筐体２の下方に着脱可能に装着されており、用紙Ｐを内部に収容する。給紙部１０は給紙トレイ１１内の用紙Ｐを１枚ずつ画像形成部２０に向かって給紙する。

画像形成部２０は、本体筐体２内部の略中央部分に配置されており、プロセスカートリッジ３０Ｃ、３０Ｍ、３０Ｙ、３０Ｋ、露光部４０、転写部５０、および定着部６０を有している。

プロセスカートリッジ３０Ｃ、３０Ｍ、３０Ｙ、３０Ｋには、夫々、シアン、マゼンタ、イエロー、ブラックのトナーが収容されている。

ここで、プロセスカートリッジ３０Ｃ〜３０Ｋの構成について説明する。尚、プロセスカートリッジ３０Ｃ〜３０Ｋは、現像剤であるトナーの色が異なるのみで、その他の構成は同一である。従って、代表して、プロセスカートリッジ３０Ｃの構成について説明する。尚、プロセスカートリッジ３０Ｃ〜３０Ｋはフロントカバー２ａを開放して、交換することができる。

プロセスカートリッジ３０Ｃは、感光体ドラム３１、帯電器３２、およびトナーカートリッジ３３Ｃ等を有して構成される。帯電器３２は、帯電ワイヤ３２ａと、グリッド部３２ｂとを有するスコロトロン型の帯電器である。帯電器３２は、画像形成に際し、感光体ドラム３１表面に静電潜像を形成するのに先立って、感光体ドラム３１表面を一様に正帯電させる。具体的には、帯電ワイヤ３２ａに後述する帯電電圧生成回路１０１より正電圧が印加されることで、感光体ドラム３１との間に電位差が形成され、コロナ放電が発生する。

トナーカートリッジ３３Ｃは、トナー収容室３３ａおよび現像ローラ３３ｆなどを有している。トナー収容室３３ａは、シアンのトナーを収容している。現像ローラ３３ｆは感光体ドラム３１の回転方向に沿って帯電器３２の下流側に配置されている。現像ローラ３３ｆのローラ軸には、正電圧が印加されるように構成されている。これにより、現像ローラ３３ｆと感光体ドラム３１に形成された静電潜像の電位との間に電位差が形成され、現像ローラ３３ｆに供給されたトナーが感光体ドラム３１に移動する。感光体ドラム３１に移動したトナーは、感光体ドラム３１の表面に担持される。

露光部４０は、本体筐体２内部の最上方に配設されており、図示しない、レーザ光源、ポリゴンミラー等を有している。レーザ光源から発光されるレーザビームは、ポリゴンミラーで偏向されて、帯電器３２と現像ローラ３３ｆとの間から感光体ドラム３１表面に照射される。これにより、静電潜像が形成される。

転写部５０は、給紙部１０により給紙された用紙Ｐを排出トレイ５へ向かって搬送しつつ、用紙Ｐにカラー画像を形成する。転写部５０は、給紙部１０よりも上方であって、プロセスカートリッジ３０Ｃ〜３０Ｋよりも下方に配設されている。図１に示すように、転写部５０は、駆動ローラ５１、従動ローラ５２、搬送ベルト５３、複数の転写ローラ５５等を有している。

搬送ベルト５３は、ベルトを環状にして構成された無端ベルトであり、プロセスカートリッジ３０Ｃの後端側下方に位置する駆動ローラ５１と、プロセスカートリッジ３０Ｋの前端側下方に位置する従動ローラ５２との間に掛け渡されている。

各転写ローラ５５は、搬送ベルト５３の用紙搬送面５３Ａを挟んで、各感光体ドラム３１と対向する位置において、用紙搬送面５３Ａの裏面側から搬送ベルト５３と接触している。各転写ローラ５５のローラ軸には負の転写電圧が付与されることで、感光体ドラム３１の表面に担持されたトナー像を、用紙搬送面５３Ａを搬送される用紙Ｐに転写する。

用紙Ｐの搬送経路Ｒにおいて、転写部５０よりも搬送方向下流側には定着部６０が配設されている。図１に示すように、定着部６０は、加熱ローラ６１と加圧ローラ６２とを有しており、用紙Ｐに転写されたトナー像を定着させる。

レーザプリンタ１における画像形成時の動作について説明する。各感光体ドラム３１の表面は、各帯電器３２によって、一様に正帯電され、印刷データに基づいて露光部４０からレーザビームが照射され、露光される。これにより、各感光体ドラム３１の表面には、夫々のトナー色に対応した静電潜像が形成される。次に、現像ローラ３３ｆにより、トナーが現像ローラ３３ｆに担持される。これにより、感光体ドラム３１の表面の静電潜像は可視像化され、感光体ドラム３１の表面にはトナー像が担持される。その後、感光体ドラム３１の表面に担持されたトナー像は、給紙部１０により搬送された用紙Ｐに、転写ローラ５５により転写される。そして、トナー像が転写された用紙Ｐが定着部６０に搬送され熱定着されて画像が形成される。用紙Ｐは、排出ローラ６５により排出トレイ５に排出される。尚、搬送経路Ｒ途中で用紙ＰのＪＡＭが発生した場合には、ユーザはリアカバー２ｂを開放して取り出すことができる。

＜電気的構成＞
次に、図２に基づき、第１実施形態に係るレーザプリンタ１の電気的構成について説明する。レーザプリンタ１は図１で示した給紙部１０、画像形成部２０等の各部を制御する制御部８０および制御部８０と連携して動作する回路部１００等を有する。制御部８０はＣＰＵ８１、ＲＯＭ８２、ＲＡＭ８３、およびＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）９０などを含む。ＣＰＵ８１はＲＯＭ８２に記憶されている後述する検査処理を含む各種のプログラムを実行することによって回路部１００および各部を制御する。ＲＯＭ８２には制御プログラムや各種のデータなどが記憶されている。ＲＡＭ８３はＣＰＵ８１が各種の処理を実行するための主記憶装置として用いられる。ＡＳＩＣ９０はＣＰＵ８１と回路部１００とを中継する。

ＡＳＩＣ９０は、ＰＷＭ回路９１、検出回路９２、テスト回路９３、ＡＤ変換回路９４、トランジスタＱ１〜Ｑ４、ポートＰ１〜Ｐ３などを含む。回路部１００は、帯電電圧生成回路１０１、ＦＢ回路１０２、異常放電検出回路１０３、制限回路１０４などを含む。ポートＰ１は出力ポートであり、ポートＰ２は入出力ポートであり、ポートＰ３は入力ポートである。尚、帯電電圧生成回路１０１等は感光体ドラム３１毎に設けられているが、同じ構成であるため、図２では１つの感光体ドラム３１に対応する帯電電圧生成回路１０１等を記載している。

ＰＷＭ回路９１は帯電電圧生成回路１０１への制御信号であるＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号を生成し、ポートＰ１から出力する。帯電電圧生成回路１０１はＰＷＭ信号に基づいて、帯電電圧ＣＨＧを生成し、配線Ｗｃｈｇを介して帯電ワイヤ３２ａへ出力する。ＦＢ回路１０２はポートＰ３を介して、帯電電圧ＣＨＧに応じた検出電圧ＦＢをＡＤ変換回路９４へ出力する。ＡＤ変換回路９４はアナログ値である検出電圧ＦＢをデジタル値であるＡＤ値に変換して、ＣＰＵ８１へ送信する。ＣＰＵ８１は受信するＡＤ値に基づいてＰＷＭ回路９１を制御することにより、帯電ワイヤ３２ａへ所定の帯電電圧ＣＨＧを印加する。

検出回路９２およびテスト回路９３は相補的に動作する。ポートＰ２を入力とする通常モードにおいては、検出回路９２はポートＰ２を介して後述する検出信号Ｓｉｇａを受け取る。ポートＰ２を出力とする検出モードにおいては、テスト回路９３は、トランジスタＱ３，Ｑ４、およびポートＰ２を介して後述するテスト信号Ｓｉｇｔを出力する。

トランジスタＱ１，Ｑ３は例えばＰＭＯＳＦＥＴであり、トランジスタＱ２，Ｑ４は例えば、ＮＭＯＳＦＥＴである。トランジスタＱ１，Ｑ２は電源電圧ＶＤＤと接地電圧間に直列接続されて、インバータ回路を構成している。トランジスタＱ１，Ｑ２の接続点は検出回路９２に接続されており、ゲートはポートＰ２に接続されている。トランジスタＱ３，Ｑ４は電源電圧ＶＤＤと接地電圧間に直列接続されてインバータ回路を構成している。トランジスタＱ３，Ｑ４の接続点はポートＰ２に接続されており、ゲートはテスト回路９３に接続されている。

異常放電検出回路１０３は異常放電を検出すると、ハイレベルの検出信号ＳｉｇａをポートＰ２へ出力する。制限回路１０４は異常放電が生じた場合に、帯電電圧生成回路１０１の出力を制限する。

次に、回路部１００について詳しく説明する。帯電電圧生成回路１０１は、トランス１１１、トランジスタＴｒ１，Ｔｒ２、コンデンサＣ１〜Ｃ３、抵抗Ｒ１，Ｒ２，Ｒ５などを含む。トランジスタＴｒ１は例えばＰＮＰ型バイポーラトランジスタであり、トランジスタＴｒ２は例えばＮＰＮ型バイポーラトランジスタである。トランジスタＴｒ１のエミッタは抵抗Ｒ５を介して電源電圧ＶＣＣ１に接続され、ベースは抵抗Ｒ１を介してポートＰ１に接続されている。また、トランジスタＴｒ１のベースと接地電圧間にコンデンサＣ１が接続されている。トランジスタＴｒ１のコレクタはトランス１１１の１次側副巻線１１１ｃを介してトランジスタＴｒ２のベースに接続されている。トランジスタＴｒ２のエミッタは接地電圧に接続されている。また、トランジスタＴｒ１のコレクタと接地電圧間に平滑化用のコンデンサＣ２が接続されている。電源電圧ＶＣＣ１とトランジスタＴｒ２のコレクタとの間にトランス１１１の１次側巻線１１１ａが接続される。また、トランス１１１の２次側巻線１１１ｂの一端子はダイオードＤ１のアノードに接続され、他端子はコンデンサＣ３を介してダイオードＤ１のカソードに接続される。また、コンデンサＣ３に放電用の抵抗Ｒ２が並列接続されている。

ＰＷＭ信号は抵抗Ｒ１およびコンデンサＣ１により平滑化され、トランジスタＴｒ１のベースに印加され、トランジスタＴｒ１のオン抵抗が制御される。これにより、トランジスタＴｒ２のベース電圧が制御され、１次側巻線１１１ａに流れる電流が制御される。これにより、１次側巻線１１１ａに流れる電流が断続して、２次側巻線１１１ｂに電圧が誘起される。２次側巻線１１１ｂに誘起された電圧はダイオードＤ１、コンデンサＣ３により整流平滑化され帯電電圧ＣＨＧが生成される。

ＦＢ回路１０２は帯電電圧生成回路１０１の配線Ｗｃｈｇと接地電圧間に直列接続される抵抗Ｒ３，Ｒ４を含む。抵抗Ｒ３，Ｒ４の接続点は配線Ｗｆｂを介してポートＰ３に接続されている。帯電電圧ＣＨＧが抵抗Ｒ３，Ｒ４により分圧されて、抵抗Ｒ４に誘起される電圧である検出電圧ＦＢがポートＰ３へ出力される。

ここで、帯電器３２における異常放電について説明する。例えば、帯電ワイヤ３２ａにトナーが不均一に付着すること等により、火花放電などの異常放電が発生する場合がある。異常放電検出回路１０３は異常放電に伴う帯電器３２に流れる過電流を検出することにより、異常放電を検出する。制限回路１０４は異常放電検出回路１０３が異常放電を検出することに応じて、帯電電圧生成回路１０１の出力を制限する。これにより、帯電ワイヤ３２ａへの不要な帯電電圧ＣＨＧの印加が抑制される。尚、異常放電検出回路１０３は異常放電に限らず、例えば配線Ｗｃｈｇと他配線との短絡なども同様に検出することができる。

異常放電検出回路１０３は、抵抗Ｒ７，Ｒ８、コンデンサＣ４、トランジスタＴｒ４、ツェナーダイオードＤ２を含む。トランジスタＴｒ４は例えばＰＮＰ型バイポーラトランジスタである。抵抗Ｒ８はコンデンサＣ３の低電圧側の端子と接地電圧間に接続されている。ツェナーダイオードＤ２のカソードはコンデンサＣ３と抵抗Ｒ８との接続点に接続され、アノードはトランジスタＴｒ４のベースに接続されている。トランジスタＴｒ４のエミッタは電源電圧ＶＣＣ２に接続され、コレクタは抵抗Ｒ７を介して接地電圧に接続されている。また、トランジスタＴｒ４のコレクタは配線Ｗｓｉｇ１を介してポートＰ２に接続されている。配線Ｗｓｉｇ１と接地電圧間にノイズ除去用のコンデンサＣ４が接続されている。

抵抗Ｒ８に異常放電に伴う過電流が流れると、抵抗Ｒ８での電圧降下が大きくなり、ツェナーダイオードＤ２に電流が流れる。これにより、トランジスタＴｒ４がオンし、コレクタ電圧は電源電圧ＶＣＣ２付近となり、ハイレベルの検出信号ＳｉｇａがポートＰ２へ出力される。尚、例えば異常放電が検出されない場合には、トランジスタＴｒ４はオフしているため、プルダウン抵抗である抵抗Ｒ７により、配線Ｗｓｉｇ１は接地電圧となり、検出信号Ｓｉｇａはロウレベルとなる。ポートＰ２にハイレベルの検出信号Ｓｉｇａが入力された場合には、検出回路９２にはトランジスタＱ１，Ｑ２で反転されたロウレベルの信号が入力されるため、制御部８０は例えば異常放電が発生したと判断することができる。一方、ポートＰ２にロウレベルの検出信号Ｓｉｇａが入力された場合には、検出回路９２にはトランジスタＱ１，Ｑ２で反転されたハイレベルの信号が入力されるため、制御部８０は例えば異常放電が発生していないと判断することができる。

制限回路１０４は抵抗Ｒ６、トランジスタＴｒ３などを含む。例えばＮＰＮ型バイポーラトランジスタであるトランジスタＴｒ３のエミッタは接地電圧に接続され、コレクタは抵抗Ｒ５を介して電源電圧ＶＣＣ２に接続されている。トランジスタＴｒ３のベースは抵抗Ｒ６を介して、配線ＷＳｉｇ１に接続されている。上記した様に、例えば異常放電に伴う過電流が流れると、配線ＷＳｉｇ１の電圧がハイレベルとなる。これにより、トランジスタＴｒ３がオンし、トランジスタＴｒ３のコレクタ電圧は接地電圧付近まで低下する。このため、トランジスタＴｒ２はオフし、トランス１１１の動作は制限される。尚、異常放電が検出されない場合には、トランジスタＴｒ３はオフしているため、トランス１１１の動作は制限されず、帯電電圧生成回路１０１から帯電電圧ＣＨＧが出力される。

さて、制御部８０および回路部１００は実装基板に形成されている。このため、例えば配線Ｗｓｉｇ１が断線するなどの異常が発生する場合がある。この場合、異常放電の発生に伴い異常放電検出回路１０３から配線Ｗｓｉｇ１にハイレベルである検出信号Ｓｉｇａが出力されても、ポートＰ２へハイレベルである検出信号Ｓｉｇａが入力されないこととなる。即ち、異常放電が発生しているにも係わらず、制御部８０は異常放電が発生していると判断することができない。そこで、例えば、レーザプリンタ１の電源がオンされた後に、制御部８０は配線Ｗｓｉｇ１が断線しているか否かの検査を含む、後述する検査処理を行う。詳しくは、テスト回路９３はトランジスタＱ３，Ｑ４のゲートにロウレベルの信号を出力する。これにより、ポートＰ２からハイレベルのテスト信号Ｓｉｇｔが出力される。ポートＰ２から制限回路１０４までの配線Ｗｓｉｇ１が断線していない場合には、上記したように、配線Ｗｓｉｇ１の電圧がハイレベルとなると、制限回路１０４により帯電電圧生成回路１０１の出力が制限されて、帯電電圧ＣＨＧおよび検出電圧ＦＢの電圧はロウレベルとなる。一方、配線Ｗｓｉｇが断線している場合には、制限回路１０４は機能しないため、帯電電圧ＣＨＧおよび検出電圧ＦＢの電圧はロウレベルとはならない。これにより、配線Ｗｓｉｇ１が断線しているか否かを検査することが可能となる。

また、テスト回路９３およびトランジスタＱ３，Ｑ４は、例えば、量産に至るまでの開発段階でのデバックのため、あるいは、機種間の互換性を持たせるための回路である。ＡＳＩＣの回路変更はコストがかかるため、量産品の機種においても同様の回路構成となっている。つまり、量産品での画像形成時には使用することが無い場合においても、予めＡＳＩＣ９０に含まれている回路構成である。予め含まれているテスト回路９３およびトランジスタＱ３，Ｑ４を使用して、配線Ｗｓｉｇ１の断線を検出することができる構成となっている。

＜検査処理＞
次に、図３を用いて、検査処理のフローチャートについて説明する。例えば、レーザプリンタ１の電源がオンされることに応じて、制御部８０は検査処理を開始する。まず、制御部８０はポートＰ２を入力とする通常モードにおいて、ＰＷＭ信号をポートＰ１から出力し、帯電電圧生成回路１０１を動作させる（Ｓ１）。次に、ポートＰ２を出力とする検出モードに切替え、ポートＰ２からハイレベルのテスト信号Ｓｉｇｔを出力する（Ｓ９）。これにより、配線Ｗｓｉｇ１にハイレベルの電圧が印加される。上記したように、配線Ｗｓｉｇ１にハイレベルの電圧が印加されると、配線Ｗｓｉｇ１が断線していない場合には、制限回路１０４により帯電電圧生成回路１０１の出力が制限され、検出電圧ＦＢは接地電圧付近となる。次に、制御部８０はＡＤ値が閾値以上であるか否かを判断する（Ｓ１１）。制御部８０はＡＤ値が閾値以上でないと判断することに応じて（Ｓ１１：ＮＯ）、制限回路１０４により帯電電圧生成回路１０１の出力は制限されているため、配線Ｗｓｉｇ１の断線は発生しておらず、正常であると判断し（Ｓ１３）、処理を終了する。一方、制御部８０はＡＤ値が閾値以上であると判断することに応じて（Ｓ１１：ＹＥＳ）、制限回路１０４にハイレベルのテスト信号Ｓｉｇｔが入力されていないと判断し、配線Ｗｓｉｇ１が断線していると判断し（Ｓ１５）、処理を終了する。ステップＳ９，Ｓ１１を実行することにより、配線Ｗｓｉｇ１が断線しているのか否かを切り分けることができる。

尚、ステップＳ１３後に検査処理を終了した場合にレーザプリンタ１は、例えば、印刷ジョブに応じて画像形成処理を行える待機状態となる。一方、ステップＳ１５後に検査処理を終了した場合には、画像形成処理を実行するべきでないため、レーザプリンタ１は、例えば、レーザプリンタ１が備える表示部に断線等の異常が生じた旨のエラー表示を行い、ユーザに報知する。

また、上記では、ポートＰ２と異常放電検出回路１０３とを接続する経路は、実装基板に形成された配線Ｗｓｉｇ１であるとして説明したが、経路が例えば抵抗および容量などの電子素子などを含んで構成された場合にも、同様に経路の異常を検出することができる。また、経路の異常として、断線を例示したが、断線以外の異常も検出することができる。例えば、配線が高抵抗となる、他配線との短絡、ＡＳＩＣ９０の各ポートの破壊、回路部１００を構成している各電子素子の端子の破壊、ポートあるいは端子と配線とが高抵抗で接続される、あるいは接続されないなどの接続不良などである。この場合においても、制限回路１０４はテスト信号Ｓｉｇｔを受け取ることができないため、ＦＢ回路１０２からロウレベルの検出電圧ＦＢは出力されず、経路に異常かあるか否かを判断することができる。

ここで、ポートＰ２は入出力ポートの一例であり、ポートＰ３は入力ポートの一例である。異常放電検出回路１０３は状態検出回路の一例である。帯電電圧生成回路１０１、ＦＢ回路１０２、制限回路１０４、および配線Ｗｆｂは出力回路の一例である。配線Ｗｓｉｇ１は経路の一例である。また、ステップＳ９は第１ステップの一例であり、ステップＳ１１は第２ステップの一例である。また、ポートＰ１は出力ポートの一例であり、ＦＢ回路１０２は帯電電圧検出回路の一例であり、検出電圧ＦＢは第３信号の一例であり、ＰＷＭ信号は制御信号の一例である。また、異常放電が発生していない状態は第１の状態の一例であり、異常放電が発生している状態は第２の状態の一例であり、ハイレベルのテスト信号Ｓｉｇｔは第１信号の一例であり、ロウレベルの検出電圧ＦＢは第２信号の一例である。また、異常放電に伴う過電流は、異常電流の一例である。

以上、上記した第１実施形態によれば、以下の効果を奏する。
配線Ｗｓｉｇ１に例えば断線などの異常がある場合には、ハイレベルであるテスト信号ＳｉｇｔがポートＰ２から出力されても、制限回路１０４へ入力されない。このため、ＦＢ回路１０２はロウレベルである検出電圧ＦＢを制御部８０のポートＰ３へ出力することができない。これにより、検出モードのステップＳ１１において、制御部８０はポートＰ３に入力される信号がロウレベルである検出電圧ＦＢでない場合、配線Ｗｓｉｇ１に異常があると判断することができる。一方、検出モードのステップＳ１１において、制御部８０はポートＰ３に入力される信号がロウレベルである検出電圧ＦＢである場合、制限回路１０４および帯電電圧生成回路１０１は正常に動作していると判断することができる。検出モードにおいては、配線Ｗｓｉｇ１だけでなく、ポートＰ２から、配線Ｗｓｉｇ１、制限回路１０４、帯電電圧生成回路１０１、ＦＢ回路１０２、ポートＰ３までを含む広範囲の異常を検出することとなる。複数の回路ブロックを有する回路部１００において、広い範囲の異常を検出することができる。

また、ＡＳＩＣ９０および回路部１００に含まれる回路は画像形成に必要な既存の回路である。既存の回路を用いて、異常の検出をすることができる。

また、ステップＳ１において、ＰＷＭ信号により帯電電圧生成回路１０１を動作させた状態とすることにより、配線Ｗｓｉｇ１に異常がない場合には、ハイレベルのテスト信号Ｓｉｇｔにより制限回路１０４が動作し、帯電電圧生成回路１０１の出力が制限される。また、配線Ｗｓｉｇ１に異常がある場合には、ハイレベルのテスト信号Ｓｉｇｔが制限回路１０４に入力されないため、帯電電圧生成回路１０１の出力が制限されない。制御部８０は、ＡＤ値が閾値以上である場合には、帯電電圧生成回路１０１の出力が制限されていないと判断し、配線Ｗｓｉｇ１に異常があると判断することができる。

＜第２実施形態＞
次に、図４に基づき、第２実施形態に係るレーザプリンタ１の電気的構成について説明する。尚、第１実施形態と同じ構成については同一の符号を付し、詳細な説明は省略する。

制御部８０（図２）に含まれるＡＳＩＣ９０は、検出回路２９２、テスト回路２９３、ＡＤ変換回路９４、トランジスタＱ１〜Ｑ４、ポートＰ３，Ｐ４などを含む。回路部１００は、帯電電圧生成回路１０１、ＦＢ回路１０２、カバーＯＰＥＮスイッチ１０５、カバーＯＰＥＮ検出回路１０６、ダイオードＤ２１などを含む。ポートＰ４は入出力ポートである。尚、図３において、制御部８０、ＣＰＵ８１、ＲＯＭ８２、ＲＡＭ８３の記載は省略している。

ＡＳＩＣ９０およびカバーＯＰＥＮ検出回路１０６に含まれるコンデンサＣ２１および抵抗Ｒ２１は実装基板２０１に実装されている。また、カバーＯＰＥＮ検出回路１０６に含まれるフォトカプラＰＣ２１、カバーＯＰＥＮスイッチ１０５、帯電電圧生成回路１０１、ＦＢ回路１０２、およびダイオードＤ２１は実装基板２０３に実装されている。実装基板２０１と実装基板２０３とはコネクタ２０２により電気的に接続されており、配線Ｗｓｉｇ２１および配線Ｗｆｂは、実装基板２０１、コネクタ２０２、および実装基板２０３に実装されている。

第１実施形態の検出回路９２およびテスト回路９３と同様に、検出回路２９２およびテスト回路２９３は相補的に動作する。ポートＰ４を入力とする通常モードにおいては、検出回路２９２はポートＰ４、トランジスタＱ１，Ｑ２を介して、ハイレベルまたはロウレベルの後述する検出信号Ｓｉｇｂを受け取る。ポートＰ４を出力とする検出モードにおいては、テスト回路２９３は、トランジスタＱ３，Ｑ４、ポートＰ４を介してハイレベルのテスト信号Ｓｉｇｔを出力する。

検出回路２９２はトランジスタＱ１，Ｑ２の接続点に接続されている。テスト回路２９３はトランジスタＱ３，Ｑ４のゲートに接続されている。トランジスタＱ１，Ｑ２のゲートおよび、トランジスタＱ３，Ｑ４の接続点はポートＰ４に接続されている。

カバーＯＰＥＮ検出回路１０６はフロントカバー２ａが開放された場合には、ハイレベルの検出信号ＳｉｇｂをポートＰ４に出力し、フロントカバー２ａが閉じられている場合には、ロウレベルの検出信号ＳｉｇｂをポートＰ４に出力する。このため、ポートＰ４にハイレベルの検出信号Ｓｉｇｂが入力された場合には、検出回路２９２にはトランジスタＱ１，Ｑ２で反転されたロウレベルの信号が入力されるため、制御部８０はフロントカバー２ａが開放されたと判断することができる。一方、ポートＰ４にロウレベルの検出信号Ｓｉｇｂが入力された場合には、検出回路９２にはトランジスタＱ１，Ｑ２で反転されたハイレベルの信号が入力されるため、制御部８０はフロントカバー２ａが開放されていないと判断することができる。以下、詳述する。

カバーＯＰＥＮスイッチ１０５は、フロントカバー２ａの開閉に連動してオン・オフする接点を備える。カバーＯＰＥＮ検出回路１０６とポートＰ４とは、配線Ｗｓｉｇ２１を介して接続されている。カバーＯＰＥＮ検出回路１０６は、フォトカプラＰＣ２１、コンデンサＣ２１、および抵抗Ｒ２１などを含む。フォトカプラＰＣ２１は電源電圧ＶＣＣ２に接続されるフォトトランジスタＰＴ２１、およびカバーＯＰＥＮスイッチ１０５のオン・オフに連動して点灯・消灯するフォトダイオードＰＤ２１を含む。コンデンサＣ２１および抵抗Ｒ２１は配線Ｗｓｉｇ２１と接地電圧間に接続されている。フロントカバー２ａが開放されると、カバーＯＰＥＮスイッチ１０５およびフォトトランジスタＰＴ２１がオンし、配線Ｗｓｉｇ２１の電圧は電源電圧ＶＣＣ２付近となり、検出信号Ｓｉｇｂはハイレベルとなる。一方、フロントカバー２ａが閉じられると、カバーＯＰＥＮスイッチ１０５およびフォトトランジスタＰＴ２１がオフし、配線Ｗｓｉｇ２１には抵抗Ｒ２１を介しての接地電圧が印加され、検出信号Ｓｉｇｂはロウレベルとなる。

帯電電圧生成回路１０１およびＦＢ回路１０２は第１実施形態と同様の構成である。ここで、ＦＢ回路１０２の抵抗Ｒ３，Ｒ４（図２）の接続点が出力端子Ｏ１０２である。出力端子Ｏ１０２とポートＰ３とは配線Ｗｆｂを介して接続されている。ダイオードＤ２１のアノードは配線Ｗｓｉｇ２１に接続され、カソードは配線Ｗｆｂに接続されている。

制御部８０は第１実施形態と同様に、配線Ｗｓｉｇ２１に、例えば断線などの異常があるか否かを検査するための検査処理を実行する。制御部８０は例えば、レーザプリンタ１の電源がオンされると、ポートＰ４を出力とする検出モードとし、ポートＰ４からハイレベルのテスト信号Ｓｉｇｔを出力する。詳しくは、テスト回路２９３からロウレベルの信号を出力する。これにより、トランジスタＱ３，Ｑ４で反転されて、ポートＰ４からはハイレベルのテスト信号Ｓｉｇｔが出力される。次に、制御部８０はポートＰ３から取得した検出電圧ＦＢをＡＤ変換回路９４にてデジタル変換した値であるＡＤ値を取得し、ＡＤ値が閾値以上であるか否かを判断する。配線Ｗｓｉｇ２１が断線していない場合、ダイオードＤ２１を介して、配線Ｗｆｂへハイレベルの電圧が印加され、ＡＤ値は閾値以上となる。従って、制御部８０はＡＤ値が閾値以上であると判断することに応じて、配線Ｗｓｉｇ２１は断線しておらず正常であると判断し、処理を終了する。一方、制御部８０はＡＤ値が閾値以上でないと判断することに応じて、配線Ｗｓｉｇ２１は断線していると判断し、処理を終了する。

尚、検査処理は、フロントカバー２ａが閉じられている状態で実行される。詳しくは、ポートＰ４にロウレベルの検出信号Ｓｉｇｂが入力されており、フロントカバー２ａは開放されていないと制御部８０が判断した場合に、検査処理を実行する。これにより、フォトカプラＰＣ２１を介する電源電圧ＶＣＣ２から配線Ｗｓｉｇ２１への電流経路が遮断された状態で検査処理は実行されるため、ポートＰ３への電流経路はポートＰ４からの電流経路に限定される。これにより、検査処理において、制御部８０は異常があるか否かを確実に判断することができる。一方、フロントカバー２ａが開放された場合には、フォトトランジスタＰＴ２１およびダイオードＤ２１を介して、ポートＰ３へはハイレベルの電圧が印加される。しかし、フロントカバー２ａが開放されると、安全のため、帯電電圧生成回路１０１の出力は制限される。このため、制御部８０は帯電電圧ＣＨＧを制御するために検出電圧ＦＢを取得する必要はなく、ポートＰ３へはハイレベルの電圧が印加されても、誤って帯電電圧ＣＨＧの制御が実行されるおそれはない。

実装基板２０１と実装基板２０３とはコネクタ２０２で接続されている。このため、コネクタ２０２の接続不良が発生する場合がある。そこで、ダイオードＤ２１をＡＳＩＣ９０が実装されていない実装基板２０３に実装することにより、ポートＰ４から出力されたハイレベルのテスト信号Ｓｉｇｔはコネクタ２０２を通過することになる。これにより、コネクタ２０２の接続状態を含めて検査することができる。

尚、カバーＯＰＥＮスイッチ１０５、カバーＯＰＥＮ検出回路１０６、帯電電圧生成回路１０１、ＦＢ回路１０２は、レーザプリンタ１が画像形成を実行するために備えている構成である。第２実施形態に係る回路部１００では、既存の回路構成にダイオードＤ２１を追加した構成となっている。

ここで、ポートＰ４は入出力ポートの一例であり、ポートＰ３は入力ポートの一例である。カバーＯＰＥＮ検出回路１０６は状態検出回路の一例であり、ダイオードＤ２１および配線Ｗｆｂは出力回路の一例である。配線Ｗｓｉｇ２１は経路の一例である。また、帯電電圧生成回路１０１は電力生成回路の一例であり、ＦＢ回路１０２は電力検出回路の一例であり、検出電圧ＦＢは第４信号の一例である。フォトトランジスタＰＴ２１はスイッチの一例である。また、フロントカバー２ａが開放されていない状態は第１の状態の一例であり、フロントカバー２ａが開放されている状態は第２の状態の一例であり、ハイレベルのテスト信号Ｓｉｇｔは第１信号の一例であり、ハイレベルの検出電圧ＦＢは第２信号の一例である。

以上、上記した第２実施形態によれば、以下の効果を奏する。
配線Ｗｓｉｇ２１に例えば断線などの異常がある場合には、ハイレベルであるテスト信号ＳｉｇｔがポートＰ４から出力されても、ポートＰ３へ伝達されない。検出モードにおいて、制御部８０はポートＰ３に入力される信号がハイレベルである検出電圧ＦＢでない場合、配線Ｗｓｉｇ２１に異常があると判断することができる。検出処理においては、配線Ｗｓｉｇ２１だけでなく、コネクタ２０２の接続状態を含む、広い範囲の異常を検出することができる。

既存のカバーＯＰＥＮスイッチ１０５、カバーＯＰＥＮ検出回路１０６、帯電電圧生成回路１０１、ＦＢ回路１０２に、配線Ｗｓｉｇ２１とポートＰ３とを接続するダイオードＤ２１を追加するだけで、配線Ｗｓｉｇ２１の異常検出することができる。

フロントカバー２ａが閉じられた状態ではフォトトランジスタＰＴ２１がオフし、カバーＯＰＥＮ検出回路１０６から電源電圧ＶＣＣ２が出力されない状態となる。この状態で、制御部８０はポートＰ４からハイレベルのテスト信号Ｓｉｇｔを出力すると、配線Ｗｓｉｇ２１に異常がない場合には、閾値以上の電圧がポートＰ３に入力される。これにより、制御部８０は異常を検出することができる。

また、配線Ｗｓｉｇ２１と配線ＷｆｂとをダイオードＤ２１を介して接続することにより、ＦＢ回路１０２からポートＰ４への電流を制限することができる。ＦＢ回路１０２からの信号を遮断することにより、ポートＰ４を入力とする通常モードにおいて、制御部８０はカバーＯＰＥＮ検出回路１０６からの検出信号Ｓｉｇｂのみを受け取ることができ、カバーＯＰＥＮに係る誤判断を抑制することができる。

また、実装基板２０３にダイオードＤ２１を実装することにより、ポートＰ４からダイオードＤ２１までの経路と、ダイオードＤ２１からポートＰ３までの経路とにコネクタ２０２が含まれる。これにより、検出処理において、配線Ｗｓｉｇ２１の異常だけでなく、コネクタ２０２の接続状態を含めて異常を検出することができる。

＜第３実施形態＞
次に、図５に基づき、第３実施形態に係るレーザプリンタ１の電気的構成について説明する。尚、第１実施形態および第２実施形態と同じ構成については同一の符号を付し、詳細な説明は省略する。

制御部８０（図２）に含まれるＡＳＩＣ９０は、検出回路２９２、テスト回路２９３、検出回路３９２、トランジスタＱ１〜Ｑ４、ポートＰ４，Ｐ５などを含む。回路部１００は、カバーＯＰＥＮ検出回路１０６，１０８、カバーＯＰＥＮスイッチ１０５，１０７、およびダイオードＤ３１などを含む。ポートＰ４は入出力ポートである。尚、図５において、制御部８０、ＣＰＵ８１、ＲＯＭ８２、ＲＡＭ８３の記載は省略している。

検出回路３９２はトランジスタＱ５，Ｑ６の接続点に接続されている。トランジスタＱ５は例えばＰＭＯＳＦＥＴであり、トランジスタＱ６は例えば、ＮＭＯＳＦＥＴである。トランジスタＱ５，Ｑ６は電源電圧ＶＤＤと接地電圧間に直列接続されて、インバータ回路を構成している。トランジスタＱ５，Ｑ６のゲートはポートＰ５に接続されている。

カバーＯＰＥＮスイッチ１０７およびカバーＯＰＥＮ検出回路１０８は夫々カバーＯＰＥＮスイッチ１０５およびカバーＯＰＥＮ検出回路１０６と同様に動作する。カバーＯＰＥＮスイッチ１０７はリアカバー２ｂが開放された場合には、ハイレベルの検出信号ＳｉｇｃをポートＰ５に出力し、リアカバー２ｂが閉じられている場合には、ロウレベルの検出信号ＳｉｇｃをポートＰ５に出力する。

カバーＯＰＥＮ検出回路１０８の出力端子Ｏ１０８とポートＰ５とは配線Ｗｓｉｇ３１を介して接続されている。ダイオードＤ３１のアノードは配線Ｗｓｉｇ２１に接続され、カソードは配線Ｗｆｂに接続されている。

制御部８０は第１実施形態と同様に、配線Ｗｓｉｇ２１に、例えば断線などの異常があるか否かを検査するための検査処理を実行する。制御部８０は例えば、レーザプリンタ１の電源がオンされると、ポートＰ４を出力とする検出モードとし、ポートＰ４からハイレベルのテスト信号Ｓｉｇｔを出力する。次に、制御部８０はポートＰ５から取得した検出信号Ｓｉｇｃの電圧値が閾値以上であるか否かを判断する。配線Ｗｓｉｇ２１が断線していない場合、ダイオードＤ３１を介して、配線Ｗｓｉｇ３１へハイレベルの電圧が印加され、トランジスタＱ５，Ｑ６で反転され、ロウレベルの信号が検出回路３９２へ印加される。従って、制御部８０は信号の電圧値が閾値以下であると判断することに応じて、配線Ｗｓｉｇ２１は断線しておらず正常であると判断し、処理を終了する。一方、制御部８０は検出回路３９２に入力される信号の電圧値が閾値以下でないと判断することに応じて、配線Ｗｓｉｇ２１は断線していると判断し、処理を終了する。尚、検査処理は、フロントカバー２ａおよびリアカバー２ｂが閉じられている状態で実行される。詳しくは、ポートＰ４にロウレベルの検出信号Ｓｉｇｂが入力されており、ポートＰ５にロウレベルの検出信号Ｓｉｇｃが入力されており、フロントカバー２ａおよびリアカバー２ｂが開放されていないと制御部８０が判断した場合に、検査処理を実行する。これにより、フォトカプラＰＣ２１を介する電源電圧ＶＣＣ２から配線Ｗｓｉｇ２１への電流経路、およびフォトカプラＰＣ３１を介する電源電圧ＶＣＣ２から配線Ｗｓｉｇ３１への電流経路が遮断された状態で検査処理は実行されるため、ポートＰ５への電流経路はポートＰ４からの電流経路に限定される。これにより、検査処理において、制御部８０は異常があるか否かを確実に判断することができる。

ここで、ポートＰ４は入出力ポートの一例であり、ポートＰ５は入力ポートの一例である。カバーＯＰＥＮ検出回路１０６は状態検出回路の一例であり、ダイオードＤ３１および配線Ｗｓｉｇ３１は出力回路の一例である。配線Ｗｓｉｇ２１は経路の一例である。また、フロントカバー２ａは第１の筺体カバーの一例であり、リアカバー２ｂは第２の筺体カバーの一例である。また、カバーＯＰＥＮ検出回路１０８は第２の状態検出回路の一例である。また、フロントカバー２ａが開放されていない状態は第１の状態の一例であり、フロントカバー２ａが開放されている状態は第２の状態の一例である。また、ハイレベルのテスト信号Ｓｉｇｔは第１信号の一例であり、ハイレベルの検出信号Ｓｉｇｃは第２信号の一例であり、検出信号Ｓｉｇｃは第２検出信号の一例である。

以上、上記した第３実施形態によれば、以下の効果を奏する。
配線Ｗｓｉｇ２１に例えば断線などの異常がある場合には、ハイレベルであるテスト信号ＳｉｇｔがポートＰ４から出力されても、ポートＰ５へ伝達されない。検出モードにおいて、制御部８０はポートＰ５に入力される信号がハイレベルでない場合、配線Ｗｓｉｇ２１に異常があると判断することができる。

また、既存のカバーＯＰＥＮ検出回路１０６，カバーＯＰＥＮ検出回路１０８に、配線Ｗｓｉｇ２１とポートＰ５とを接続するダイオードＤ３１を追加するだけで、配線Ｗｓｉｇ２１の異常検出することができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、電力生成回路として、帯電電圧生成回路１０１を例示したが、これに限定されない。例えば、転写ローラ５５のローラ軸への電力を生成する回路、レーザプリンタ１が備える例えば送風用のファンへの電力を生成する回路などを適用することができる。

また、状態検出回路として、異常放電検出回路１０３、カバーＯＰＥＮ検出回路１０６を例示したが、これに限定されず、例えば給紙トレイ１１における用紙Ｐの有無を検出する回路、搬送経路Ｒにおける用紙ＰのＪＡＭ発生の有無を検出する回路、ＤＣ−ＤＣコンバータの出力電力の異常を検出する検出回路などを適用することができる。

また、ポートＰ３には帯電電圧ＣＨＧを検出するＦＢ回路１０２が接続されていると説明したが、これに限定されない。例えば、放電時にグリッド部３２ｂに流れるグリッド電流を検出するためのＦＢ回路、現像ローラ３３ｆのローラ軸への印加電圧を検出するためのＦＢ回路、転写ローラ５５のローラ軸に流れる転写電流を検出するためのＦＢ回路が接続される構成としても良い。第１実施形態においては、グリッド電流を検出するためのＦＢ回路としても、帯電電圧生成回路１０１の出力が制限された場合に、グリッド電流が減少するため、同様に検査処理を実行することができる。

また、回路構成は実施形態に限定されず、例えば第１〜第３実施形態に示した回路部１００に含まれる回路ブロックを任意に組み合わせることができる。例えば、図２に示す第１実施形態に係る回路部１００で、制限回路１０４が無い場合には、配線Ｗｓｉｇ１と配線Ｗｆｂとを例えばダイオードで接続して構成しても良い。

また、例えば配線Ｗｓｉｇ２１である経路と例えばポートＰ３である入力ポートとを接続する電子素子として、ダイオードＤ２１を例示したが、ダイオードに限定されず、例えば抵抗、トランジスタなどの他の電子素子でも良い。

また、図４に示す第２実施形態に係る回路部１００で、ダイオードＤ２１は実装基板２０３に実装されていると説明したが、実装基板２０１に実装されている構成としても良い。

また、検査処理は、レーザプリンタ１の電源がオンされることに応じて実行されると説明したが、例えば、出荷時の検査において実行しても良い。

また、画像形成装置として４色のトナーを用いるカラーのレーザプリンタ１を例示したが、１色のトナーを用いるモノクロのレーザプリンタ、インクを用いるインクジェットプリンタ、および、プリンタとともにスキャナ機能、コピー機能、ファクシミリ機能等を備える所謂複合機などにも適用することができる。

また、実施形態では、制御部８０がＣＰＵ８１およびＡＳＩＣ９０を備える場合を例に説明したが、これに限定されるものではない。複数のＣＰＵを備えてもよいし、ＡＳＩＣだけで構成されてもよい。

また、トランジスタＴｒ１〜Ｔｒ４をバイポーラトランジスタ、トランジスタＱ１〜Ｑ６をＭＯＳＦＥＴと説明したが、これに限定されるものではない。例えば、トランジスタＴｒ１〜Ｔｒ４をＭＯＳＦＥＴ、トランジスタＱ１〜Ｑ６をバイポーラトランジスタとしても良い。また、例えば、カバーＯＰＥＮ検出回路１０６はフロントカバー２ａが開放された場合には、ハイレベルの検出信号Ｓｉｇｂを出力し、フロントカバー２ａが閉じられている場合には、ロウレベルの検出信号Ｓｉｇｂを出力すると説明したが、電圧レベルを限定するものではない。フロントカバー２ａが開放された状態と、閉じられた状態とで例えば異なる電圧レベルを出力する構成であると良い。

また、帯電電圧は正電圧であり、転写電圧は負電圧を説明したが、帯電電圧が負電圧であり、転写電圧は正電圧であっても良い。

１ レーザプリンタ
２ａ フロントカバー
２ｂ リアカバー
３１ 感光体ドラム
３２ 帯電器
３２ａ 帯電ワイヤ
８０ 制御部
８１ ＣＰＵ
９０ ＡＳＩＣ
１００ 回路部
１０１ 帯電電圧生成回路
１０２ ＦＢ回路
１０３ 異常放電検出回路
１０４ 制限回路
１０６、１０８ カバーＯＰＥＮ検出回路
２０１、２０３ 実装基板
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５ ポート
Ｗｓｉｇ１、Ｗｆｂ、Ｗｓｉｇ２１、Ｗｓｉｇ３１ 配線
Ｄ２１、Ｄ３１ ダイオード
ＰＴ２１ フォトトランジスタ
Ｏ１０２、Ｏ１０８ 出力端子
Ｓｉｇａ、Ｓｉｇｂ、Ｓｉｇｃ 検出信号
Ｓｉｇｔ テスト信号

Claims (14)

1. 入出力ポートおよび入力ポートを有する制御部と、
   第１の状態と第２の状態とで異なる検出信号を出力する状態検出回路と、
   前記入出力ポートと前記状態検出回路とを接続する経路と、
   前記経路および前記入力ポートに接続され、前記入出力ポートから第１信号が入力されると前記入力ポートに第２信号を出力する出力回路と、を備え、
   前記制御部は、
   前記入出力ポートを入力とする通常モードにおいて、前記状態検出回路により前記入出力ポートに入力される前記検出信号に基づいて、前記第１の状態および前記第２の状態の何れであるかを判断するとともに、
   前記入出力ポートを出力とする検出モードにおいて、前記入出力ポートから前記第１信号を出力する第１ステップと、
   前記検出モードにおいて、前記出力回路を介して前記入力ポートに入力される信号が前記第２信号でないとき前記経路に異常があると判断し、前記出力回路を介して前記入力ポートに入力される信号が前記第２信号であるとき前記経路に異常がないと判断する第２ステップと、を実行することを特徴とする検出回路。
2. 感光体を帯電させる帯電器を備え、
   前記出力回路は、
   前記帯電器に給電する帯電電圧を生成する帯電電圧生成回路、および前記帯電器に異常電流が流れることに応じて前記帯電電圧生成回路の出力を制限させる制限回路を有し、
   前記第１信号が入力されると前記制限回路に前記帯電電圧生成回路の出力を制限させて第２信号を出力し、
   前記状態検出回路は、
   前記帯電器に前記異常電流が流れない状態を前記第１の状態とし、前記帯電器に前記異常電流が流れる状態を前記第２の状態とすることを特徴とする請求項１に記載の検出回路を含む画像形成装置。
3. 前記出力回路は、
   前記帯電電圧生成回路からの出力電圧に基づき第３信号を前記入力ポートに出力する帯電電圧検出回路を有し、
   前記制御部は、出力ポートを有し、
   前記通常モードにおいて、入力される前記第３信号に基づいて、前記出力ポートから前記帯電電圧生成回路へ制御信号を出力し、
   前記帯電電圧生成回路は前記制御信号に応じた前記帯電電圧を出力することを特徴とする請求項２に記載の画像形成装置。
4. 前記制御部は、前記第２ステップにおいて、
   前記制御信号を出力し、
   前記入力ポートに入力される信号の電圧値が閾値以上である場合に、前記経路に異常があると判断することを特徴とする請求項３に記載の画像形成装置。
5. 電力を生成する電力生成回路と、
   出力端子を有し、前記電力生成回路からの出力電力に基づき第４信号を前記出力端子から出力する電力検出回路と、を備え、
   前記出力回路は、
   前記電力検出回路の前記出力端子に接続され、前記通常モードにおいて、前記第４信号を前記入力ポートへ伝えることを特徴とする請求項１に記載の検出回路を含む画像形成装置。
6. 感光体を帯電させる帯電器を備え、
   前記電力生成回路は、
   前記帯電器に給電する帯電電圧を生成することを特徴とする請求項５に記載の画像形成装置。
7. 筺体カバーを備え、
   前記状態検出回路は、
   前記筺体カバーが開放されていない状態を前記第１の状態とし、前記筺体カバーが開放されている状態を前記第２の状態とすることを特徴とする請求項５または請求項６に記載の画像形成装置。
8. 前記制御部は、
   前記通常モードにおいて、前記第１の状態であると判断した場合に、前記第１ステップおよび前記第２ステップを実行することを特徴とする請求項５乃至請求項７の何れかに記載の画像形成装置。
9. 第１の筺体カバーと、
   第２の筐体カバーと、
   前記状態検出回路とは異なる第２の状態検出回路と、を備え、
   前記状態検出回路は、
   前記第１の筺体カバーが開放されていない状態を前記第１の状態とし、前記第１の筺体カバーが開放されている状態を前記第２の状態とし、
   前記第２の状態検出回路は、出力端子を有し、
   前記第２の筺体カバーが開放されていない状態と、前記第２の筺体カバーが開放されている状態とで異なる第２検出信号を前記出力端子から出力し、
   前記出力回路は、
   前記第２の状態検出回路の前記出力端子に接続され、前記通常モードにおいて、前記第２検出信号を前記入力ポートへ伝えることを特徴とする請求項１に記載の検出回路を含む画像形成装置。
10. 前記制御部は、
    前記通常モードにおいて、前記第１の状態であると判断し、かつ、前記第２検出信号に基づいて前記第２の筺体カバーが開放されていない状態であると判断した場合に、前記第１ステップおよび前記第２ステップを実行することを特徴とする請求項９に記載の画像形成装置。
11. 前記出力回路は、前記経路と、前記入力ポートとを電子素子を介して接続することを特徴とする請求項５乃至請求項１０の何れかに記載の画像形成装置。
12. 前記状態検出回路は、電源電圧と接地電圧との間に直列接続されるスイッチおよび抵抗を有し、
    前記第１の状態において、前記スイッチがオフすることにより接地電圧および電源電圧の何れか一方の信号を出力し、前記第２の状態において、前記スイッチがオンすることにより接地電圧および電源電圧の何れか他方の信号を出力し、
    前記制御部は、
    前記第１ステップおよび前記第２ステップを前記第１の状態で実行し、
    前記第１ステップにおいて、前記第１信号を前記接地電圧および電源電圧の何れか他方とし、
    前記第２ステップにおいて、前記入力ポートに入力される信号が、閾値と前記接地電圧および電源電圧の何れか他方の電圧値との範囲にある場合に、前記経路に異常がないと判断することを特徴とする請求項１１に記載の画像形成装置。
13. 前記電子素子はダイオードであり、ダイオードのアノードは前記経路に接続されることを特徴とする請求項１１に記載の画像形成装置。
14. 前記制御部を含む第１実装基板と、
    前記状態検出回路を含む第２実装基板と、を備え、
    前記ダイオードは前記第２実装基板に含まれることを特徴とする請求項１３に記載の画像形成装置。
    

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