JP2017123732A

JP2017123732A - 半導体素子の駆動回路

Info

Publication number: JP2017123732A
Application number: JP2016001772A
Authority: JP
Inventors: 山口　浩二; Koji Yamaguchi; 浩二山口; 健志郎桂; Kenshiro Katsura; 達郎山田; Tatsuro Yamada
Original assignee: IHI Corp
Current assignee: IHI Corp
Priority date: 2016-01-07
Filing date: 2016-01-07
Publication date: 2017-07-13

Abstract

【課題】簡易な回路構成によって半導体素子を安定して駆動することが可能な半導体素子の駆動回路を提供する。【解決手段】半導体素子の駆動回路は、半導体素子の制御電極に一端が接続された第１抵抗部と、半導体素子のオン状態を指令する指令信号に基づいてオン状態になり、電源と前記第１抵抗部の他端とを接続する第１スイッチ素子と、前記指令信号を予め規定された時間だけ遅延させる遅延回路と、前記遅延回路で遅延された前記指令信号に基づいて、前記電源と前記制御電極とを接続する第２スイッチ素子と、を備える。【選択図】図１

Description

本発明は、半導体素子の駆動回路に関する。

モータ駆動装置、発電装置、電動コンプレッサ、電力変換装置（コンバータ、インバータ）等の装置では、電力制御を行うために半導体素子が用いられている。例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：電界効果トランジスタ）、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）等の電圧駆動型の電力用半導体素子が用いられている。

このような半導体素子では、ターンオン動作時に生ずる急激な電流変化が原因で、サージ電圧やノイズが発生することがある。このサージ電圧やノイズを抑制するには、半導体素子のスイッチング速度を遅くして、ターンオン動作中に半導体素子を流れる電流の時間変化率を小さくすることが有効である。しかしながら、半導体素子のスイッチング速度を遅くすると、ターンオン動作中のスイッチング損失が増えてしまう。このように、「サージ電圧やノイズを抑制すること」と「スイッチング損失を抑制すること」とはトレードオフの関係にある。

以下の特許文献１〜５には、従来の半導体素子の駆動回路の一例が開示されている。例えば、以下の特許文献１には、ＩＧＢＴのターンオン動作中に、ゲート電圧を低い電位から高い電位に切り替えることで、サージ電圧やノイズを抑制しつつスイッチング損失を抑制する駆動回路が開示されている。また、以下の特許文献５には、ターンオン動作中にＭＯＳＦＥＴのゲート抵抗値を小さくすることで、ターンオン特性を改善する駆動回路が開示されている。

特開平３−９３４５７号公報特開平６−２９１６３１号公報特開２０００−２２８８６８号公報特開２００８−９２６６３号公報特開２０１５−１７７６９４号公報

ところで、上述した特許文献１に開示された駆動回路は、ゲート電圧の切り替えを行うことでサージ電圧やノイズを抑制しつつスイッチング損失を抑制しているが、ゲート電圧の切り替えは、サージ電流が収まってから行う必要がある。このため、上述した特許文献１では、ＩＧＢＴの入力電圧（コレクタ電圧）をモニタするモニタ回路、入力電圧の時間変化率から急峻な電流変化を検出する検出回路等が必要となり、駆動回路の回路規模が大きくなってしまうという問題がある。

また、上述した特許文献５に開示された駆動回路は、ターンオン動作中にＭＯＳＦＥＴのゲート抵抗値を小さくすることによって、ターンオン特性を改善することが可能であるものの、更なる安定性の向上を図ることができる余地があると考えられる。半導体素子を安定して駆動することができれば、上述したモータ駆動装置、発電装置、電動コンプレッサ、電力変換装置（コンバータ、インバータ）等の装置の安定動作に繋がることになるため、安定性の向上は極めて重要である。

本発明は、上記事情に鑑みてなされたものであり、簡易な回路構成によって半導体素子を安定して駆動することが可能な半導体素子の駆動回路を提供することを目的とする。

上記課題を解決するために、本発明の半導体素子の駆動回路は、半導体素子（Ｑ１）の制御電極（Ｇ）に一端が接続された第１抵抗部（Ｒｇ１）と、半導体素子のオン状態を指令する指令信号に基づいてオン状態になり、電源（Ｖｃｃ）と前記第１抵抗部の他端とを接続する第１スイッチ素子（Ｑ２）とを備える半導体素子の駆動回路（１、２）において、前記指令信号を予め規定された時間だけ遅延させる遅延回路（１３、２３）と、前記遅延回路で遅延された前記指令信号に基づいて、前記電源と前記制御電極とを接続する第２スイッチ素子（Ｑ４、Ｑ５）と、を備える。
本発明の第１の態様による半導体素子の駆動回路は、前記第２スイッチ素子が、前記遅延回路で遅延された前記指令信号がゲートに入力されるｐチャネルＭＯＳＦＥＴであり、前記指令信号の論理を反転させて前記遅延回路に出力する反転回路（１２）を備える。
また、本発明の第１の態様による半導体素子の駆動回路は、前記遅延回路が、前記反転回路と前記ｐチャネルＭＯＳＦＥＴのゲートとの間に直列接続された抵抗（Ｒ１）と、前記ｐチャネルＭＯＳＦＥＴのゲートとソースとの間に接続されたコンデンサ（Ｃ１）と、を備える。
本発明の第２の態様による半導体素子の駆動回路は、前記第２スイッチ素子が、前記遅延回路で遅延された前記指令信号がゲートに入力されるｎチャネルＭＯＳＦＥＴである。
本発明の第２の態様による半導体素子の駆動回路は、前記遅延回路が、一端が前記ｎチャネルＭＯＳＦＥＴのゲートに接続され、他端に前記指令信号が入力される抵抗（Ｒ２）と、一端が前記ｎチャネルＭＯＳＦＥＴのゲートに接続され、他端が接地されたコンデンサ（Ｃ２）と、を備える。
また、本発明の半導体素子の駆動回路は、前記第２スイッチ素子と前記制御電極との間に直列接続された第２抵抗部（Ｒｇ３、Ｒｇ４）を備える。

本発明によれば、半導体素子のオン状態を指令する指令信号を遅延回路で予め規定された時間だけ遅延させ、遅延回路で遅延された指令信号に基づいて、電源と制御電極とを第２スイッチ素子によって接続するようにしているため、簡易な回路構成によって半導体素子を安定して駆動することが可能であるという効果がある。

本発明の第１実施形態による半導体素子の駆動回路の構成を示す回路図である。本発明の第１実施形態による半導体素子の駆動回路の動作を説明するためのタイミングチャートである。本発明の第１実施形態におけるゲート電流の経路を示す図である。本発明の第１実施形態の変形例に係る半導体素子の駆動回路の構成を示す回路図である。本発明の第２実施形態による半導体素子の駆動回路の構成を示す回路図である。本発明の第２実施形態による半導体素子の駆動回路の動作を説明するためのタイミングチャートである。本発明の第２実施形態におけるゲート電流の経路を示す図である。本発明の第２実施形態の変形例に係る半導体素子の駆動回路の構成を示す回路図である。

以下、図面を参照して本発明の実施形態による半導体素子の駆動回路について詳細に説明する。

〔第１実施形態〕
図１は、本発明の第１実施形態による半導体素子の駆動回路の構成を示す回路図である。図１に示す通り、本実施形態の駆動回路１は、増幅部１１、ゲート抵抗Ｒｇ１（第１抵抗部）、ゲート抵抗Ｒｇ２、ゲート抵抗Ｒｇ３（第２抵抗部）、スイッチング用ＭＯＳＦＥＴＱ４（第２スイッチ素子）、反転回路１２、遅延回路１３、及びダイオードＤ１を備えており、外部から入力されるＰＷＭ（Pulse Width Modulation：パルス幅変調）信号に基づいて半導体素子Ｑ１を駆動する回路である。

ここで、駆動対象である半導体素子Ｑ１は、電圧駆動型の電力用半導体素子であり、例えばシリコンよりもバンドギャップが大きい半導体材料を基板に含むワイドバンドギャップのパワーＭＯＳＦＥＴである。シリコンよりもバンドギャップが大きい半導体材料としては、例えばＳｉＣ（シリコンカーバイド）、ＧａＮ（窒化ガリウム）、酸化ガリウム（Ｇａ_２Ｏ_３）、ダイヤモンド半導体等が挙げられる。

増幅部１１は、ＮＰＮトランジスタＱ２（第１スイッチ素子）とＰＮＰトランジスタＱ３とを備えており、半導体素子Ｑ１のターンオン及びターンオフを制御するために、外部から入力されるＰＷＭ信号（指令信号）を増幅する。尚、以下では、説明を簡単にするために、ＮＰＮトランジスタＱ２を「トランジスタＱ２」と略記し、ＰＮＰトランジスタＱ３を「トランジスタＱ３」と略記する。

トランジスタＱ２，Ｑ３のベースは共通接続されており、各々のベースには外部からのＰＷＭ信号が入力される。トランジスタＱ２のコレクタは電源Ｖｃｃに接続されており、エミッタはゲート抵抗Ｒｇ１に接続されている。トランジスタＱ３のコレクタは接地されており、エミッタはゲート抵抗Ｒｇ２に接続されている。トランジスタＱ２は、半導体素子Ｑ１のターンオンに対応するＰＷＭ信号のオン期間中に導通し（オン状態になり）、トランジスタＱ３は、半導体素子Ｑ１のターンオフに対応するＰＷＭ信号のオフ期間中に導通する（オン状態になる）。

ゲート抵抗Ｒｇ１は、一端が半導体素子Ｑ１のゲートＧ（制御電極）に接続されており、他端がトランジスタＱ２のエミッタに接続されている。従って、トランジスタＱ２の導通時には、ゲート抵抗Ｒｇ１を流れる電源Ｖｃｃからのゲート電流によって、半導体素子Ｑ１のゲートＧが充電される。トランジスタＱ２の導通時におけるゲート電流は、ゲート抵抗Ｒｇ１の抵抗値に応じた大きさである。

ゲート抵抗Ｒｇ２は、一端が半導体素子Ｑ１のゲートＧに接続されており、他端がトランジスタＱ３のエミッタに接続されている。従って、トランジスタＱ３の導通時には、半導体素子Ｑ１のゲートＧに充電された電荷が、ゲート抵抗Ｒｇ２を介して放電される。電荷の放電に要する時間（放電速度）は、ゲート抵抗Ｒｇ２の抵抗値に応じて調整可能である。

ゲート抵抗Ｒｇ３は、一端が半導体素子Ｑ１のゲートＧに接続されており、他端がスイッチング用ＭＯＳＦＥＴＱ４のドレインに接続されている。ゲート抵抗Ｒｇ３の抵抗値は、ゲート抵抗Ｒｇ１との合成抵抗（ゲート抵抗Ｒｇ１，Ｒｇ３が並列接続された状態の合成抵抗）が、ゲート抵抗Ｒｇ１の抵抗値よりも十分に小さくなるように設定される。これは、半導体素子Ｑ１のターンオン特性を改善するためである。

スイッチング用ＭＯＳＦＥＴＱ４は、ｐチャネルＭＯＳＦＥＴであり、ゲートが遅延回路１３の出力端に接続されており、ドレインがゲート抵抗Ｒｇ３の他端に接続されており、ソースが電源Ｖｃｃに接続されている。従って、スイッチング用ＭＯＳＦＥＴＱ４の導通時には、ゲート抵抗Ｒｇ３を流れる電源Ｖｃｃからのゲート電流によって、半導体素子Ｑ１のゲートＧが充電される。スイッチング用ＭＯＳＦＥＴＱ４の導通時におけるゲート電流は、ゲート抵抗Ｒｇ３の抵抗値に応じた大きさである。

反転回路１２は、外部から入力されるＰＷＭ信号の論理を反転する回路である。具体的に、反転回路１２は、ＰＷＭ信号がＨｉｇｈレベル（Ｑ１オン指令）の期間中は、Ｌｏｗレベルとなる信号を出力し、ＰＷＭ信号がＬｏｗレベル（Ｑ１オフ指令）の期間中は、Ｈｉｇｈレベルとなる信号を出力する。この反転回路１２は、入力端がトランジスタＱ２，Ｑ３のベースに接続されており、出力端が遅延回路１３の入力端に接続されている。このため、反転回路１２から出力される信号（ＰＷＭ信号の論理を反転した信号）は、遅延回路１３の入力端に入力される。

遅延回路１３は、抵抗Ｒ１及びコンデンサＣ１を備えており、反転回路１２から出力される信号（ＰＷＭ信号の論理を反転した信号）を、予め規定された時間だけ遅延させる。抵抗Ｒ１は、反転回路１２の出力端と、スイッチング用ＭＯＳＦＥＴＱ４のゲートとの間に直列接続されている。コンデンサＣ１は、スイッチング用ＭＯＳＦＥＴＱ４のゲートとソースとの間に接続されている。

遅延回路１３のコンデンサＣ１は、ＰＷＭ信号がＨｉｇｈレベル（Ｑ１オン指令）である場合（反転回路１２から出力される信号がＬｏｗレベルである場合）に、電源Ｖｃｃからの電流によって充電される。このコンデンサＣ１は、コンデンサＣ１及び抵抗Ｒ１で定まる遅延回路１３の時定数に応じた遅延時間（ｔ２−ｔ１）をかけて充電される（図２参照）。コンデンサＣ１の充電電圧（ゲート電圧）が閾値を超えると、スイッチング用ＭＯＳＦＥＴＱ４がオン状態になる。このように、スイッチング用ＭＯＳＦＥＴＱ４は、ＰＷＭ信号がオンになった時点から、遅延回路１３の時定数に応じた遅延時間（ｔ２−ｔ１）だけ遅延したタイミングでオン状態になる。

ここで、遅延回路１３の時定数は、半導体素子Ｑ１のターンオン動作中における急峻なドレイン電流Ｉｄの変化が、遅延回路１３による遅延時間（ｔ２−ｔ１）内において生ずるように設定される。つまり、遅延回路１３の時定数は、半導体素子Ｑ１のターンオン指令が入力されてから（時刻ｔ１）、半導体素子Ｑ１のターンオン動作中における急峻なドレイン電流Ｉｄの変化が生じた後に、遅延回路１３の遅延が終了する時刻ｔ２が到来するように設定される。

ダイオードＤ１は、半導体素子Ｑ１のターンオフ動作中に、コンデンサＣ１に充電された電荷を素早く放電するためのものであり、遅延回路１３に設けられた抵抗Ｒ１に対して並列に接続されている。具体的に、ダイオードＤ１のアノードは、抵抗Ｒ１と反転回路１２の出力端との接続点に接続され、カソードは、抵抗Ｒ１とコンデンサＣ１との接続点に接続されている。

次に、上記構成における駆動回路１の動作について説明する。図２は、本発明の第１実施形態による半導体素子の駆動回路の動作を説明するためのタイミングチャートである。また、図３は、本発明の第１実施形態におけるゲート電流の経路を示す図である。図２に示す通り、時刻ｔ１においてＰＷＭ信号がＨｉｇｈレベルになって半導体素子Ｑ１のターンオン指令が駆動回路１に入力されるものとする。

半導体素子Ｑ１のターンオン指令が入力されると、増幅部１１に設けられたトランジスタＱ２がオン状態になる。すると、図３（ａ）に示す電流経路ＣＰ１を介してゲート電流が流れ、このゲート電流によって半導体素子Ｑ１のゲートＧが充電される。これにより、図２に示す通り、半導体素子Ｑ１のゲート電圧Ｖｇｓ（ゲートＧとソースＳとの間の電位差）が上昇する。尚、図３（ａ）に示す電流経路ＣＰ１は、電源ＶｃｃからトランジスタＱ２及びゲート抵抗Ｒｇ１を順に介して半導体素子Ｑ１のゲートＧに至る経路である。

ゲート電圧Ｖｇｓが徐々に上昇していくと、半導体素子Ｑ１のゲートＧにチャネルが形成され始め、チャネルの厚みがある程度の厚みになると、半導体素子Ｑ１のソースＳとドレインＤとの間にドレイン電流Ｉｄが流れ始める（図２中の時刻ｔ１１）。そして、図２に示す通り、ドレイン電流Ｉｄは、時刻ｔ１２になるまで時間の経過とともに上昇する。尚、図２に示す通り、半導体素子Ｑ１のドレイン電圧Ｖｄｓ（ソースＳとドレインＤとの間の電位差）は、時刻ｔ１２までは一定の値である。

また、半導体素子Ｑ１のターンオン指令が入力されると（時刻ｔ１）、反転回路１２から遅延回路１３に出力される信号はＬｏｗレベルとなる。すると、電源Ｖｃｃからの電流によって、遅延回路１３のコンデンサＣ１の充電が開始され、スイッチング用ＭＯＳＦＥＴＱ４のゲート電圧が低下する。尚、コンデンサＣ１は、コンデンサＣ１及び抵抗Ｒ１によって定まる遅延回路１３の時定数に応じた遅延時間（ｔ２−ｔ１）をかけて充電される。

ＰＷＭ信号がＨｉｇｈレベル（Ｑ１オン指令）になった時点から上記の遅延時間（ｔ２−ｔ１）が経過すると（時刻ｔ２になると）、図２に示す通り、スイッチング用ＭＯＳＦＥＴＱ４のゲート電圧が閾値を超えてオン状態になる。スイッチング用ＭＯＳＦＥＴＱ４がオン状態になると、ゲート抵抗Ｒｇ３がゲート抵抗Ｒｇ１と並列接続された状態になる。これにより、半導体素子Ｑ１のゲート抵抗の抵抗値は、ゲート抵抗Ｒｇ１の抵抗値から、ゲート抵抗Ｒｇ１とゲート抵抗Ｒｇ３とが並列接続された抵抗値（ゲート抵抗Ｒｇ１の抵抗値よりも小さな抵抗値）に切り替わる。

すると、図３（ｂ）に示す通り、電流経路ＣＰ１に加えて電流経路ＣＰ２を介してゲート電流が流れ、これら電流経路ＣＰ１，ＣＰ２を介するゲート電流によって半導体素子Ｑ１のゲートＧが充電される。尚、図３（ｂ）に示す電流経路ＣＰ２は、電源Ｖｃｃからスイッチング用ＭＯＳＦＥＴＱ４及びゲート抵抗Ｒｇ３を順に介して半導体素子Ｑ１のゲートＧに至る経路である。

これにより、図２に示す通り、半導体素子Ｑ１のゲート電圧Ｖｇｓの時間変化率が、ゲート抵抗の抵抗値が切り替わらない場合（点線で示す場合）に比べて高くなる。その結果、ゲート電圧Ｖｇｓがピーク値に達するタイミングが、ゲート抵抗の抵抗値が切り替わらない場合の時刻ｔ２２よりも早い時刻ｔ２１になる。つまり、時刻ｔ２以降は、半導体素子Ｑ１のターンオン動作が加速される。

尚、図２に示す通り、半導体素子Ｑ１のドレイン電圧Ｖｄｓの時間変化率も、半導体素子Ｑ１のゲート電圧Ｖｇｓと同様に、ゲート抵抗の抵抗値が切り替わらない場合（点線で示す場合）に比べて高くなる。その結果、ドレイン電圧Ｖｄｓがゼロに達するタイミングが、ゲート抵抗の抵抗値が切り替わらない場合の時刻ｔ２２よりも早い時刻ｔ２１になる。つまり、時刻ｔ２以降は、半導体素子Ｑ１のターンオン動作が加速される。

以上の通り、本実施形態では、半導体素子Ｑ１のターンオン動作中における急峻なドレイン電流Ｉｄの変化が、遅延回路１３による遅延時間（ｔ２−ｔ１）内において生ずるように遅延回路１３の時定数を設定している。そして、半導体素子Ｑ１のターンオン指令が入力される時刻ｔ１から遅延回路１３の遅延が終了する時刻ｔ２までは、ゲート抵抗Ｒｇ１を介するゲート電流によって半導体素子Ｑ１のゲートＧを充電し、時刻ｔ２以降は、ゲート抵抗Ｒｇ１，Ｒｇ２を介するゲート電流によって半導体素子Ｑ１のゲートＧを充電するようにしている。

これにより、半導体素子Ｑ１のターンオン動作時における急峻なドレイン電流Ｉｄの変化が生ずる期間が含まれる時刻ｔ１〜ｔ２の間は、半導体素子Ｑ１のターンオン動作を遅くすることができるため、サージ電圧やノイズを抑制することができる。また、時刻ｔ２以降は、半導体素子Ｑ１のターンオン動作を速くすることができるため、半導体素子Ｑ１のスイッチング損失を低く抑えることができる。

また、本実施形態では、反転回路１２によって論理が反転されたＰＷＭ信号を遅延回路１３に入力し、遅延回路１３によって遅延された信号によってスイッチング用ＭＯＳＦＥＴＱ４を制御するようにしている。これにより、従来よりも安定して半導体素子Ｑ１を駆動することができ、半導体素子Ｑ１が設けられる各種装置（モータ駆動装置、発電装置、電動コンプレッサ、電力変換装置等）の安定動作に資することができる。

しかも、本実施形態では、半導体素子Ｑ１のドレイン電圧やゲート電圧をモニタするモニタ回路、入力電圧の時間変化率から急峻な電流変化を検出する検出回路等を設ける必要がなく、反転回路１２と、コンデンサＣ１及び抵抗Ｒ１により時定数（遅延時間）が定まる遅延回路１３とを設けるだけで良い。これにより、簡易な回路構成を実現することができる。

図４は、本発明の第１実施形態の変形例に係る半導体素子の駆動回路の構成を示す回路図である。図４（ａ）に示す通り、駆動回路１に設けられるダイオードＤ１（遅延回路１３の抵抗Ｒ１に並列に接続されているダイオード）は、半導体素子Ｑ１のターンオフ特性の悪化が引き起こされなければ省略することが可能である。また、図４（ｂ）に示す通り、ゲート抵抗Ｒｇ３を省略することも可能である。ゲート抵抗Ｒｇ３を省略することで、スイッチング用ＭＯＳＦＥＴＱ４がオン状態になった場合の半導体素子Ｑ１のゲート抵抗の抵抗値をより小さくすることができ、半導体素子Ｑ１のターンオン動作が加速度をより高めることができる。

〔第２実施形態〕
図５は、本発明の第２実施形態による半導体素子の駆動回路の構成を示す回路図である。図５に示す通り、本実施形態の駆動回路２は、図１に示す駆動回路１の反転回路１２を省略し、ゲート抵抗Ｒｇ３、スイッチング用ＭＯＳＦＥＴＱ４、遅延回路１３、及びダイオードＤ１を、それぞれゲート抵抗Ｒｇ４（第２抵抗部）、スイッチング用ＭＯＳＦＥＴＱ５（第２スイッチ素子）、遅延回路２３、及びダイオードＤ３に代えた構成である。

ゲート抵抗Ｒｇ４は、一端が半導体素子Ｑ１のゲートＧに接続されており、他端がスイッチング用ＭＯＳＦＥＴＱ５のソースに接続されている。ゲート抵抗Ｒｇ４の抵抗値は、第１実施形態と同様に、ゲート抵抗Ｒｇ１との合成抵抗（ゲート抵抗Ｒｇ１，Ｒｇ４が並列接続された状態の合成抵抗）が、ゲート抵抗Ｒｇ１の抵抗値よりも十分に小さくなるように設定される。

スイッチング用ＭＯＳＦＥＴＱ５は、ｎチャネルＭＯＳＦＥＴであり、ゲートが遅延回路２３の出力端に接続されており、ドレインが電源Ｖｃｃに接続されており、ソースがゲート抵抗Ｒｇ４の他端に接続されている。従って、スイッチング用ＭＯＳＦＥＴＱ５の導通時には、ゲート抵抗Ｒｇ４を流れる電源Ｖｃｃからのゲート電流によって、半導体素子Ｑ１のゲートＧが充電される。スイッチング用ＭＯＳＦＥＴＱ４の導通時におけるゲート電流は、ゲート抵抗Ｒｇ４の抵抗値に応じた大きさである。

遅延回路２３は、抵抗Ｒ２及びコンデンサＣ２を備えており、ＰＷＭ信号を予め規定された時間だけ遅延させる。抵抗Ｒ２は、一端がスイッチング用ＭＯＳＦＥＴＱ５のゲートに接続され、他端がトランジスタＱ２，Ｑ３のベースに接続されている。つまり、抵抗Ｒ２の他端には、ＰＷＭ信号が入力される。コンデンサＣ２は、一端がスイッチング用ＭＯＳＦＥＴＱ５のゲートに接続され、他端が接地されている。

尚、遅延回路２３の遅延時間は、コンデンサＣ２及び抵抗Ｒ２で定まる遅延回路２３の時定数に応じた時間である。ここでは、第１実施形態と同様の遅延時間（ｔ２−ｔ１）であるとする。ダイオードＤ２は、図１に示すダイオードＤ１と同様に、半導体素子Ｑ１のターンオフ動作中に、コンデンサＣ２に充電された電荷を素早く放電するためのものである。

次に、上記構成における駆動回路２の動作について説明する。図６は、本発明の第２実施形態による半導体素子の駆動回路の動作を説明するためのタイミングチャートである。また、図７は、本発明の第２実施形態におけるゲート電流の経路を示す図である。尚、本実施形態においても、第１実施形態と同様に、時刻ｔ１においてＰＷＭ信号がＨｉｇｈレベルになって半導体素子Ｑ１のターンオン指令が駆動回路１に入力されるものとする。

半導体素子Ｑ１のターンオン指令が入力されると、増幅部１１に設けられたトランジスタＱ２がオン状態になり、図７（ａ）に示す電流経路ＣＰ１を介してゲート電流が流れ、このゲート電流によって半導体素子Ｑ１のゲートＧが充電される。これにより、図６に示す通り、半導体素子Ｑ１のゲート電圧Ｖｇｓが上昇する。ゲート電圧Ｖｇｓが徐々に上昇していくと、第１実施形態と同様に、半導体素子Ｑ１にドレイン電流Ｉｄが流れ始める（図６中の時刻ｔ１１）。そして、図６に示す通り、ドレイン電流Ｉｄは、時刻ｔ１２になるまで時間の経過とともに上昇する。尚、半導体素子Ｑ１のドレイン電圧Ｖｄｓは、時刻ｔ１２までは一定の値である。

また、半導体素子Ｑ１のターンオン指令が入力されると（時刻ｔ１）、遅延回路２３のコンデンサＣ２の充電が開始され、スイッチング用ＭＯＳＦＥＴＱ５のゲート電圧が上昇する。ＰＷＭ信号がＨｉｇｈレベルになった時点から上記の遅延時間（ｔ２−ｔ１）が経過すると（時刻ｔ２になると）、図６に示す通り、スイッチング用ＭＯＳＦＥＴＱ５のゲート電圧が閾値を超えてオン状態になり、ゲート抵抗Ｒｇ４がゲート抵抗Ｒｇ１と並列接続された状態になる。これにより、半導体素子Ｑ１のゲート抵抗の抵抗値は、ゲート抵抗Ｒｇ１の抵抗値から、ゲート抵抗Ｒｇ１とゲート抵抗Ｒｇ４とが並列接続された抵抗値（ゲート抵抗Ｒｇ１の抵抗値よりも小さな抵抗値）に切り替わる。

すると、図７（ｂ）に示す通り、電流経路ＣＰ１に加えて電流経路ＣＰ３を介してゲート電流が流れ、これら電流経路ＣＰ１，ＣＰ３を介するゲート電流によって半導体素子Ｑ１のゲートＧが充電される。尚、図７（ｂ）に示す電流経路ＣＰ３は、電源Ｖｃｃからスイッチング用ＭＯＳＦＥＴＱ５及びゲート抵抗Ｒｇ４を順に介して半導体素子Ｑ１のゲートＧに至る経路である。

これにより、図６に示す通り、半導体素子Ｑ１のゲート電圧Ｖｇｓの時間変化率が、ゲート抵抗の抵抗値が切り替わらない場合（点線で示す場合）に比べて高くなり、半導体素子Ｑ１のターンオン動作が加速される。しかしながら、本実施形態では、スイッチング用ＭＯＳＦＥＴＱ５としてｎチャネルＭＯＳＦＥＴを用いているため、半導体素子Ｑ１のゲート電圧Ｖｇｓが電源Ｖｃｃの電圧になると、スイッチング用ＭＯＳＦＥＴＱ５がオフ状態になってしまう（時刻ｔ３）。これにより、半導体素子Ｑ１のゲート抵抗の抵抗値が、ゲート抵抗Ｒｇ１とゲート抵抗Ｒｇ４とが並列接続された抵抗値から、ゲート抵抗Ｒｇ１の抵抗値に切り替わり、半導体素子Ｑ１のターンオン動作の加速が停止されてしまう。

但し、半導体素子Ｑ１のターンオン動作の加速が停止されたとしても、時刻ｔ２〜ｔ３の間は間違いなく半導体素子Ｑ１のターンオン動作が加速されている。このため、ゲート電圧Ｖｇｓがピーク値に達するタイミング（ドレイン電圧Ｖｄｓがゼロに達するタイミング）は、ゲート抵抗の抵抗値が切り替わらない場合の時刻ｔ２２よりも早い時刻ｔ３１になる。

以上の通り、本実施形態においても、半導体素子Ｑ１のターンオン動作中における急峻なドレイン電流Ｉｄの変化が、遅延回路２３による遅延時間（ｔ２−ｔ１）内において生ずるように遅延回路２３の時定数を設定している。そして、半導体素子Ｑ１のターンオン指令が入力される時刻ｔ１から遅延回路２３の遅延が終了する時刻ｔ２までは、ゲート抵抗Ｒｇ１を介するゲート電流によって半導体素子Ｑ１のゲートＧを充電し、時刻ｔ２〜ｔ３の間は、ゲート抵抗Ｒｇ１，Ｒｇ２を介するゲート電流によって半導体素子Ｑ１のゲートＧを充電するようにしている。

これにより、半導体素子Ｑ１のターンオン動作時における急峻なドレイン電流Ｉｄの変化が生ずる期間が含まれる時刻ｔ１〜ｔ２の間は、半導体素子Ｑ１のターンオン動作を遅くすることができるため、サージ電圧やノイズを抑制することができる。また、時刻ｔ２〜ｔ３の間は、半導体素子Ｑ１のターンオン動作を速くすることができるため、半導体素子Ｑ１のスイッチング損失を低く抑えることができる。

また、本実施形態では、図１に示す反転回路１２を省略することができるため、第１実施形態よりも簡易な回路構成を実現することができる。尚、本実施形態と第１実施形態とは、ＰＷＭ信号の論理反転を行っているか否かの違いがあるものの、基本的にはＰＷＭ信号を遅延させた信号によってスイッチング用ＭＯＳＦＥＴＱ４，Ｑ５を制御している点は共通する。このため、本実施形態においても、安定して半導体素子Ｑ１を駆動することができ、半導体素子Ｑ１が設けられる各種装置（モータ駆動装置、発電装置、電動コンプレッサ、電力変換装置等）の安定動作に資することができる。

図８は、本発明の第２実施形態の変形例に係る半導体素子の駆動回路の構成を示す回路図である。図８（ａ）に示す通り、駆動回路２に設けられるダイオードＤ２（遅延回路２３の抵抗Ｒ２に並列に接続されているダイオード）は、第１実施形態のダイオードＤ１と同様に省略することが可能である。また、図８（ｂ）に示す通り、第１実施形態のゲート抵抗Ｒｇ３と同様に、ゲート抵抗Ｒｇ４を省略することも可能である。

以上、本発明の実施形態による半導体素子の駆動回路について説明したが、本発明は上記実施形態に制限されず、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、駆動対象である半導体素子Ｑ１が、例えばシリコンよりもバンドギャップが大きい半導体材料を基板に含むワイドバンドギャップのパワーＭＯＳＦＥＴである場合を例に挙げて説明したが、半導体素子Ｑ１は、ワイドバンドギャップのＩＧＢＴであっても良い。尚、半導体素子Ｑ１は、シリコンを基板材料とするＭＯＳＦＥＴやＩＧＢＴ等であっても良い。

また、上述した第１，第２実施形態における増幅部１１に設けられたトランジスタＱ２はｎチャネルＭＯＳＦＥＴでも良く、トランジスタＱ３はｐチャネルＭＯＳＦＥＴでも良い。また、第１実施形態におけるスイッチング用ＭＯＳＦＥＴＱ４は、ＰＮＰトランジスタであっても良く、第２実施形態におけるスイッチング用ＭＯＳＦＥＴＱ５は、ＮＰＮトランジスタであっても良い。

１，２…駆動回路、１２…反転回路、１３，２３…遅延回路、Ｃ１，Ｃ２…コンデンサ、Ｇ…ゲート、Ｑ１…半導体素子、Ｑ２…ＮＰＮトランジスタ、Ｑ４，Ｑ５…スイッチング用ＭＯＳＦＥＴ、Ｒ１，Ｒ２…抵抗、Ｒｇ１〜Ｒｇ４…ゲート抵抗、Ｖｃｃ…電源

Claims

半導体素子の制御電極に一端が接続された第１抵抗部と、半導体素子のオン状態を指令する指令信号に基づいてオン状態になり、電源と前記第１抵抗部の他端とを接続する第１スイッチ素子とを備える半導体素子の駆動回路において、
前記指令信号を予め規定された時間だけ遅延させる遅延回路と、
前記遅延回路で遅延された前記指令信号に基づいて、前記電源と前記制御電極とを接続する第２スイッチ素子と、
を備える半導体素子の駆動回路。
前記第２スイッチ素子は、前記遅延回路で遅延された前記指令信号がゲートに入力されるｐチャネルＭＯＳＦＥＴであり、
前記指令信号の論理を反転させて前記遅延回路に出力する反転回路を備える、
請求項１記載の半導体素子の駆動回路。
前記遅延回路は、前記反転回路と前記ｐチャネルＭＯＳＦＥＴのゲートとの間に直列接続された抵抗と、
前記ｐチャネルＭＯＳＦＥＴのゲートとソースとの間に接続されたコンデンサと、
を備える請求項２記載の半導体素子の駆動回路。
前記第２スイッチ素子は、前記遅延回路で遅延された前記指令信号がゲートに入力されるｎチャネルＭＯＳＦＥＴである請求項１記載の半導体素子の駆動回路。
前記遅延回路は、一端が前記ｎチャネルＭＯＳＦＥＴのゲートに接続され、他端に前記指令信号が入力される抵抗と、
一端が前記ｎチャネルＭＯＳＦＥＴのゲートに接続され、他端が接地されたコンデンサと、
を備える請求項４記載の半導体素子の駆動回路。
前記第２スイッチ素子と前記制御電極との間に直列接続された第２抵抗部を備える請求項１から請求項５の何れか一項に記載の半導体素子の駆動回路。