JP2017116943A - メモリ回路の作製方法 - Google Patents

Abstract

【課題】外部環境の変化に応じてルックアップテーブルを頻繁に再構築してメモリ回路に保持する場合であっても、帰線期間内でのメモリ回路へのルックアップテーブルの書き込みを行うことができ、電源電圧の供給が停止してもルックアップテーブルのデータの保持ができる表示装置の駆動回路を提供する。【解決手段】表示装置の駆動回路に設けられる、外部環境の変化に応じた画像信号の補正を行うためのルックアップテーブルを記憶するためのメモリ回路として、酸化物半導体を半導体層に具備するトランジスタを有するメモリ回路を用いる構成とする。【選択図】図１

Description

本発明は表示装置の駆動回路に関する。または本発明は、該駆動回路を具備する表示装置
に関する。

液晶テレビなどの表示装置は、近年の技術革新の結果、コモディティ化が進んでいる。今
後は、より付加価値の高い製品が求められており、未だ技術開発が活発である。

表示装置に求められる付加価値としては、表示装置の高画質化が挙げられる。特許文献１
では、一例として、表示装置の高画質化を実現するために、入力される画像信号の補正を
動的に制御する構成について開示している。

特開２００６−１１３３１１号公報

入力される画像信号の補正を動的に制御することで外部環境の変化に応じた画像信号の補
正を行い、より高画質化が図られた表示装置とすることができる。入力される画像信号の
補正を動的に制御するためには、画像信号を変換するためのルックアップテーブルを外部
環境の変化に応じて作成し、メモリ回路に記憶しておく必要がある。そして予めメモリ回
路に記憶されたルックアップテーブルを参照して画像信号は、外部環境の変化に応じた補
正を行うことができる。

画像信号を変換するためのルックアップテーブルを記憶するメモリ回路の記憶素子には、
電源電圧の供給が停止しても、記憶内容を保持できる不揮発性メモリを用いる構成が好適
である。不揮発性メモリを用いることで、電源電圧の供給が停止してもメモリ回路に記憶
されたルックアップテーブルの内容を保持できるため、消費電力の低減を図ることができ
る。また、長期間同じ環境下で表示を行う場合等、ルックアップテーブルの更新を行わな
い場合にも、電源電圧の供給を行わずにメモリ回路に記憶されたルックアップテーブルの
内容を保持できるため、消費電力の低減を図ることができる。

一方で、外部環境が頻繁に変化し、その度にルックアップテーブルを作成し、メモリ回路
に記憶する状況では、表示を行いながらルックアップテーブルを作成し、メモリ回路に記
憶する必要がある。この場合、ルックアップテーブルを参照しながら画像信号を補正する
期間とは異なる帰線期間等の別の期間で、ルックアップテーブルを作成し、メモリ回路に
記憶する必要がある。これは、表示を行いながらルックアップテーブルの更新を行うと、
正常な画像信号の補正が行われず、表示不良の原因となるためである。

しかしながら、ＦｌａｓｈＥＥＰＲＯＭ（フラッシュメモリ）等の不揮発性メモリでは、
書き換え期間が数ｍ秒かかるため、高精細化した表示装置での帰線期間にルックアップテ
ーブルを作成し、メモリ回路に記憶する時間が不足してしまう。またフラッシュメモリで
は、データの書き換えに高い電圧が必要となり、昇圧回路等の別の回路を付加するための
回路規模の増大が問題となる。

そこで本発明の一態様では、外部環境の変化に応じてルックアップテーブルを頻繁に再構
築してメモリ回路に保持する場合であっても、帰線期間内でのメモリ回路へのルックアッ
プテーブルの書き込みを行うことができ、電源電圧の供給が停止してもルックアップテー
ブルのデータの保持ができる、メモリ回路を備えた表示装置の駆動回路を提供することを
課題の一とする。

本発明の一態様は、表示装置の駆動回路に設けられる、外部環境の変化に応じた画像信号
の補正を行うためのルックアップテーブルを記憶するためのメモリ回路の記憶素子として
、酸化物半導体をチャネル形成領域に具備するトランジスタを有する構成とするものであ
る。メモリ回路は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し
、第１のトランジスタのゲート電極は、第２のトランジスタの一方の電極が接続されてお
り、第２のトランジスタのチャネル形成領域は、酸化物半導体を含んで構成されており、
容量素子の一方の電極は、第２のトランジスタの一方の電極上に設けられている構造であ
る。

本発明の一態様は、画像信号の補正を行うためのルックアップテーブルを記憶するメモリ
回路を有し、メモリ回路が有する記憶素子は、第１のトランジスタと、第２のトランジス
タと、容量素子と、を有し、第１のトランジスタのゲート電極は、第２のトランジスタの
一方の電極が接続されており、第２のトランジスタの半導体層は、酸化物半導体を含んで
構成されており、容量素子の一方の電極は、第２のトランジスタの一方の電極上に設けら
れている、表示装置の駆動回路である。

本発明の一態様は、画像信号の補正を行うためのルックアップテーブルを記憶するメモリ
回路を有し、メモリ回路が有する記憶素子は、第１のトランジスタと、第２のトランジス
タと、容量素子と、を有し、第１のトランジスタは、第１の半導体層と、第１の半導体層
上に設けられた第１のゲート絶縁層と、第１の半導体層の一部と重畳して、第１のゲート
絶縁層上に設けられた第１のゲート電極と、第１の半導体層に接する一方の電極と、第１
の半導体層に接する他方の電極と、を含み、第２のトランジスタは、第２の半導体層と、
第２の半導体層に接する一方の電極と、第２の半導体層に接する他方の電極と、第２の半
導体層上に設けられた第２のゲート絶縁層と、第２の半導体層の一部と重畳して、第２の
ゲート絶縁層上に設けられた第２のゲート電極と、を含み、容量素子は、第２のトランジ
スタの一方の電極と、第２のゲート絶縁層と、第２のゲート絶縁層上に設けられた容量素
子用電極と、を含み、第２の半導体層は、酸化物半導体を含んで構成されており、第１の
ゲート電極と、第２の半導体層に接する一方の電極と、は直接接続される、表示装置の駆
動回路である。

本発明の一態様は、外部環境の変化を検出するセンサ回路の信号をもとに、画像信号の補
正を行うためのルックアップテーブルが表示制御回路において作成され、該ルックアップ
テーブルを記憶するメモリ回路と、表示制御回路で作成されたルックアップテーブルをメ
モリ回路に書き込むためのメモリ制御回路と、ルックアップテーブルをもとに補正された
画像信号を表示パネルに出力するための画像信号出力回路と、を有し、メモリ回路が有す
る記憶素子は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、第
１のトランジスタのゲート電極は、第２のトランジスタの一方の電極が接続されており、
第２のトランジスタの半導体層は、酸化物半導体を含んで構成されており、容量素子の一
方の電極は、第２のトランジスタの一方の電極上に設けられている、表示装置の駆動回路
である。

本発明の一態様は、外部環境の変化を検出するセンサ回路の信号をもとに、画像信号の補
正を行うためのルックアップテーブルが表示制御回路において作成され、該ルックアップ
テーブルを記憶するメモリ回路と、表示制御回路で作成されたルックアップテーブルをメ
モリ回路に書き込むためのメモリ制御回路と、ルックアップテーブルをもとに補正された
画像信号を表示パネルに出力するための画像信号出力回路と、を有し、メモリ回路が有す
る記憶素子は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、第
１のトランジスタは、第１の半導体層と、第１の半導体層上に設けられた第１のゲート絶
縁層と、第１の半導体層の一部と重畳して、第１のゲート絶縁層上に設けられた第１のゲ
ート電極と、第１の半導体層に接する一方の電極と、第１の半導体層に接する他方の電極
と、を含み、第２のトランジスタは、第２の半導体層と、第２の半導体層に接する一方の
電極と、第２の半導体層に接する他方の電極と、第２の半導体層上に設けられた第２のゲ
ート絶縁層と、第２の半導体層の一部と重畳して、第２のゲート絶縁層上に設けられた第
２のゲート電極と、を含み、容量素子は、第２のトランジスタの一方の電極と、第２のゲ
ート絶縁層と、第２のゲート絶縁層上に設けられた容量素子用電極と、を含み、第２の半
導体層は、酸化物半導体を含んで構成されており、第１のゲート電極と、第２の半導体層
に接する一方の電極と、は直接接続される、表示装置の駆動回路である。

本発明の一態様において、センサ回路は、光センサ回路、温度センサ回路、角度センサ回
路、及び／またはタイマー回路であることが好ましい。

本発明の一態様において、第１の半導体層は、単結晶シリコンを含んで構成されることが
好ましい。

本発明の一態様により、外部環境の変化に応じてルックアップテーブルを頻繁に再構築し
てメモリ回路に保持する場合であっても、帰線期間内でのメモリ回路へのルックアップテ
ーブルの書き込みを行うことができ、電源電圧の供給が停止してもルックアップテーブル
のデータの保持ができる、メモリ回路を備えた表示装置の駆動回路を提供することができ
る。

実施の形態１を説明する図。 実施の形態１を説明する図。 実施の形態１を説明する図。 実施の形態１を説明する図。 実施の形態１を説明する図。 実施の形態１を説明する図。 実施の形態１を説明する図。 実施の形態１を説明する図。 実施の形態１を説明する図。 実施の形態１を説明する図。 実施の形態２を説明する図。 実施の形態２を説明する図。 実施の形態２を説明する図。 実施の形態２を説明する図。 実施の形態２を説明する図。 実施の形態３を説明する図。

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明の構成は
多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱する
ことなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。
従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明す
る本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。

なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、又は
領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケ
ールに限定されない。

なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成
要素の混同を避けるために付したものであり、数的に限定するものではないことを付記す
る。

なおトランジスタは、その構造から、ソースとドレインの定義が困難である。従って、以
下では、ソース電極及びドレイン電極の一方となる、半導体層に接する電極を「トランジ
スタの一方の電極」、ソース電極及びドレイン電極の他方となる、半導体層に接する電極
を「トランジスタの他方の電極」と表記する。

（実施の形態１）
図１（Ａ）は、表示装置の駆動回路を含む、表示装置のブロック図を示している。図１（
Ａ）に示す表示装置１００は、駆動回路１０１、表示パネル１０２、センサ回路１０３及
び表示制御回路１０４を有する。駆動回路１０１は、メモリ制御回路１０５、メモリ回路
１０６及び画像信号出力回路１０７を有する。画像信号出力回路１０７は、第１のラッチ
回路１０８、第２のラッチ回路１０９及びデジタルアナログ変換回路（Ｄ／Ａ変換回路）
１１０を有する。

表示パネル１０２は、画像信号の入力に応じた表示を行う。表示パネル１０２には複数の
画素が設けられており、画素毎に表示素子を有する。表示素子としては、液晶素子、ＥＬ
（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いることができる。液晶素子を表
示素子とする場合、表示パネル１０２は液晶表示パネルとなる。ＥＬ素子を表示素子とす
る場合、表示パネル１０２はＥＬ表示パネルとなる。

センサ回路１０３は、外部環境の変化を検出するための回路である。センサ回路１０３に
は、一例としては、外光の照度を検出する光センサ回路を用いることができる。なお、光
センサ回路は外光の照度を検出する以外にも、液晶表示装置であれば、バックライトの輝
度を検出するセンサを併用することも可能である。また光センサ回路以外にも、温度セン
サ回路や、角度センサ回路や、タイマー回路等のセンサを単独、または併用することも可
能である。

表示制御回路１０４は、入力される画像信号の補正を動的に制御するために用いるルック
アップテーブルを作成する回路である。ここで動的な制御とは、外部環境の変化に応じて
ルックアップテーブルを更新することをいう。また表示制御回路１０４は、外部より供給
される画像信号を、画像信号を補正するためのフォーマットに変換し、メモリ回路１０６
に出力する回路である。

表示制御回路１０４は、一例としてはガンマ値を含む入出力特性を変換する数式を用いて
演算し、外部環境の変化に応じたルックアップテーブルを作成することができる。例えば
ｍビットの画像信号を、ｎビットの画像信号に変換する場合、入力される画像信号と出力
される画像信号との関係式は、式（１）で表すことができる。

式（１）において、ＯＵＴは出力される画像信号の階調値、ＩＮは入力される画像信号の
階調値、γはガンマ値、ｍは入力される画像信号のビット数、ｎは出力される画像信号の
ビット数、α及びβ（α≧β）は出力される画像信号の階調値を調整するための変数であ
る。

具体的に式（１）を用いて、外部環境の変化に応じたルックアップテーブルの作成例を説
明する。ここでは、外部環境が表示パネルへの外光の照度である場合を考える。ここで図
２には、入力される画像信号が８ビット、出力される画像信号が８ビットの場合に、式（
１）を用いて得られる、異なる外部環境下での、入力される画像信号の階調値に対する出
力される画像信号の階調値のグラフを示している。

図２には、変換前の入出力される画像信号の対応を表す直線２００、γを２．０、αを０
、βを０として入出力される画像信号の対応を表す点線曲線２０１、γを２．０、αを５
５、βを０として入出力される画像信号の対応を表す一点鎖線曲線２０２、γを２．０、
αを５５、βを５５として入出力される画像信号の対応を表す二点鎖線曲線２０３、を示
している。

照度が小さい、すなわち暗い外部環境下では、一点鎖線曲線２０２となる画像信号の変換
を行うように、ルックアップテーブルを作成する。こうして作成されるルックアップテー
ブルにより画像信号を補正して表示される画像は、暗い環境下で明るすぎる階調数であっ
た画像信号が、明るさが抑制された階調数の画像信号に変換されており、視認性を向上さ
せることができる。

また、照度が大きい、すなわち明るい外部環境下では、二点鎖線曲線２０３となる画像信
号の変換を行うように、ルックアップテーブルを作成する。こうして作成されるルックア
ップテーブルにより画像信号を補正して表示される画像は、明るい環境下で小さい階調数
であった画像信号が、明るさが向上した階調数の画像信号に変換されており、視認性を向
上させることができる。

その結果、具体的に表示制御回路１０４は、外光の照度が増加する方向に変化した場合に
は、当該変化に応じて視認性が向上できるガンマ特性に変化するよう演算してルックアッ
プテーブルを出力し、外光の照度が減少する方向に変化した場合には、当該変化に応じて
視認性が向上できるガンマ特性に変化するよう演算してルックアップテーブルを出力する
ことができる。

メモリ制御回路１０５は、表示制御回路１０４で作成したルックアップテーブルのデータ
を、メモリ回路１０６に書き込むために必要な信号とともに、メモリ回路１０６に出力す
る回路である。具体的にメモリ制御回路１０５は、メモリ回路１０６にルックアップテー
ブルのデータを記憶または消去するためのアドレス等を作成し、出力する。

メモリ回路１０６は、メモリ制御回路１０５を介して記憶されるルックアップテーブルの
データを記憶するための回路である。またメモリ回路１０６は、記憶したルックアップテ
ーブルに応じて、表示制御回路１０４より出力される画像信号を補正するための回路であ
る。

図１（Ｂ）では、メモリ回路１０６を構成する記憶素子の回路構成について示す。当該記
憶素子は、第１のトランジスタ１１１と、酸化物半導体を用いた第２のトランジスタ１１
２と、容量素子１１３によって構成される。なお第２のトランジスタ１１２の半導体層は
、酸化物半導体を含んで構成される。図１（Ｂ）において、第２のトランジスタ１１２は
、酸化物半導体を用いたことを明示するために、ＯＳの符号を合わせて付している。

ここで第２のトランジスタ１１２の半導体層に用いる酸化物半導体について詳述する。

トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくと
もインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含
むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有す
ることが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコ
ニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを
有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。

例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−
Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚ
ｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚ
ｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ
系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系
酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸
化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化
物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、Ｉｎ−Ｚｎ系酸化物、Ｓ
ｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉ
ｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、Ｉｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物
などを用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、Ｇａ及びＺｎを主成分と
して有する酸化物という意味であり、Ｉｎ、Ｇａ及びＺｎの比率は問わない。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される材料を用い
てもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数
の金属元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０）
で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物
を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２
：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物や
その組成の近傍の酸化物を用いるとよい。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、式（２）を満たすことをいう。

（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋（ｃ―Ｃ）^２≦ｒ^２ （２）

ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧等）
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等
を適切なものとすることが好ましい。

また、酸化物半導体を半導体層中のチャネル形成領域に用いたトランジスタは、酸化物半
導体を高純度化することにより、オフ電流（ここでは、オフ状態のとき、たとえばソース
電位を基準としたときのゲート電位との電位差がしきい値電圧以下のときのドレイン電流
とする）を十分に低くすることが可能である。例えば、加熱成膜により水素や水酸基を酸
化物半導体中に含ませないようにし、または成膜後の加熱により膜中から除去し、高純度
化を図ることができる。高純度化されることにより、チャネル形成領域にＩｎ−Ｇａ−Ｚ
ｎ系酸化物を用いたトランジスタで、チャネル長が１０μｍ、半導体膜の膜厚が３０ｎｍ
、ドレイン電圧が１Ｖ〜１０Ｖ程度の範囲である場合、オフ電流を、１×１０^−１３Ａ以
下とすることが可能である。またチャネル幅あたりのオフ電流（オフ電流をトランジスタ
のチャネル幅で除した値）を１×１０^−２３Ａ／μｍ（１０ｙＡ／μｍ）から１×１０^−
２２Ａ／μｍ（１００ｙＡ／μｍ）程度とすることが可能である。

なお酸化物半導体を高純度化して極小となるオフ電流を検出するためには、比較的サイズ
の大きいトランジスタを作製し、オフ電流を測定することで、実際に流れるオフ電流を見
積もることができる。図３にはサイズの大きいトランジスタとして、チャネル幅Ｗを１ｍ
（１００００００μｍ）、チャネル長Ｌを３μｍとした際に、温度を１５０℃、１２５℃
、８５℃、２７℃と変化させた際のチャネル幅Ｗ１μｍあたりのオフ電流をアレニウスプ
ロットした図を示す。図３からもわかるように、オフ電流は極めて小さく、２７℃におい
て３×１０^−２６Ａ／μｍと見積もることができる。なお、昇温してオフ電流を測定した
のは、室温では電流が極めて小さいため、測定が困難だったためである。

また、成膜される酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）また
は非晶質などの状態をとる。

好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒ
ｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜であ
る。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが
多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ
Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結
晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレイ
ンバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起
因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及
びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５
°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°
以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。

以上が第２のトランジスタ１１２の半導体層に用いる酸化物半導体についての説明である
。

図１（Ｂ）において、第１の配線（１ｓｔ Ｌｉｎｅ）と第１のトランジスタ１１１の一
方の電極とが接続されている。また、第２の配線（２ｎｄ Ｌｉｎｅ）と第１のトランジ
スタ１１１の他方の電極とが接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）と
第２のトランジスタ１１２の一方の電極とが接続されている。また、第４の配線（４ｔｈ
Ｌｉｎｅ）と第２のトランジスタ１１２のゲート電極とが接続されている。また、第１
のトランジスタ１１１のゲート電極と第２のトランジスタ１１２の一方の電極とが直接接
続し、容量素子１１３の一方の電極を形成している。また、第５の配線（５ｔｈ Ｌｉｎ
ｅ）と、容量素子１１３の他方の電極とが接続されている。

図１（Ｂ）に示す記憶素子では、第１のトランジスタ１１１のゲート電極の電位が保持可
能という特徴を生かすことで、次のように、データの書き込み、保持、読み出しが可能で
ある。

データの書き込み及び保持について説明する。まず、第４の配線の電位を、第２のトラン
ジスタ１１２がオン状態となる電位にして、第２のトランジスタ１１２をオン状態とする
。これにより、第３の配線の電位が、第１のトランジスタ１１１のゲート電極、及び容量
素子１１３の一方の電極に与えられる。すなわち、第１のトランジスタ１１１のゲート電
極には、所定の電荷が与えられる（書き込み）。なお書き込み時、第４の配線の電位は、
読み出し時と同じ電位としておくことが好ましい。

なお、ここでは、異なる二つの電位レベルを与える電荷（以下ｄａｔａ’１’電荷、ｄａ
ｔａ’０’電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位
を、第２のトランジスタ１１２がオフ状態となる電位にする。第２のトランジスタ１１２
をオフ状態とすることにより、第１のトランジスタ１１１のゲート電極に与えられた電荷
が保持される（保持）。

第２のトランジスタ１１２のオフ電流は、高純度化された半導体層を用いることで、極め
て小さいため、第１のトランジスタ１１１のゲート電極の電荷は長時間にわたって保持さ
れる。

次にデータの読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、第１のトランジスタ１１１
のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、第
１のトランジスタ１１１をｎチャネル型とすると、第１のトランジスタ１１１のゲート電
極にｄａｔａ’１’電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、第１の
トランジスタ１１１のゲート電極にｄａｔａ’０’電荷が与えられている場合の見かけの
しきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、第１
のトランジスタ１１１を「オン状態」とするために必要な第５の配線の電位をいうものと
する。したがって、第５の配線の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とするこ
とにより、第１のトランジスタ１１１のゲート電極に与えられた電荷を判別できる。例え
ば、書き込みにおいて、ｄａｔａ’１’電荷が与えられていた場合には、第５の配線の電
位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、第１のトランジスタ１１１は「オン状態」となる。
ｄａｔａ’０’電荷が与えられていた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ
）となっても、第１のトランジスタ１１１は「オフ状態」のままである。このため、第２
の配線の電位を見ることで、保持されているデータを読み出すことができる。

図４には、第１のトランジスタ１１１のゲート電極に、ｄａｔａ’０’電荷、ｄａｔａ’
１’電荷が与えられた際の、第５の配線の電位Ｖｃを横軸、第１のトランジスタ１１１の
ドレイン電流Ｉｄを縦軸としたグラフを示している。図４に示すように、第５の配線の電
位Ｖｃを−１．５Ｖ程度とすれば、Ｉｄの大きさより第１のトランジスタ１１１のゲート
電極に保持された電荷を検出することができることがわかる。

なお、図１（Ｂ）に示す記憶素子をアレイ状に配置して用いる場合、所望の記憶素子のデ
ータのみを読み出せることが必要になる。このようにデータを読み出さない場合には、ゲ
ート電極の状態にかかわらず第１のトランジスタ１１１が「オフ状態」となるような電位
、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極
の状態にかかわらず第１のトランジスタ１１１が「オン状態」となるような電位、つまり
、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。

図１（Ｂ）に示す記憶素子は、チャネル形成領域に酸化物半導体を用いたオフ電流の極め
て小さいトランジスタを適用することで、極めて長期にわたりデータ保持をすることが可
能である。

また、図１（Ｂ）に示す記憶素子では、データの書き込みに高い電圧を必要とせず、素子
の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへ
の電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲ
ート絶縁層の劣化といった問題が全く生じない。すなわち、図１（Ｂ）に示す記憶素子で
は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が
飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、データの書き
込みが行われるため、高速な動作も容易に実現しうる。

図５には、メモリの書き換え回数を横軸とし、第１のトランジスタ１１１のゲート電極に
保持された電荷がｄａｔａ’１’電荷、ｄａｔａ’０’電荷とした場合の、第１のトラン
ジスタ１１１のしきい値電圧Ｖｔｈの変化を縦軸としたグラフを示す。図５に示すように
、書き換え可能回数によらず、ｄａｔａ’１’電荷、ｄａｔａ’０’電荷の保持により、
第１のトランジスタ１１１のしきい値電圧Ｖｔｈの変化がほとんどないことがわかる。す
なわち、図１（Ｂ）に示す記憶素子では、従来の不揮発性メモリで問題となっている書き
換え可能回数に制限はなく、信頼性が飛躍的に向上することが確認できる。

またメモリ回路１０６への、ルックアップテーブルの更新は、外部環境が頻繁に変化する
場合、その度にルックアップテーブルを生成し、メモリ回路１０６に記憶することが、表
示装置の高画質化を図る上で望ましい。従って、ルックアップテーブルを参照しながら画
像信号を補正する期間とは別の期間にルックアップテーブルを生成する必要がある。具体
的には、前述したように、帰線期間で、ルックアップテーブルを生成し、メモリ回路１０
６に記憶する必要がある。

これは、表示を行いながらルックアップテーブルの更新を行うと、正常な画像信号の補正
が行われず、表示不良の原因となるためである。ここで説明のため、図６に、表示パネル
としてフルハイビジョンディスプレイ（１９２０列×１０８０行）の場合の各垂直走査線
（ＧＯＵＴ＿１〜ＧＯＵＴ＿１０８０）の動作例を示す。各垂直走査線は、スタートパル
スＧＳＰを基準にクロックパルスＧＣＫと反転クロックパルスＧＣＫＢに同期して、ＧＯ
ＵＴ＿１からＧＯＵＴ＿１０８０を順に選択していく。この例では、ＧＯＵＴ＿１０８０
を選択し終わった後、再びＧＯＵＴ＿１が選択されるまでの垂直帰線期間５０１をクロッ
クパルスＧＣＫの周期の半分としている。

例えばフレーム周波数が６０ｆｒａｍｅ／秒である場合、垂直帰線期間５０１は、約１６
μ秒となり、この期間でメモリ回路１０６に記憶された、ルックアップテーブルのデータ
の書き換えを行わなければならない。フラッシュメモリでは、データの書き換えには必ず
消去動作を行う必要があるため、書き換え作業にかかる時間が数ｍ秒必要となってしまう
。最近では、フレーム周波数の高い表示パネルも多く存在しているため、メモリ回路１０
６に記憶されたルックアップテーブルの書き換えを行う時間は、より少なくなる。

また、外部環境が頻繁に変化することを考慮すると、ルックアップテーブルもその都度、
書き換えることができる必要がある。そのため、書き換え耐性の低いフラッシュメモリで
は、この点からもこの機能を実現するための回路には適さないことがわかる。

一方上述した図１（Ｂ）に示す記憶素子では、フラッシュメモリと違い消去動作が不要で
、書き換え速度が１μ秒以下と速いため、垂直帰線期間５０１でルックアップテーブルの
データを書き換えるのに十分な性能を持っている。また図１（Ｂ）に示す記憶素子では、
書き換えに必要な電圧が低いため、新たに昇圧回路等を設ける必要がなく、消費電力を抑
えたメモリ回路１０６を実現できる。

次いでメモリ回路１０６内の回路構成についてブロック図を用いて説明する。

図７に示すメモリ回路１０６は、メモリブロック７０１＿１乃至メモリブロック７０１＿
２^ｍと、マルチプレクサ回路７００とを有している。

なお、図７では、表示制御回路１０４より入力される補正される前の画像信号を、ｍビッ
トの画像信号とし、ルックアップテーブルによる補正により画像信号を、ｎビットの画像
信号に変換する場合について示している。

２^ｍ個のメモリブロック７０１＿１乃至メモリブロック７０１＿２^ｍは、メモリ制御回路
１０５により、それぞれｎビットのルックアップテーブルのデータが記憶される。マルチ
プレクサ回路７００は、表示制御回路１０４より入力されるｍビットの画像信号に応じて
、２^ｍ個のメモリブロック７０１＿１乃至メモリブロック７０１＿２^ｍよりいずれか一を
選択し、補正されたｎビットの画像信号が画像信号出力回路１０７に出力される。

次いで図８では、２^ｍ個のメモリブロック７０１＿１乃至メモリブロック７０１＿２^ｍに
ついて説明する。図８では２^ｍ個のメモリブロック７０１＿１乃至メモリブロック７０１
＿２^ｍのうち、メモリブロック７０１＿１について示したものである。

図８に示すブロック図では、図７と同様に、メモリブロック７０１＿１には、メモリ制御
回路１０５により、ｎビットのルックアップテーブルのデータが記憶される。そしてマル
チプレクサ回路７００によりメモリブロック７０１＿１に記憶されたｎビットのルックア
ップテーブルのデータが選択された場合、補正されたｎビットの画像信号が画像信号出力
回路１０７に出力される。

メモリブロック７０１＿１は、メモリセルアレイ駆動回路８０１及びメモリセルアレイ８
０２を有する。メモリセルアレイ駆動回路８０１は、デコーダ８０３と、ページバッファ
８０４と、読みだし回路８０５を有する。

ｎビットのルックアップテーブルのデータをメモリブロック７０１＿１に記憶する場合、
一度ページバッファ８０４に保持し、デコーダ８０３の制御により、メモリセルアレイ８
０２に記憶する。メモリセルアレイ８０２に記憶されたｎビットのルックアップテーブル
のデータを読み出す場合は、読みだし回路８０５を介してマルチプレクサ回路７００に出
力する。

図９（Ａ）には、図１（Ｂ）に示す記憶素子を行方向にｎ個備えた、図８のメモリセルア
レイ８０２の具体的な回路構成を示している。１ビットのデータを記憶する記憶素子８１
０は、第１のトランジスタ８１１、第２のトランジスタ８１２及び容量素子８１３を有す
る。

図９（Ａ）に示すメモリセルアレイ８０２では、ｎ本の入力用データ線Ｄｉｎ＿１乃至Ｄ
ｉｎ＿ｎ、ｎ本の出力用データ線Ｄｏｕｔ＿１乃至Ｄｏｕｔ＿ｎ、書き込み用ワード線Ｗ
Ｌ、読み出し用ワード線ＲＬなどの各種配線が設けられており、メモリセルアレイ駆動回
路８０１またはメモリ制御回路１０５からの信号または電源電位が、これら配線を介して
各記憶素子８１０に供給される。

そして、上記配線と、メモリセルアレイ８０２内の回路素子との接続構造について、入力
用データ線Ｄｉｎ＿１、出力用データ線Ｄｏｕｔ＿１、書き込み用ワード線ＷＬ、読み出
し用ワード線ＲＬに接続されている記憶素子８１０を例に挙げ、説明する。第２のトラン
ジスタ８１２のゲート電極は、書き込み用ワード線ＷＬに接続されている。そして、第２
のトランジスタ８１２は、一方の電極が入力用データ線Ｄｉｎ＿１に接続され、他方の電
極が第１のトランジスタ８１１のゲート電極に接続されている。また、第１のトランジス
タ８１１のゲート電極は、容量素子８１３の一方の電極に接続されている。また、容量素
子８１３の他方の電極は、読み出し用ワード線ＲＬに接続されている。そして、第１のト
ランジスタ８１１は、一方の電極が出力用データ線Ｄｏｕｔ＿１に接続され、他方がグラ
ウンドなどの固定電位が与えられている電源線８１４に接続されている。

次いで、図９（Ａ）に示すメモリセルアレイ８０２を有するメモリブロック７０１＿１の
動作について、図９（Ｂ）を用いて説明する。図９（Ｂ）は、各配線に入力される信号の
電位の時間変化を示すタイミングチャートであり、第１のトランジスタ８１１及び第２の
トランジスタ８１２がｎチャネル型であり、なおかつ２値のデータを扱う場合を例示して
いる。

まず、データの書き込み時におけるメモリブロック７０１＿１の動作について説明する。
書き込み時において、まず入力用データ線Ｄｉｎ＿１乃至Ｄｉｎ＿ｎに、データを情報と
して含む信号を入力しておく。図９（Ｂ）では、入力用データ線Ｄｉｎ＿１と入力用デー
タ線Ｄｉｎ＿ｎにはハイレベルの電位を有する信号を入力し、入力用データ線Ｄｉｎ＿２
にはローレベルの電位を有する信号が入力されている場合を例示している。入力用データ
線Ｄｉｎ＿１乃至Ｄｉｎ＿ｎに入力される信号の電位のレベルは、データの内容によって
当然異なる。

そして書き込み時において、書き込み用ワード線ＷＬにパルスを有する信号が入力される
と、当該パルスの電位、具体的にはハイレベルの電位が、第２のトランジスタ８１２のゲ
ート電極に与えられる。そして、書き込み用ワード線ＷＬにゲート電極が接続されている
第２のトランジスタ８１２は、全てオンになる。一方、読み出し用ワード線ＲＬには読み
出し時と同じ、図１（Ｂ）で説明したＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０を入力して
おく。書き込み時に読み出し用ワード線ＲＬの電位の制御を行うことで、読み出し時に容
量素子８１３を介した容量結合により、第１のトランジスタ８１１のゲート電極の電位が
上昇しないようにすることができる。なお書き込み時及び読み出し時において、共に読み
出し用ワード線ＲＬの電位をローレベルにしておく構成としてもよい。

そして、入力用データ線Ｄｉｎ＿１乃至Ｄｉｎ＿ｎに入力されている電位は、オンになっ
ている第２のトランジスタ８１２を介して、第１のトランジスタ８１１のゲート電極に与
えられる。具体的には、入力用データ線Ｄｉｎ＿１と入力用データ線Ｄｉｎ＿ｎにはハイ
レベルの電位を有する信号が入力されているので、入力用データ線Ｄｉｎ＿１に接続され
ている記憶素子８１０と、入力用データ線Ｄｉｎ＿ｎに接続されている記憶素子８１０に
おいて、第１のトランジスタ８１１のゲート電極の電位は、ハイレベルとなっている。つ
まり、当該記憶素子８１０において、第１のトランジスタ８１１は、図４におけるｄａｔ
ａ’１’に従って動作する。一方、入力用データ線Ｄｉｎ＿２にはローレベルの電位を有
する信号が入力されているので、入力用データ線Ｄｉｎ＿２に接続されている記憶素子８
１０において、第１のトランジスタ８１１のゲート電極の電位は、ローレベルとなってい
る。つまり、当該記憶素子８１０において、第１のトランジスタ８１１は、図４における
ｄａｔａ’０’に従って動作する。

書き込み用ワード線ＷＬへの、パルスを有する信号の入力が終了すると、書き込み用ワー
ド線ＷＬにゲート電極が接続されている第２のトランジスタ８１２が、全てオフになる。

次いで、データの保持時におけるメモリブロック７０１＿１の動作について説明する。保
持時において、書き込み用ワード線ＷＬには、第２のトランジスタ８１２がオフとなるレ
ベルの電位、具体的にはローレベルの電位が与えられる。第２のトランジスタ８１２は、
上述したようにオフ電流が著しく低いので、第１のトランジスタ８１１のゲート電極の電
位は、書き込み時において設定されたレベルを保持する。また、読み出し用ワード線ＲＬ
には、ローレベルの電位が与えられている。

図９（Ｂ）のタイミングチャートではデータを保持する動作を説明するために保持期間を
設けている。しかし、実際のメモリの動作においては保持期間を設けなくとも良い。

次いで、データの読み出し時におけるメモリブロック７０１＿１の動作について説明する
。読み出し時において、書き込み用ワード線ＷＬには、保持時と同様に、第２のトランジ
スタ８１２がオフとなるレベルの電位、具体的にはローレベルの電位が与えられる。また
、読み出し時において、読み出し用ワード線ＲＬには、図１（Ｂ）で説明したＶ_ｔｈ＿Ｈ
とＶ_ｔｈ＿Ｌの間の電位Ｖ_０が入力される。具体的には、まず、読み出し用ワード線ＲＬ
に、電位Ｖ_０が入力されると、容量素子８１３の容量結合により、第１のトランジスタ８
１１のゲート電極の電位は上昇し、図１（Ｂ）で説明したＶ_ｔｈ＿Ｈよりも高くＶ_{ｔｈ＿
Ｌ}よりも低い電位、あるいは、Ｖ_ｔｈ＿Ｌよりも高い電位が、第１のトランジスタ８１１
のゲート電極に与えられる。第１のトランジスタ８１１では、ゲート電極に、図１（Ｂ）
で説明したＶ_ｔｈ＿Ｈよりも高くＶ_ｔｈ＿Ｌよりも低い電位、あるいは、Ｖ_ｔｈ＿Ｌより
も高い電位が与えられると、第１のトランジスタ８１１のドレイン電流、またはソース電
極とドレイン電極間の抵抗値が定まる。

そして、第１のトランジスタ８１１のドレイン電流、またはソース電極とドレイン電極間
の抵抗値が、情報として含まれる電位、すなわち第１のトランジスタ８１１が有する、出
力用データ線Ｄｏｕｔ＿１乃至Ｄｏｕｔ＿ｎに接続されている方の電極の電位が、出力用
データ線Ｄｏｕｔ＿１乃至Ｄｏｕｔ＿ｎを介してメモリセルアレイ駆動回路８０１に供給
される。

なお、出力用データ線Ｄｏｕｔ＿１乃至Ｄｏｕｔ＿ｎに供給される電位は、記憶素子８１
０に書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数
の記憶素子８１０に同じ値のデータが記憶されているならば、当該記憶素子８１０に接続
された全ての出力用データ線Ｄｏｕｔ＿１乃至Ｄｏｕｔ＿ｎには、同じレベルの電位が供
給されているはずである。しかし、実際には、第１のトランジスタ８１１または第２のト
ランジスタ８１２の特性が、記憶素子間においてばらついている場合があるため、読み出
されるはずのデータが全て同じ値であっても、出力用データ線に供給される電位にばらつ
きが生じ、その分布に幅を有することがある。よって、出力用データ線Ｄｏｕｔ＿１乃至
Ｄｏｕｔ＿ｎに供給される電位に多少のばらつきが生じていても、上記電位から、読み出
されたデータを情報として含み、なおかつ、所望の仕様に合わせて振幅、波形が処理され
た信号を形成することができる読み出し回路８０５を設けることが好適である。

図１０に、読み出し回路８０５の一例を回路図で示す。図１０に示す読み出し回路８０５
は、メモリセルアレイ８０２から読み出された出力用データ線Ｄｏｕｔ＿１乃至Ｄｏｕｔ
＿ｎの電位の、読み出し回路８０５への入力を制御するためのスイッチング素子として機
能するトランジスタ２６０と、抵抗として機能するトランジスタ２６１とを有する。また
、図１０に示す読み出し回路８０５は、オペアンプ２６２を有している。

具体的に、トランジスタ２６１は、それぞれ、そのゲート電極とドレイン電極が接続され
ており、なおかつ、ゲート電極及びドレイン電極にハイレベルの電源電位Ｖｄｄが与えら
れている。また、トランジスタ２６１は、ソース電極が、オペアンプ２６２の非反転入力
端子（＋）に接続されている。よって、トランジスタ２６１は、電源電位Ｖｄｄが与えら
れているノードと、オペアンプ２６２の非反転入力端子（＋）との間に接続された、抵抗
として機能する。なお、図１０では、ゲート電極とドレイン電極が接続されたトランジス
タを抵抗として用いたが、本発明はこれに限定されず、抵抗として機能する素子であれば
代替が可能である。

また、スイッチング素子として機能するトランジスタ２６０は、ゲート電極がデータ線に
それぞれ接続されている。そして、データ線の信号Ｓｉｇに従って、トランジスタ２６０
が有するソース電極への出力用データ線Ｄｏｕｔ＿１乃至Ｄｏｕｔ＿ｎの電位の供給が制
御される。

データ線に接続されたトランジスタ２６０がオンになると、出力用データ線Ｄｏｕｔ＿１
乃至Ｄｏｕｔ＿ｎの電位と電源電位Ｖｄｄとを、トランジスタ２６０とトランジスタ２６
１によって抵抗分割することで得られる電位が、オペアンプ２６２の非反転入力端子（＋
）に与えられる。そして、電源電位Ｖｄｄのレベルは固定されているので、抵抗分割によ
って得られる電位のレベルには、出力用データ線Ｄｏｕｔ＿１乃至Ｄｏｕｔ＿ｎの電位の
レベル、すなわち、読み出されたデータのデジタル値が反映されている。

一方、オペアンプ２６２の反転入力端子（−）には、基準電位Ｖｒｅｆが与えられている
。そして、非反転入力端子（＋）に与えられる電位が、基準電位Ｖｒｅｆに対して高いか
低いかによって、出力端子の電位Ｖｏｕｔのレベルを異ならせることができ、それによっ
て、間接的にデータを情報として含む信号を得ることができる。

以上、本発明の一態様により、外部環境の変化に応じてルックアップテーブルを頻繁に再
構築してメモリ回路に保持する場合であっても、帰線期間内でのメモリ回路へのルックア
ップテーブルの書き込みを行うことができ、電源電圧の供給が停止してもルックアップテ
ーブルのデータの保持ができる表示装置の駆動回路を提供することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

（実施の形態２）
本実施の形態では、開示する発明の一態様に係る表示装置の駆動回路が有する記憶素子の
構成及びその作製方法について、図１１乃至図１５を参照して説明する。

＜記憶素子の断面構成及び平面図＞
図１１は、表示装置の駆動回路が有する記憶素子の構成の一例である。図１１（Ａ）には
表示装置の駆動回路が有する記憶素子の断面を、図１１（Ｂ）には表示装置の駆動回路が
有する記憶素子の平面を、それぞれ示す。図１１（Ａ）において、Ａ１−Ａ２は、トラン
ジスタのチャネル長方向に垂直な断面図であり、Ｂ１−Ｂ２は、トランジスタのチャネル
長方向に平行な断面図である。図１１に示す記憶素子は、下部に半導体層に単結晶シリコ
ンを用いた第１のトランジスタ１１１を有し、上部に半導体層に酸化物半導体を用いた第
２のトランジスタ１１２を有する。

第１のトランジスタ１１１は、単結晶シリコンを含む基板４００に設けられたチャネル形
成領域４１６と、チャネル形成領域４１６を挟むように設けられた不純物領域４２０（ソ
ース領域またはドレイン領域とも記す）と、不純物領域４２０に接する金属間化合物領域
４２４と、チャネル形成領域４１６上に設けられたゲート絶縁層４０８と、ゲート絶縁層
４０８上に設けられたゲート電極４１０と、を有する。

第１のトランジスタ１１１の金属間化合物領域４２４の一部には、電極４２６が接続され
ている。ここで、電極４２６は、第１のトランジスタ１１１の一方の電極として機能する
。また、基板４００上には第１のトランジスタ１１１を囲むように素子分離絶縁層４０６
が設けられており、第１のトランジスタ１１１に接して絶縁層４２８が設けられている。

第２のトランジスタ１１２は、絶縁層４２８などの上に設けられた酸化物半導体層４４４
と、酸化物半導体層４４４に接続されている一方の電極４４２ａ、及び他方の電極４４２
ｂと、酸化物半導体層４４４、電極４４２ａ及び電極４４２ｂ、を覆うゲート絶縁層４４
６と、ゲート絶縁層４４６上に酸化物半導体層４４４と重畳するように設けられたゲート
電極４４８ａと、を有する。

ここで、第２のトランジスタ１１２に用いられる酸化物半導体層４４４は、実施の形態１
でも説明したように、水素などの不純物が十分に除去され、十分な酸素が供給されること
により、高純度化されたものであることが望ましい。例えば、酸化物半導体層４４４の水
素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃ
ｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。なお、上述の酸
化物半導体層４４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａ
ｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。

容量素子１１３は、電極４４２ａ、ゲート絶縁層４４６、及び導電層４４８ｂ、とで構成
される。すなわち、電極４４２ａは、容量素子１１３の一方の電極として機能し、導電層
４４８ｂは、容量素子１１３の他方の電極として機能することになる。

第２のトランジスタ１１２及び容量素子１１３の上には絶縁層４５０及び絶縁層４５２が
設けられている。そして、ゲート絶縁層４４６、絶縁層４５０、絶縁層４５２などに形成
された開口には、電極４５４が設けられ、絶縁層４５２上には、電極４５４と接続する配
線４５６が形成される。

また、図１１において、金属間化合物領域４２４と電極４４２ｂを接続する電極４２６と
、電極４４２ｂと配線４５６を接続する電極４５４とは重畳して配置されている。つまり
、第１のトランジスタ１１１のソース電極やドレイン電極として機能する電極４２６と、
第２のトランジスタ１１２の電極４４２ｂと、が接する領域は、第２のトランジスタ１１
２の電極４４２ｂと、電極４５４と、が接する領域と重なっている。このような平面レイ
アウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制すること
ができる。つまり、記憶素子の集積度を高めることができる。

また、図１１において、第１のトランジスタ１１１と、第２のトランジスタ１１２とは、
少なくとも一部が重畳するように設けられている。また、第２のトランジスタ１１２や容
量素子１１３が、第１のトランジスタ１１１と重畳するように設けられている。例えば、
容量素子１１３の導電層４４８ｂは、第１のトランジスタ１１１のゲート電極４１０と少
なくとも一部が重畳して設けられている。このような、平面レイアウトを採用することに
より、高集積化を図ることができる。

＜表示装置の駆動回路が有する記憶素子の作製方法＞
次に、上記表示装置の駆動回路が有する記憶素子の作製方法の一例について説明する。
以下では、はじめに下部の第１のトランジスタ１１１の作製方法について図１２及び図１
３を参照して説明し、その後、上部の第２のトランジスタ１１２及び容量素子１１３の作
製方法について図１４及び図１５を参照して説明する。

＜下部のトランジスタの作製方法＞
下部の第１のトランジスタ１１１の作製方法について、図１２及び図１３を参照して説明
する。

まず、半導体材料を含む基板４００を用意する。半導体材料を含む基板としては、シリコ
ンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムな
どの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料
を含む基板４００として、単結晶シリコン基板を用いる場合の一例について示すものとす
る。

半導体材料を含む基板４００として、シリコンなどの単結晶半導体基板を用いる場合には
、記憶素子の読み出し動作を高速化することができるため好適である。

基板４００上には、素子分離絶縁層を形成するためのマスクとなる保護層４０２を形成す
る（図１２（Ａ）参照）。保護層４０２としては、例えば、酸化シリコンや窒化シリコン
、酸窒化シリコンなどを材料とする絶縁層を用いることができる。

次に、上記の保護層４０２をマスクとしてエッチングを行い、保護層４０２に覆われてい
ない領域（露出している領域）の、基板４００の一部を除去する。これにより他の半導体
領域と分離された半導体領域４０４が形成される（図１２（Ｂ）参照）。

次に、半導体領域４０４を覆うように絶縁層を形成し、半導体領域４０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層４０６を形成する（図１２（Ｃ）参
照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチ
ング処理などがあるが、そのいずれを用いても良い。なお、半導体領域４０４の形成後、
または、素子分離絶縁層４０６の形成後には、上記保護層４０２を除去する。

次に、半導体領域４０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形
成する。

絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域４０４表面の熱処理（
熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘ
ｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガ
スを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層
を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化
ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケー
ト（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（Ｈ
ｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡ
ｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。
また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５
０ｎｍ以下とすることができる。

導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。

その後、絶縁層及び導電材料を含む層を選択的にエッチングして、ゲート絶縁層４０８、
ゲート電極４１０を形成する（図１２（Ｃ）参照）。

次に、半導体領域４０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域
４１６及び不純物領域４２０を形成する（図１２（Ｄ）参照）。なお、ここではｎ型トラ
ンジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場
合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。

なお、ゲート電極４１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる
濃度で添加された不純物領域を形成しても良い。

次に、ゲート電極４１０、不純物領域４２０等を覆うように金属層４２２を形成する（図
１３（Ａ）参照）。当該金属層４２２は、真空蒸着法やスパッタリング法、スピンコート
法などの各種成膜方法を用いて形成することができる。金属層４２２は、半導体領域４０
４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用
いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル
、タングステン、ニッケル、コバルト、白金等がある。

次に、熱処理を施して、上記金属層４２２と半導体材料とを反応させる。これにより、不
純物領域４２０に接する金属間化合物領域４２４が形成される（図１３（Ａ）参照）。な
お、ゲート電極４１０として多結晶シリコンなどを用いる場合には、ゲート電極４１０の
金属層４２２と接触する部分にも、金属間化合物領域が形成されることになる。

上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属間化合物の形成に係る化学反
応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが
望ましい。なお、上記の金属間化合物領域は、金属材料と半導体材料との反応により形成
されるものであり、十分に導電性が高められた領域である。当該金属間化合物領域を形成
することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属
間化合物領域４２４を形成した後には、金属層４２２は除去する。

次に、金属間化合物領域４２４の一部と接する領域に、電極４２６を形成する（図１３（
Ｂ）参照）。電極４２６は、例えば、導電材料を含む層を形成した後に、当該層を選択的
にエッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、
タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリ
コンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限
定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を
用いることができる。

次に、上述の工程により形成された各構成を覆うように、絶縁層４２８を形成する（図
１３（Ｃ）参照）。絶縁層４２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸
化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。

以上により、半導体材料を含む基板４００を用いた第１のトランジスタ１１１が形成され
る（図１３（Ｃ）参照）。このような第１のトランジスタ１１１は、高速動作が可能であ
るという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして
用いることで、情報の読み出しを高速に行うことができる。

その後、第２のトランジスタ１１２及び容量素子１１３の形成前の処理として、絶縁層４
２８にＣＭＰ処理を施して、ゲート電極４１０及び電極４２６の上面を露出させる（図１
３（Ｄ）参照）。ゲート電極４１０及び電極４２６の上面を露出させる処理としては、Ｃ
ＭＰ処理の他にエッチング処理などを適用することも可能であるが、第２のトランジスタ
１１２の特性を向上させるために、絶縁層４２８の表面は可能な限り平坦にしておくこと
が望ましい。

＜上部のトランジスタの作製方法＞
次に、上部の第２のトランジスタ１１２及び容量素子１１３の作製方法について、図１
４及び図１５を参照して説明する。

まず、ゲート電極４１０、電極４２６、絶縁層４２８などの上に酸化物半導体層を形成
し、当該酸化物半導体層を加工して、酸化物半導体層４４４を形成する（図１４（Ａ）参
照）。

用いる酸化物半導体としては、上記実施の形態１で述べた材料を用いることができる。

本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ系の酸化物半導体成膜用ター
ゲットを用いたスパッタリング法により形成する。酸化物半導体層をスパッタリング法で
作製するためのターゲットとしては、例えば、組成として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：Ｚ
ｎＯ＝１：１：１［ｍｏｌ数比］の金属酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ
層を成膜する。

成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希
ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸
基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分
に除去された高純度ガスを用いた雰囲気とすることが望ましい。

例えば、酸化物半導体層は、次のように形成することができる。

まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、１００℃を超えて
６００℃以下、好ましくは３００℃を超えて５００℃以下となるように加熱する。

基板を加熱しながら成膜することにより、成膜した酸化物半導体層に含まれる水素、水分
、水素化物、または水酸化物などの不純物濃度を低減することができる。また、スパッタ
リングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分
が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を成膜する
。

成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ
、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手
段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライ
オポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含
む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で
成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。

成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源電力０．５ｋＷ、スパッタガスとして酸素（酸素流量比率１００％）
を用いる条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物
質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。

その後、酸化物半導体層４４４に対して、熱処理（第１の熱処理）を行ってもよい。この
第１の加熱処理によって酸化物半導体層中の過剰な水素（水や水酸基を含む）を除去（脱
水化または脱水素化）し、酸化物半導体層中の不純物濃度を低減することができる。

第１の加熱処理は、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰
囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の
露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好まし
くは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、２５０℃以上７５０
℃以下、または４００℃以上基板の歪み点未満の温度で行う。

熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層４４４は大気に触
れさせず、水や水素の混入が生じないようにする。

熱処理を行うことによって水素濃度が十分に低減されて高純度化された酸化物半導体を有
するトランジスタは、しきい値電圧やオン電流などの電気的特性に温度依存性がほとんど
見られない。また、光劣化によるトランジスタ特性の変動も少ないため、極めて優れた特
性のトランジスタを実現することができる。

次に、酸化物半導体層４４４などの上に、ソース電極及びドレイン電極（これと同じ層で
形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、電極
４４２ａ、電極４４２ｂを形成する（図１４（Ｂ）参照）。

導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料と
しては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから
選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マ
グネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこ
れらを複数組み合わせた材料を用いてもよい。

次に、電極４４２ａ、電極４４２ｂを覆い、かつ、酸化物半導体層４４４の一部と接する
ように、ゲート絶縁層４４６を形成する（図１４（Ｃ）参照）。

ゲート絶縁層４４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。
また、ゲート絶縁層４４６は、酸化シリコン、窒化シリコン、酸窒化シリコンなどの材料
を用いて形成する。また、ゲート絶縁層４４６は、１３族元素及び酸素を含む材料を用い
て形成することもできる。１３族元素及び酸素を含む材料としては、例えば、酸化ガリウ
ム、酸化アルミニウム、酸化アルミニウムガリウムなどを用いることができる。さらに、
酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘ
Ｏ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（
ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞
０、ｙ＞０））、などを含むように形成してもよい。ゲート絶縁層４４６は、単層構造と
しても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に
限定されないが、記憶素子を微細化する場合には、トランジスタの動作を確保するために
薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ
以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。

ゲート絶縁層４４６は、水素、水などの不純物を混入させない方法を用いて成膜すること
が好ましい。ゲート絶縁層４４６に水素、水などの不純物が含まれると、酸化物半導体層
に水素、水などの不純物の浸入や、水素、水などの不純物による酸化物半導体層中の酸素
の引き抜き、などによって酸化物半導体層のバックチャネルが低抵抗化（ｎ型化）してし
まい、寄生チャネルが形成されるおそれがあるためである。よって、ゲート絶縁層４４６
はできるだけ水素、水などの不純物が含まれないように作製することが好ましい。例えば
、スパッタリング法によって成膜するのが好ましい。成膜する際に用いるスパッタガスと
しては、水素、水などの不純物が除去された高純度ガスを用いることが好ましい。

また、ゲート絶縁層４４６は、酸素を化学量論的組成よりも多く含むことが好ましい。例
えば、ゲート絶縁層４４６として酸化ガリウムを用いた場合、化学量論的組成はＧａ_２Ｏ
_３＋α（０＜α＜１）と表すことができる。また、酸化アルミニウムを用いた場合は、Ａ
ｌ_２Ｏ_３＋α（０＜α＜１）と表すことができる。さらに、酸化ガリウムアルミニウムを
用いた場合は、Ｇａ_ｘＡｌ_２−ｘＯ_３＋α（０＜ｘ＜２、０＜α＜１）と表すことができ
る。

なお、酸化物半導体層の成膜後、酸化物半導体層４４４の形成後、またはゲート絶縁層
４４６の形成後のいずれかにおいて、酸素ドープ処理を行ってもよい。酸素ドープとは、
酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）をバルク
に添加することを言う。なお、当該「バルク」という用語は、酸素を、薄膜表面のみでな
く薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、
プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。酸素ドープ
処理を行うことにより、酸化物半導体層やゲート絶縁層に含まれる酸素を、化学量論的組
成より多くすることができる。

酸素ドープ処理は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ
：誘導結合型プラズマ）方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）に
より励起された酸素プラズマを用いて行うことが好ましい。

ゲート絶縁層４４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の
熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２
５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行
えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽
減することができる。また、ゲート絶縁層４４６が酸素を含む場合、酸化物半導体層４４
４に酸素を供給し、該酸化物半導体層４４４の酸素欠損を補填して、ｉ型（真性）半導体
またはｉ型に限りなく近い酸化物半導体層を形成することもできる。

なお、本実施の形態では、ゲート絶縁層４４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の
熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第
１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさ
せても良い。

上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物
半導体層４４４を、その水素原子を含む物質が極力含まれないように高純度化することが
できる。

次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形
成し、当該導電層を加工して、ゲート電極４４８ａ及び導電層４４８ｂを形成する（図１
４（Ｄ）参照）。

ゲート電極４４８ａ及び導電層４４８ｂは、モリブデン、チタン、タンタル、タングステ
ン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とす
る合金材料を用いて形成することができる。なお、ゲート電極４４８ａ及び導電層４４８
ｂは、単層構造としても良いし、積層構造としても良い。

次に、ゲート絶縁層４４６、ゲート電極４４８ａ、及び導電層４４８ｂ上に、絶縁層４５
０及び絶縁層４５２を形成する（図１５（Ａ）参照）。絶縁層４５０及び絶縁層４５２は
、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化
シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム、酸化ガリ
ウムアルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。

次に、ゲート絶縁層４４６、絶縁層４５０及び絶縁層４５２に、電極４４２ｂにまで達す
る開口４５３を形成する。その後、開口４５３に電極４４２ｂと接する電極４５４を形成
し、絶縁層４５２上に電極４５４に接する配線４５６を形成する（図１５（Ｂ）参照）。
なお、当該開口４５３の形成は、マスクなどを用いた選択的なエッチングにより行われる
。

電極４５４は、例えば、開口４５３を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層
を形成した後、エッチング処理やＣＭＰ処理といった方法を用いて、上記導電層の一部を
除去することにより形成することができる。具体的には、例えば、開口４５３を含む領域
にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後
に、開口４５３に埋め込むようにタングステン膜を形成する方法を適用することができる
。

配線４５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法
を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。
また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデ
ン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることが
できる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウム
のいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、電極４４２
ａ、電極４４２ｂなどと同様である。

以上により、第１のトランジスタ１１１、第２のトランジスタ１１２、及び容量素子１１
３を含む記憶素子が完成する（図１５（Ｂ）参照）。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

（実施の形態３）
本実施の形態では、上述の実施の形態で説明した表示装置の駆動回路を電子機器に適用す
る場合について、図１６を用いて説明する。本実施の形態では、コンピュータ、携帯電話
機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置
なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装
置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の表示装置の
駆動回路を適用する場合について説明する。

図１６（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
の少なくとも一の内部には、先の実施の形態に示す表示装置の駆動回路が設けられている
。そのため、表示装置の高画質化を図る際に、外部環境の変化に応じてルックアップテー
ブルを頻繁に再構築してメモリ回路に保持する場合であっても高速でルックアップテーブ
ルの書き込みを行うことができ、且つ電源電圧の供給が停止してもルックアップテーブル
のデータの保持が可能な表示装置の駆動回路を具備するノート型のパーソナルコンピュー
タが実現される。

図１６（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１の内部には、先の実施の形
態に示す表示装置の駆動回路が設けられている。そのため、表示装置の高画質化を図る際
に、外部環境の変化に応じてルックアップテーブルを頻繁に再構築してメモリ回路に保持
する場合であっても高速でルックアップテーブルの書き込みを行うことができ、且つ電源
電圧の供給が停止してもルックアップテーブルのデータの保持が可能な表示装置の駆動回
路を具備する携帯情報端末が実現される。

図１６（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２
３の２つの筐体で構成されている。筐体７２１及び筐体７２３には、それぞれ表示部７２
５及び表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７で接続さ
れており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、
電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７
２３の少なくとも一の内部には、先の実施の形態に示す表示装置の駆動回路が設けられて
いる。そのため、表示装置の高画質化を図る際に、外部環境の変化に応じてルックアップ
テーブルを頻繁に再構築してメモリ回路に保持する場合であっても高速でルックアップテ
ーブルの書き込みを行うことができ、且つ電源電圧の供給が停止してもルックアップテー
ブルのデータの保持が可能な表示装置の駆動回路を具備する電子書籍が実現される。

図１６（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１６（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作
キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４
８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９
、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵さ
れている。筐体７４０と筐体７４１の少なくとも一の内部には、先の実施の形態に示す表
示装置の駆動回路が設けられている。そのため、表示装置の高画質化を図る際に、外部環
境の変化に応じてルックアップテーブルを頻繁に再構築してメモリ回路に保持する場合で
あっても高速でルックアップテーブルの書き込みを行うことができ、且つ電源電圧の供給
が停止してもルックアップテーブルのデータの保持が可能な表示装置の駆動回路を具備す
る携帯電話機が実現される。

図１６（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１の内部には、先の実施の形態に示す表示装置の駆動回路が設けられている。そのた
め、表示装置の高画質化を図る際に、外部環境の変化に応じてルックアップテーブルを頻
繁に再構築してメモリ回路に保持する場合であっても高速でルックアップテーブルの書き
込みを行うことができ、且つ電源電圧の供給が停止してもルックアップテーブルのデータ
の保持が可能な表示装置の駆動回路を具備するデジタルカメラが実現される。

図１６（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０によって行うことができる。筐体７７１及びリモコン操
作機７８０の内部には、先の実施の形態に示す表示装置の駆動回路が搭載されている。そ
のため、表示装置の高画質化を図る際に、外部環境の変化に応じてルックアップテーブル
を頻繁に再構築してメモリ回路に保持する場合であっても高速でルックアップテーブルの
書き込みを行うことができ、且つ電源電圧の供給が停止してもルックアップテーブルのデ
ータの保持が可能な表示装置の駆動回路を具備するテレビジョン装置が実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る表示装置の駆動
回路が搭載されている。このため、表示装置の高画質化を図る際に、外部環境の変化に応
じてルックアップテーブルを頻繁に再構築してメモリ回路に保持する場合であっても高速
でルックアップテーブルの書き込みを行うことができ、且つ電源電圧の供給が停止しても
ルックアップテーブルのデータの保持が可能な表示装置の駆動回路を具備する電子機器が
実現できる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

Ｄｉｎ＿ｎ 入力用データ線
Ｄｏｕｔ＿ｎ 出力用データ線
ＷＬ 書き込み用ワード線
ＲＬ 読み出し用ワード線
Ｄｏｕｔ＿１ 出力用データ線
Ｄｉｎ＿１ 入力用データ線
Ｄｉｎ＿２ 入力用データ線
１００ 表示装置
１０１ 駆動回路
１０２ 表示パネル
１０３ センサ回路
１０４ 表示制御回路
１０５ メモリ制御回路
１０６ メモリ回路
１０７ 画像信号出力回路
１０８ ラッチ回路
１０９ ラッチ回路
１１０ Ｄ／Ａ変換回路
１１１ 第１のトランジスタ
１１２ 第２のトランジスタ
１１３ 容量素子
２００ 直線
２０１ 点線曲線
２０２ 一点鎖線曲線
２０３ 二点鎖線曲線
２６０ トランジスタ
２６１ トランジスタ
２６２ オペアンプ
４００ 基板
４０２ 保護層
４０４ 半導体領域
４０６ 素子分離絶縁層
４０８ ゲート絶縁層
４１０ ゲート電極
４１６ チャネル形成領域
４２０ 不純物領域
４２２ 金属層
４２４ 金属間化合物領域
４２６ 電極
４２８ 絶縁層
４４２ａ 電極
４４２ｂ 電極
４４４ 酸化物半導体層
４４６ ゲート絶縁層
４４８ａ ゲート電極
４４８ｂ 導電層
４５０ 絶縁層
４５２ 絶縁層
４５３ 開口
４５４ 電極
４５６ 配線
５０１ 垂直帰線期間
７０１ 筐体
７０１＿１ メモリブロック
７００ マルチプレクサ回路
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８０１ メモリセルアレイ駆動回路
８０２ メモリセルアレイ
８０３ デコーダ
８０４ ページバッファ
８０５ 回路
８１０ 記憶素子
８１１ 第１のトランジスタ
８１２ 第２のトランジスタ
８１３ 容量素子
８１４ 電源線

Claims (1)

1. 画像信号の補正を行うためのルックアップテーブルを記憶するメモリ回路を有し、
   前記メモリ回路が有する記憶素子は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
   前記第１のトランジスタのゲート電極は、前記第２のトランジスタの一方の電極が接続されており、
   前記第２のトランジスタの半導体層は、酸化物半導体を含んで構成されており、
   前記容量素子の一方の電極は、前記第２のトランジスタの一方の電極上に設けられている、表示装置の駆動回路。

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