JP2017092655A - コンパレータ - Google Patents

Abstract

【課題】コンパレータの比較動作中においても入力オフセット電圧の変動を抑える技術を提供する。【解決手段】 スイッチ回路３０は、反転入力端子１ｂを反転入力側のトランジスタ１１のゲートに接続するとともに非反転入力端子１ｃを非反転入力側のトランジスタ１２のゲートに接続するストレートモードと反転入力端子１ｂを非反転入力側のトランジスタ１２のゲートに接続するとともに非反転入力端子１ｃを反転入力側のトランジスタ１１のゲートに接続するクロスモードを切り換え可能に構成されている。判定ロジック回路５０は、ストレートモードとクロスモードのときの出力増幅回路２０の出力ＣＯ１に基づいて、回路オフセット電圧の増減を指示するオフセット調整信号を生成するとともに、出力端子１ｄに出力する出力電圧ＶＯＵＴを決定する。【選択図】図２

Description

本明細書が開示する技術は、コンパレータに関する。

コンパレータの入力オフセット電圧を調整するために、コンパレータに接続されている調整用抵抗をレーザートリミングする技術が知られている。このレーザートリミングによる調整技術では、調整された調整用抵抗の抵抗値は固定されることから、調整後にコンパレータの入力オフセット電圧を再調整することができない。コンパレータの入力オフセット電圧は、時間経過によって変動することもあれば、温度等の環境変化又は高周波ノイズの混入によっても変動することがある。このため、レーザートリミングによる調整技術では、このような入力オフセット電圧の変動に対処することができない。

特許文献１は、このような入力オフセット電圧の変動にも対処可能な入力オフセット電圧の調整技術を開示する。特許文献１の調整技術は、コンパレータの非反転入力端子と反転入力端子に共通電圧を入力するモードを有する。このモードのときの出力電圧において、検出される出力レベルと理想レベルのズレを補償するように、スイッチドキャパシタで構成された調整用抵抗を調整する。特許文献１の調整技術では、コンパレータの非反転入力端子と反転入力端子に共通電圧を入力するモードを実行する毎に、コンパレータの入力オフセット電圧を再調整することができる。

特開２００４−１２０１０２号公報

しかしながら、特許文献１の調整技術では、コンパレータの比較動作中に入力オフセット電圧の調整を行うことができない。このため、特許文献１の調整技術は、コンパレータの比較動作中に変動する入力オフセット電圧に対しては対処することができない。本明細書は、コンパレータの比較動作中においても入力オフセット電圧の変動を抑えることができる技術を提供する。

本明細書が開示するコンパレータの一実施形態は、反転入力端子、非反転入力端子及び出力端子を有する。コンパレータはさらに、差動対回路、出力増幅回路、スイッチ回路、オフセット調整回路及び判定ロジック回路を備える。差動対回路は、差動対を構成する反転入力側の第１トランジスタと非反転入力側の第２トランジスタを有する。出力増幅回路は、差動対回路の出力を増幅して出力する。スイッチ回路は、反転入力端子を第１トランジスタのゲートに接続するとともに非反転入力端子を第２トランジスタのゲートに接続するストレートモードと反転入力端子を第２トランジスタのゲートに接続するとともに非反転入力端子を第１トランジスタのゲートに接続するクロスモードを切り換え可能に構成されている。オフセット調整回路は、回路オフセット電圧の増減を調整可能に構成されている。ここで、回路オフセット電圧は、入力オフセット電圧に対して正負が逆の関係を有する。本明細書では、回路動作の理解を助けるために、回路オフセット電圧を用いてコンパレータを特定する。判定ロジック回路は、出力増幅回路の出力に基づいて、オフセット調整回路による回路オフセット電圧の増減を指示するオフセット調整信号を生成するとともに、出力端子の出力電圧を決定する。判定ロジック回路は、（１）ストレートモードのときの出力増幅回路の出力とクロスモードのときの出力増幅回路の出力の双方がローであるときに、回路オフセット電圧の減少を指示するオフセット調整信号を生成し、（２）ストレートモードのときの出力増幅回路の出力とクロスモードのときの出力増幅回路の出力の双方がハイであるときに、回路オフセット電圧の増加を指示するオフセット調整信号を生成し、（３）ストレートモードのときの出力増幅回路の出力がハイであり、クロスモードのときの出力増幅回路の出力がローであるときに、出力端子の出力電圧をハイに決定し、（４）ストレートモードのときの出力増幅回路の出力がローであり、クロスモードのときの出力増幅回路の出力がハイであるときに、出力端子の出力電圧をローに決定する、ように構成されている。この実施形態のコンパレータは、コンパレータの比較動作中においても回路オフセット電圧の変動を抑えることができ、これにより、入力オフセット電圧の変動を抑えることができる。

本明細書が開示するコンパレータの他の一実施形態は、反転入力端子、非反転入力端子及び出力端子を有する。コンパレータはさらに、差動対回路、スイッチ回路、オフセット調整回路及び判定ロジック回路を備える。差動対回路は、差動対を構成する反転入力側の第１トランジスタと非反転入力側の第２トランジスタを有する。スイッチ回路は、反転入力端子を第１トランジスタのゲートに接続するとともに非反転入力端子を第２トランジスタのゲートに接続するストレートモードと反転入力端子を第２トランジスタのゲートに接続するとともに非反転入力端子を第１トランジスタのゲートに接続するクロスモードを切り換え可能に構成されている。オフセット調整回路は、回路オフセット電圧の増減を調整可能に構成されている。判定ロジック回路は、差動対回路の出力に基づいて、オフセット調整回路による回路オフセット電圧の増減を指示するオフセット調整信号を生成するとともに、出力端子の出力電圧を決定する。判定ロジック回路は、（１）ストレートモードのときの差動対回路の出力とクロスモードのときの差動対回路の出力の双方がローであるときに、回路オフセット電圧の増加を指示するオフセット調整信号を生成し、（２）ストレートモードのときの差動対回路の出力とクロスモードのときの差動対回路の出力の双方がハイであるときに、回路オフセット電圧の減少を指示するオフセット調整信号を生成し、（３）ストレートモードのときの差動対回路の出力がハイであり、クロスモードのときの差動対回路の出力がローであるときに、出力端子の出力電圧をローに決定し、（４）ストレートモードのときの差動対回路の出力がローであり、クロスモードのときの差動対回路の出力がハイであるときに、出力端子の出力電圧をハイに決定する、ように構成されている。この実施形態のコンパレータは、コンパレータの比較動作中においても回路オフセット電圧の変動を抑えることができ、これにより、入力オフセット電圧の変動を抑えることができる。

回路オフセット電圧が零のときのコンパレータの電圧特性を示す。 回路オフセット電圧が正側にずれているときのコンパレータの電圧特性を示す。 回路オフセット電圧が負側にずれているときのコンパレータの電圧特性を示す。 コンパレータの回路構成を示す。 オフセット調整回路の回路構成を示す。 回路オフセット電圧が正側にずれているときのコンパレータのタイミングチャートを示す。 回路オフセット電圧が負側にずれているときのコンパレータのタイミングチャートを示す。 回路オフセット電圧が調整された後のコンパレータのタイミングチャートを示す。 回路オフセット電圧が調整された後のコンパレータのタイミングチャートを示す。 コンパレータの回路構成の変形例を示す。

まず、コンパレータの伝達特性と回路オフセット電圧の関係を参照し、コンパレータの回路オフセット電圧を調整する必要性について説明する。図１Ａは、破線で示される回路オフセット電圧が零の場合を例示する。この場合、振幅が小さい入力であっても良好に比較が行われ、正確な出力が得られる。図１Ｂは、破線で示される回路オフセット電圧が正側に大きくずれている場合を例示する。この場合、振幅が小さい入力を比較することができず、出力が常にローになってしまう。即ち、コンパレータは、負の入力オフセット電圧を有する。図１Ｃは、破線で示される回路オフセット電圧が負側に大きくずれている場合を例示する。この場合、振幅が小さい入力を比較することができず、出力が常にハイになってしまう。即ち、コンパレータは、正の入力オフセット電圧を有する。このように、コンパレータは、回路オフセット電圧が正又は負に大きくずれていると、振幅が小さい入力（例えば数百μＶで振動するような入力）を比較することができないことがある。このため、このような振幅の小さい入力を良好に比較するためには、コンパレータの回路オフセット電圧を調整し、コンパレータの入力オフセット電圧を最小化する必要がある。以下で説明するコンパレータは、このような振幅が小さい入力を良好に比較することが可能である。

図２に示されるように、コンパレータ１は、差動対回路１０、出力増幅回路２０、スイッチ回路３０、オフセット調整回路４０及び判定ロジック回路５０を備える。

差動対回路１０は、差動対を構成する一対のＰチャネル型のＭＯＳトランジスタ１１，１２、能動負荷としてカレントミラー回路を構成する一対のＮチャネル型のＭＯＳトランジスタ１３，１４、電流源であるＰチャネル型のＭＯＳトランジスタ１５を有する。なお、Ｐ型ＭＯＳトランジスタ１１が特許請求の範囲に記載の第１トランジスタの一例であり、Ｐ型ＭＯＳトランジスタ１２が特許請求の範囲に記載の第２トランジスタの一例であり、Ｎ型ＭＯＳトランジスタ１３が特許請求の範囲に記載の第３トランジスタの一例であり、Ｎ型ＭＯＳトランジスタ１４が特許請求の範囲に記載の第４トランジスタの一例である。

反転入力側のＰ型ＭＯＳトランジスタ１１及び非反転入力側のＰ型ＭＯＳトランジスタ１２のソースは、Ｐ型ＭＯＳトランジスタ１５のドレインに共通接続されている。Ｐ型ＭＯＳトランジスタ１１のドレインは、Ｎ型ＭＯＳトランジスタ１３のドレインに接続されている。Ｐ型ＭＯＳトランジスタ１２のドレインは、Ｎ型ＭＯＳトランジスタ１４のドレインに接続されている。Ｎ型ＭＯＳトランジスタ１３，１４のゲートは、Ｎ型ＭＯＳトランジスタ１３のドレインに共通接続されている。Ｎ型ＭＯＳトランジスタ１３，１４の各々のソースは、接地端子に接続されている。電流源のＰ型ＭＯＳトランジスタ１５のソースは、電源に接続されている。Ｐ型ＭＯＳトランジスタ１５のゲートがバイアス端子１ａに接続されており、そのバイアス端子１ａにバイアス電圧ＶＢが印加される。

出力増幅回路２０は、Ｐチャネル型のＭＯＳトランジスタ２２及びＮチャネル型のＭＯＳトランジスタ２４を有する。出力増幅回路２０は、Ｐチャネル型のＭＯＳトランジスタ２２を負荷とする増幅回路を構成する。

Ｐ型ＭＯＳトランジスタ２２及びＮ型ＭＯＳトランジスタ２４のドレインは、出力増幅回路２０の出力端子２０ａに共通接続されている。Ｐ型ＭＯＳトランジスタ２２のソースは、電源に接続されている。Ｐ型ＭＯＳトランジスタ２２のゲートがバイアス端子１ａに接続されており、そのバイアス端子１ａにバイアス電圧ＶＢが印加される。Ｎ型ＭＯＳトランジスタ２４のソースは、接地端子に接続されている。Ｎ型ＭＯＳトランジスタ２４のゲートは、差動対回路１０の出力ノード１０Ｎ（Ｐ型ＭＯＳトランジスタ１２及びＮ型ＭＯＳトランジスタ１４のドレイン）に接続されている。

スイッチ回路３０は、第１スイッチＳＷ１及び第２スイッチＳＷ２を有する。第１スイッチＳＷ１は、一端が反転入力側のＰ型ＭＯＳトランジスタ１１のゲートに接続されており、他端の接続先が反転入力端子１ｂと非反転入力端子１ｃの間で切換え可能に構成されている。第２スイッチＳＷ２は、一端が非反転入力側のＰ型ＭＯＳトランジスタ１２のゲートに接続されており、他端の接続先が反転入力端子１ｂと非反転入力端子１ｃの間で切換え可能に構成されている。

スイッチ回路３０は、第１クロック信号ＣＫ１に基づいて、ストレートモードとクロスモードの間で第１スイッチＳＷ１及び第２スイッチＳＷ２の接続先を切換えるように構成されている。スイッチ回路３０は、第１クロック信号ＣＫ１がローのときにストレートモードに設定し、クロック信号ＣＫ１がハイのときにクロスモードに設定するように構成されている。ストレートモードでは、第１スイッチＳＷ１が反転入力端子１ｂを反転入力側のＰ型ＭＯＳトランジスタ１１のゲートに接続するとともに、第２スイッチＳＷ２が非反転入力端子１ｃを非反転入力側のＮ型ＭＯＳトランジスタ１２のゲートに接続する。クロスモードでは、第２スイッチＳＷ２が反転入力端子１ｂを非反転入力側のＮ型ＭＯＳトランジスタ１２のゲートに接続するとともに、第１スイッチＳＷ１が非反転入力端子１ｃを反転入力側のＰ型ＭＯＳトランジスタ１１のゲートに接続する。反転入力端子１ｂには第１入力電圧ＶＭが印加されており、非反転入力端子１ｃには第２入力電圧ＶＰが印加されている。

オフセット調整回路４０は、判定ロジック回路５０からのオフセット調整信号Ｄｏｓに基づいて、コンパレータ１の回路オフセット電圧の増減を調整可能に構成されている。オフセット調整回路４０は、第１端子４０ａ、第２端子４０ｂ及び第３端子４０ｃを有する。第１端子４０ａは、差動対回路１０のＮ型ＭＯＳトランジスタ１３のドレインに接続されている。第２端子４０ｂは、差動対回路１０のＮ型ＭＯＳトランジスタ１３及びＮ型ＭＯＳトランジスタ１４のソース、即ち、接地端子に接続されている。第３端子４０ｃは、差動対回路１０のＮ型ＭＯＳトランジスタ１４のドレインに接続されている。

図３に、オフセット調整回路４０の回路構成を示す。オフセット調整回路４０は、抵抗ＤＡ変換器として構成されており、固定抵抗素子群４０Ｒ及びスイッチ素子群４０Ｓを有する。固定抵抗素子群４０Ｒは、２^ｎ個の固定抵抗素子が直列に接続して構成されており、一端が第１端子４０ａに接続されており、他端が第３端子４０ｃに接続されている。固定抵抗素子群４０Ｒの固定抵抗素子の抵抗値は、両端の固定抵抗素子の抵抗値を除いて、いずれも同値である。スイッチ素子群４０Ｓは、（２^ｎ−１）個のスイッチ素子を有する。複数のスイッチ素子の各々は、固定抵抗素子群４０Ｒの固定抵抗素子間の配線のいずれか１つに対応して配置されており、一端がその固定抵抗素子間の配線に接続されており、他端が第２端子４０ｂに接続されている。

オフセット調整回路４０は、判定ロジック回路５０からのオフセット調整信号Ｄｏｓに基づいて、スイッチ素子群４０Ｓのうちの１つのスイッチ素子を閉じ、固定抵抗素子群４０Ｒを分割する。判定ロジック回路５０のオフセット調整信号Ｄｏｓは、ｎビットのデジタル値である。オフセット調整回路４０では、第３端子４０ｃ側のスイッチ素子から順にオフセット調整信号Ｄｏｓのデジタル値が割り振られている。例えば、図３は、オフセット調整信号Ｄｏｓのデジタル値が「１」の場合を例示する。オフセット調整回路４０では、オフセット調整信号Ｄｏｓに基づいて、能動負荷のＮ型ＭＯＳトランジスタ１３に並列に接続される固定抵抗素子の数と能動負荷のＮ型ＭＯＳトランジスタ１４に並列に接続される固定抵抗素子の数が調整される。

オフセット調整回路４０では、オフセット調整信号Ｄｏｓのデジタル値が減少すると、Ｎ型ＭＯＳトランジスタ１３に並列に接続される固定抵抗素子の数が増加（抵抗値が増加）することで、Ｎ型ＭＯＳトランジスタ１３と固定抵抗素子の並列回路の合計抵抗値が増加する一方、Ｎ型ＭＯＳトランジスタ１４に並列に接続される固定抵抗素子の数が減少（抵抗値が減少）することで、Ｎ型ＭＯＳトランジスタ１４と固定抵抗素子の並列回路の合計抵抗値が減少する。したがって、オフセット調整回路４０では、オフセット調整信号Ｄｏｓのデジタル値が減少すると、回路オフセット電圧が減少する。また、オフセット調整回路４０では、オフセット調整信号Ｄｏｓのデジタル値が増加すると、Ｎ型ＭＯＳトランジスタ１３に並列に接続される固定抵抗素子の数が減少（抵抗値が減少）することで、Ｎ型ＭＯＳトランジスタ１３と固定抵抗素子の並列回路の合計抵抗値が減少する一方、Ｎ型ＭＯＳトランジスタ１４に並列に接続される固定抵抗素子の数が増加（抵抗値が増加）することで、Ｎ型ＭＯＳトランジスタ１４と固定抵抗素子の並列回路の合計抵抗値が増加する。したがって、オフセット調整回路４０では、オフセット調整信号Ｄｏｓのデジタル値が増加すると、回路オフセット電圧が増加する。

このように、オフセット調整回路４０は、判定ロジック回路５０からのオフセット調整信号Ｄｏｓに基づいて、差動対回路１０の能動負荷の抵抗値を調整し、コンパレータ１の回路オフセット電圧の増減を調整することができる。

図２に示されるように、判定ロジック回路５０は、第１Ｄ型フリップフロップ回路５２、第２Ｄ型フリップフロップ回路５４及び判定ロジック部５６を有する。

第１Ｄ型フリップフロップ回路５２は、出力増幅回路２０の出力端子２０ａに接続されており、出力増幅回路２０の出力ＣＯ１が入力するように構成されている。第１Ｄ型フリップフロップ回路５２は、第２クロック信号ＣＫ２の立ち上がり時に出力増幅回路２０の出力ＣＯ１を保持する。第２クロック信号ＣＫ２は、第１クロック信号ＣＫ１がローのとき、即ち、スイッチ回路３０がストレートモードのときに、立ち上がるように調整されている。したがって、第１フリップフロップ回路５２は、スイッチ回路３０がストレートモードのときの出力増幅回路２０の出力ＣＯ１を保持する。

第２Ｄ型フリップフロップ回路５４は、出力増幅回路２０の出力端子２０ａに接続されており、出力増幅回路２０の出力ＣＯ１が入力するように構成されている。第２Ｄ型フリップフロップ回路５４は、第３クロック信号ＣＫ３の立ち上がり時に出力増幅回路２０の出力ＣＯ１を保持する。第３クロック信号ＣＫ３は、第１クロック信号ＣＫ１がハイのとき、即ち、スイッチ回路３０がクロスモードのときに、立ち上がるように調整されている。したがって、第２フリップフロップ回路５４は、スイッチ回路３０がクロスモードのときの出力増幅回路２０の出力ＣＯ１を保持する。

判定ロジック部５６は、第１Ｄ型フリップフロップ回路５２の出力Ｑ１及び第２Ｄ型フリップフロップ回路５４の出力Ｑ２が入力するように構成されている。判定ロジック部５６は、Ｄ型フリップフロップ回路５２，５４の出力Ｑ１，Ｑ２に基づいて、オフセット調整回路４０に提供するオフセット調整信号Ｄｏｓを生成し、そのオフセット調整信号Ｄｏｓを出力するように構成されている。判定ロジック部５６はさらに、出力端子１ｄに接続されており、Ｄ型フリップフロップ回路５２，５４の出力Ｑ１，Ｑ２に基づいて、出力端子１ｄに出力する出力電圧ＶＯＵＴを決定し、その出力電圧を出力するように構成されている。判定ロジック部５６の論理表を以下に示す。なお、下表中において、「Ｌ」は電圧値がローであることを示し、「Ｈ」は電圧値がハイであることを示す。

上表に示すように、第１Ｄ型フリップフロップ回路５２の出力Ｑ１がローであり、第２Ｄ型フリップフロップ回路５４の出力Ｑ２もローのとき、判定ロジック部５６は、オフセット調整信号Ｄｏｓのデジタル値を１つだけ減少する。図４に、このときのコンパレータ１のタイミングチャートを示す。図４に示されるように、ストレートモード及びクロスモードのいずれのときも、Ｄ型フリップフロップ回路５２，５４の出力Ｑ１，Ｑ２がローとなるのは、破線で示される回路オフセット電圧が正側に大きくずれている場合である。このように、判定ロジック部５６は、回路オフセット電圧が正側に大きくずれていると判定すると、第１クロック信号ＣＫ１が立ち下がる時に、オフセット調整信号Ｄｏｓのデジタル値を１つだけ減少する。これにより、オフセット調整回路４０は、第１クロック信号ＣＫ１に同期して、回路オフセット電圧を減少させるように動作することができる。コンパレータ１は、回路オフセット電圧が第１入力電圧ＶＭと第２入力電圧ＶＰの間に調整されるまで、回路オフセット電圧を減少させるように動作する。

上表に示すように、第１Ｄ型フリップフロップ回路５２の出力Ｑ１がハイであり、第２Ｄ型フリップフロップ回路５４の出力Ｑ２もハイのとき、判定ロジック部５６は、オフセット調整信号Ｄｏｓのデジタル値を１つだけ増加する。図５に、このときのコンパレータ１のタイミングチャートを示す。図５に示されるように、ストレートモード及びクロスモードのいずれのときも、Ｄ型フリップフロップ回路５２，５４の出力Ｑ１，Ｑ２がハイとなるのは、破線で示される回路オフセット電圧が負側に大きくずれている場合である。このように、判定ロジック部５６は、回路オフセット電圧が負側に大きくずれていると判定すると、第１クロック信号ＣＫ１が立ち下がる時に、オフセット調整信号Ｄｏｓのデジタル値を１つだけ増加する。これにより、オフセット調整回路４０は、第１クロック信号ＣＫ１に同期して回路オフセット電圧を増加させるように動作することができる。コンパレータ１は、回路オフセット電圧が第１入力電圧ＶＭと第２入力電圧ＶＰの間に調整されるまで、回路オフセット電圧を増加させるように動作する。

上表に示すように、第１Ｄ型フリップフロップ回路５２の出力Ｑ１がハイであり、第２Ｄ型フリップフロップ回路５４の出力Ｑ２がローのとき、判定ロジック部５６は、オフセット調整信号Ｄｏｓのデジタル値を維持するとともに、出力電圧ＶＯＵＴをハイにする。図６に、このときのコンパレータ１のタイミングチャートを示す。図６は、破線で示される回路オフセット電圧が第１入力電圧ＶＭと第２入力電圧ＶＰの間に調整された後の様子を示す。このように、回路オフセット電圧が第１入力電圧ＶＭと第２入力電圧ＶＰの間に調整されていると、ストレートモードとクロスモードのときの出力増幅回路２０の出力ＣＯ１が反転する。換言すると、ストレートモードとクロスモードのときの出力増幅回路２０の出力ＣＯ１が反転するときは、回路オフセット電圧が第１入力電圧ＶＭと第２入力電圧ＶＰの間に調整されており、コンパレータ１は、比較動作を実行可能な状態である。出力電圧ＶＯＵＴがハイという結果は、ストレートモードのときに非反転入力端子１ｃに入力する第２入力電圧ＶＰが第１入力電圧ＶＭよりも大きいという関係に一致する。コンパレータ１は、正確な比較動作を行うことができる。

上表に示すように、第１Ｄ型フリップフロップ回路５２の出力Ｑ１がローであり、第２Ｄ型フリップフロップ回路５４の出力Ｑ２がハイのとき、判定ロジック部５６は、オフセット調整信号Ｄｏｓのデジタル値を維持するとともに、出力電圧ＶＯＵＴをローにする。図７に、このときのコンパレータ１のタイミングチャートを示す。図７は、破線で示される回路オフセット電圧が第１入力電圧ＶＭと第２入力電圧ＶＰの間に調整された後の様子を示す。このように、回路オフセット電圧が第１入力電圧ＶＭと第２入力電圧ＶＰの間に調整されていると、ストレートモードとクロスモードのときの出力増幅回路２０の出力ＣＯ１が反転する。換言すると、ストレートモードとクロスモードのときの出力増幅回路２０の出力ＣＯ１が反転するときは、回路オフセット電圧が第１入力電圧ＶＭと第２入力電圧ＶＰの間に調整されており、コンパレータ１は、比較動作を実行可能な状態である。出力電圧ＶＯＵＴがローという結果は、ストレートモードのときに反転入力端子１ｂに入力する第１入力電圧ＶＭが第２入力電圧ＶＰよりも大きいという関係に一致する。コンパレータ１は、正確な比較動作を行うことができる。

回路オフセット電圧が第１入力電圧ＶＭと第２入力電圧ＶＰの間に調整された後に、例えば、回路オフセット電圧が正側にずれ始めると、コンパレータ１の判定ロジック回路５０は、オフセット調整信号Ｄｏｓを減少させるように動作する。このため、コンパレータ１は、比較動作中においても、回路オフセット電圧が第１入力電圧ＶＭと第２入力電圧ＶＰの間に維持されるように動作する。同様に、回路オフセット電圧が第１入力電圧ＶＭと第２入力電圧ＶＰの間に調整された後に、例えば、回路オフセット電圧が負側にずれ始めると、コンパレータ１の判定ロジック回路５０は、オフセット調整信号Ｄｏｓを増加させるように動作する。このため、コンパレータ１は、比較動作中においても、回路オフセット電圧が第１入力電圧ＶＭと第２入力電圧ＶＰの間に維持されるように動作する。このように、コンパレータ１は、比較動作中においても、回路オフセット電圧の変動を抑えることができる。この結果、コンパレータ１は、例えば数百μＶで振幅するような入力を良好に比較することができる。

上記では、判定ロジック回路５０が、増幅回路５０の出力ＣＯ１に基づいて、オフセット調整回路４０による回路オフセット電圧の増減を指示するオフセット調整信号Ｄｏｓを生成するとともに、出力端子１ｄの出力電圧ＶＯＵＴを決定する実施形態を例示した。これに代えて、図８に示すように、判定ロジック回路５０は、差動対回路１０の出力ＣＯ２に基づいて、オフセット調整回路４０による回路オフセット電圧の増減を指示するオフセット調整信号Ｄｏｓを生成するとともに、出力端子１ｄの出力電圧ＶＯＵＴを決定してもよい。この場合、差動対回路１０の出力ＣＯ２は、増幅回路５０の出力ＣＯ１に対して正負が逆となるため、判定ロジック部５６の論理表は以下のようになる。

図８に示す実施形態では、増幅回路２０が不要となるので、コンパレータ１の回路構成が簡単化される。

上記では、回路オフセット電圧を調整するために、差動対回路の能動負荷の抵抗値を調整する実施形態を例示した。しかしながら、本明細書で開示される技術は、この例に限らず、回路オフセットを調整する他の実施形態にも適用可能である。例えば、本明細書で開示される技術は、差動対回路に流れる電流を調整する実施形態又は差動対回路の２出力電圧を調整する実施形態にも適用可能である。また、上記では、Ｐ型ＭＯＳトランジスタで差動対を構成する実施形態を例示したが、当然に、本明細書で開示される技術は、Ｎ型ＭＯＳトランジスタで差動対を構成する実施形態にも適用可能である。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：コンパレータ
１ｂ：反転入力端子
１ｃ：非反転入力端子
１ｄ：出力端子
１０：差動対回路
２０：出力増幅回路
３０：スイッチ回路
４０：オフセット調整回路
５０：判定ロジック回路

Claims (3)

1. 反転入力端子、非反転入力端子及び出力端子を有するコンパレータであって、
   差動対を構成する反転入力側の第１トランジスタと非反転入力側の第２トランジスタを有する差動対回路と、
   前記差動対回路の出力を増幅して出力する出力増幅回路と、
   前記反転入力端子を前記第１トランジスタのゲートに接続するとともに前記非反転入力端子を前記第２トランジスタのゲートに接続するストレートモードと前記反転入力端子を前記第２トランジスタのゲートに接続するとともに前記非反転入力端子を前記第１トランジスタのゲートに接続するクロスモードを切り換え可能に構成されているスイッチ回路と、
   回路オフセット電圧の増減を調整可能に構成されているオフセット調整回路と、
   前記出力増幅回路の出力に基づいて、前記オフセット調整回路による前記回路オフセット電圧の増減を指示するオフセット調整信号を生成するとともに、前記出力端子の出力電圧を決定する判定ロジック回路と、を備えており、
   前記判定ロジック回路は、
   （１）前記ストレートモードのときの前記出力増幅回路の出力と前記クロスモードのときの前記出力増幅回路の出力の双方がローであるときに、前記回路オフセット電圧の減少を指示する前記オフセット調整信号を生成し、
   （２）前記ストレートモードのときの前記出力増幅回路の出力と前記クロスモードのときの前記出力増幅回路の出力の双方がハイであるときに、前記回路オフセット電圧の増加を指示する前記オフセット調整信号を生成し、
   （３）前記ストレートモードのときの前記出力増幅回路の出力がハイであり、前記クロスモードのときの前記出力増幅回路の出力がローであるときに、前記出力端子の前記出力電圧をハイに決定し、
   （４）前記ストレートモードのときの前記出力増幅回路の出力がローであり、前記クロスモードのときの前記出力増幅回路の出力がハイであるときに、前記出力端子の前記出力電圧をローに決定する、ように構成されている、コンパレータ。
2. 反転入力端子、非反転入力端子及び出力端子を有するコンパレータであって、
   差動対を構成する反転入力側の第１トランジスタと非反転入力側の第２トランジスタを有する差動対回路と、
   前記反転入力端子を前記第１トランジスタのゲートに接続するとともに前記非反転入力端子を前記第２トランジスタのゲートに接続するストレートモードと前記反転入力端子を前記第２トランジスタのゲートに接続するとともに前記非反転入力端子を前記第１トランジスタのゲートに接続するクロスモードを切り換え可能に構成されているスイッチ回路と、
   回路オフセット電圧の増減を調整可能に構成されているオフセット調整回路と、
   前記差動対回路の出力に基づいて、前記オフセット調整回路による前記回路オフセット電圧の増減を指示するオフセット調整信号を生成するとともに、前記出力端子の出力電圧を決定する判定ロジック回路と、を備えており、
   前記判定ロジック回路は、
   （１）前記ストレートモードのときの前記差動対回路の出力と前記クロスモードのときの前記差動対回路の出力の双方がローであるときに、前記回路オフセット電圧の増加を指示する前記オフセット調整信号を生成し、
   （２）前記ストレートモードのときの前記差動対回路の出力と前記クロスモードのときの前記差動対回路の出力の双方がハイであるときに、前記回路オフセット電圧の減少を指示する前記オフセット調整信号を生成し、
   （３）前記ストレートモードのときの前記差動対回路の出力がハイであり、前記クロスモードのときの前記差動対回路の出力がローであるときに、前記出力端子の前記出力電圧をローに決定し、
   （４）前記ストレートモードのときの前記差動対回路の出力がローであり、前記クロスモードのときの前記差動対回路の出力がハイであるときに、前記出力端子の前記出力電圧をハイに決定する、ように構成されている、コンパレータ。
3. 前記差動対回路は、カレントミラー回路を構成する第３トランジスタ及び第４トランジスタを有しており、
   前記オフセット調整回路は、前記第３トランジスタに対して並列に接続される抵抗素子の抵抗値と前記第４トランジスタに対して並列に接続される抵抗素子の抵抗値を調整可能に構成されている、請求項１又は２に記載のコンパレータ。

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