JP2017092234A - 薄膜トランジスタアレイ基板および薄膜トランジスタアレイ基板の製造方法 - Google Patents
薄膜トランジスタアレイ基板および薄膜トランジスタアレイ基板の製造方法 Download PDFInfo
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Description
図1は、実施形態に係る薄膜トランジスタアレイ基板30の製造方法の一部である「ソース配線4’、ソース電極4、ドレイン電極5および画素電極8を一括して形成する工程」を模式的に示した断面図である。
図1に示すように、本工程では、ソース電極4、ソース配線4’、ドレイン電極5および画素電極8のパターンが形成されているシリコーンオイル13を含有するシリコーンブランケット20を用いて、これらをオフセット印刷法によりゲート絶縁体層3上に形成する。この結果、ソース電極4、ソース配線4’、ドレイン電極5および画素電極8のシリコーンブランケット20と接していた面には、シリコーンオイル13が付着し、撥インク性となる。
図2の(a)に示すように、薄膜トランジスタアレイ基板30を平面配置的に見て、ソース配線4’はゲート配線2’に直交するように形成されている。
ソース電極4とドレイン電極5とは、個々の薄膜トランジスタのチャネル部12となる一定間隔のスリット部12を形成するように対向して形成されている。なお、スリット部12は、マトリクス状に配置された薄膜トランジスタからなる薄膜トランジスタアレイの周期に対応して形成されている。
図4の(c)に示すように、保護層7まで形成した薄膜トランジスタアレイ基板30の上に層間絶縁体層9を形成する。この時、画素電極8上の層間絶縁体層9は開口部10を有する。この場合、層間絶縁体層9の開口部10が有効な画素領域となる。あるいは、さらに上部画素電極11を層間絶縁体層9上に形成し、上部画素電極11が画素電極8と接続されることにより、上部画素電極11が有効な画素領域となる。
[薄膜トランジスタアレイ基板の作製]
実施例1に係るボトムゲート・ボトムコンタクト型の薄膜トランジスタの製造方法について説明する。まず、基板1の材料として、ポリエチレンナフタレート(PEN)、厚さ125μmを用いた。
ソース電極4、ソース配線4’、ドレイン電極5および画素電極8の表面の水の接触角が45°となるようにシリコーンオイルを含んだ層を形成した点以外は実施例1と同様とした。
ソース電極4、ソース配線、ドレイン電極5および画素電極8の表面の水の接触角が50°となるようにシリコーンオイルを含んだ層を形成した点以外は実施例1と同様とした。
ソース電極4、ソース配線、ドレイン電極5および画素電極8の表面の水の接触角が55°となるようにシリコーンオイルを含んだ層を形成した点以外は実施例1と同様とした。
ソース電極4、ソース配線、ドレイン電極5および画素電極8の表面の水の接触角が60°となるようにシリコーンオイルを含んだ層を形成した点以外は実施例1と同様とした。
ソース電極4、ソース配線、ドレイン電極5および画素電極8の表面の水の接触角が35°となるようにこれらをスクリーン印刷法により印刷し、シリコーンオイルを含んだ層を形成しなかった点以外は実施例1と同様とした。
ソース電極4、ソース配線、ドレイン電極5および画素電極8の表面の水の接触角が30°となるようにこれらをスクリーン印刷法により印刷し、シリコーンオイルを含んだ層を形成しなかった点以外は実施例1と同様とした。
ソース電極4、ソース配線、ドレイン電極5および画素電極8の表面の水の接触角が20°となるようにこれらをスクリーン印刷法により印刷し、シリコーンオイルを含んだ層を形成しなかった点以外は実施例1と同様とした。
ソース電極4、ソース配線、ドレイン電極5および画素電極8の表面の水の接触角が65°となるようにこれらをスクリーン印刷法により印刷し、シリコーンオイルを含んだ層を形成しなかった点以外は実施例1と同様とした。
ソース電極4、ソース配線、ドレイン電極5および画素電極8の表面の水の接触角が70°となるようにこれらをスクリーン印刷法により印刷し、シリコーンオイルを含んだ層を形成しなかった点以外は実施例1と同様とした。
ソース電極4、ソース配線、ドレイン電極5および画素電極8の表面の水の接触角が80°となるようにこれらをスクリーン印刷法により印刷し、シリコーンオイルを含んだ層を形成しなかった点以外は実施例1と同様とした。
(光学顕微鏡によるチャネル部の観察)
光学顕微鏡を用いて、作製した薄膜トランジスタアレイ基板30のチャネル部12を観察した。50素子観察したうち、チャネル部12内に半導体層6が形成されている素子の割合が90%以上100%以下のであるものを◎、70%以上90%未満であるものを○、0%以上70%未満であるものを×、として評価した。
光学顕微鏡を用いて薄膜トランジスタアレイ基板30のソース電極4及びドレイン電極5の表面を観察した。ソース電極4及びドレイン電極5表面を覆う半導体層6の面積が、ソース電極4及びドレイン電極5の全表面積の70%以内であれば、トランジスタ特性に影響を与えないため、ソース電極4及びドレイン電極5を覆う半導体層6の面積がソース電極4及びドレイン電極5の全表面積の70%以内である素子が、50素子中70%以上100%以下であるものを◎、0%以上70%未満であるものを×として評価した。
作製した薄膜トランジスタアレイ基板30のトランジスタ特性を測定した。50素子測定したうち、オンオフ比が105を超えた素子の割合が90%以上100%以下のであるものを◎、70%以上90%未満であるものを○、0%以上70%未満であるものを×、として評価した。
3つの評価方法のうち、いずれか1つでも×があった場合、不合格とする。
表1に実施例1〜5及び比較例1〜6の評価結果を示す。
2 ゲート電極
2’ ゲート配線
3 ゲート絶縁体層
4 ソース電極
4’ ソース配線
5 ドレイン電極
6 半導体層
7 保護層
8 画素電極
9 層間絶縁体層
10 層間絶縁体層の開口部
11 上部画素電極
12 チャネル部
13 シリコーンオイル
20 シリコーンブランケット
30 薄膜トランジスタアレイ基板
Claims (7)
- 基板と、
前記基板上に形成されたゲート電極と、
前記基板とゲート電極との上に形成されたゲート絶縁体層と、
前記ゲート絶縁体層上に形成されたソース電極、ソース電極と接続したソース配線、ドレイン電極およびドレイン電極と接続した画素電極と、
前記ソース電極、ソース配線、ドレイン電極および画素電極の表面を覆う撥液性を有するシリコーンオイルを含んだ層と、
少なくとも前記ゲート絶縁体層上の前記ソース電極とドレイン電極とが対向した領域であるチャネル部に形成された半導体層と、
前記半導体層上に形成された保護層とを有する、薄膜トランジスタアレイ基板。 - 前記ゲート絶縁体層、前記シリコーンオイルを含んだ層および保護層の上に層間絶縁体層をさらに有し、
前記層間絶縁体層は、前記画素電極に対応した部位に開口部を有する、請求項1記載の薄膜トランジスタアレイ基板。 - 前記層間絶縁体層の上に上部画素電極をさらに備え、
前記上部画素電極は、前記開口部を介して前記画素電極と接続されている、請求項2記載の薄膜トランジスタアレイ基板。 - 基板上にゲート電極を形成する工程と、
前記ゲート電極を含む前記基板上にゲート絶縁体層を形成する工程と、
前記ゲート絶縁体層上にソース配線、ソース電極、ドレイン電極および画素電極を一括して形成する工程と、
少なくとも前記ゲート絶縁体層上の前記ソース電極と前記ドレイン電極との間のチャネル部に半導体層を形成する工程と、
少なくとも前記半導体層上に保護層を形成する工程とを含む薄膜トランジスタアレイ基板の製造方法であって、
前記ソース配線、ソース電極、ドレイン電極および画素電極を形成する工程において、前記ソース配線、ソース電極、ドレイン電極および前記画素電極がシリコーンオイルを含有するシリコーンブランケットを用いるオフセット印刷法により形成される、薄膜トランジスタアレイ基板の製造方法。 - 前記半導体層を形成する工程において、前記半導体層が液状インクを用いる印刷法により形成される、請求項4記載の薄膜トランジスタアレイ基板の製造方法。
- 前記保護層を形成する工程において、前記保護層が液状インクを用いる印刷法により形成される、請求項4又は5記載の薄膜トランジスタアレイ基板の製造方法。
- 前記半導体層を形成する工程において形成された前記半導体層が、前記ソース配線、ソース電極、ドレイン電極および画素電極の表面を覆わず、前記チャネル部で前記ソース電極およびドレイン電極の側面と接して形成される、請求項4〜6のいずれかに記載の薄膜トランジスタアレイ基板の製造方法。
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