JP2017088444A - 半導体ウエハの製造方法 - Google Patents

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Abstract

【課題】ＭＳＥ法を用いてエピタキシャル層を成長させる半導体ウエハの製造方法において、結晶欠陥を殆ど含まない大きいサイズの半導体ウエハを製造する方法を提供する。【解決手段】第１工程では、ＳｉＣ基板４０の表面に凸部４２を形成するとともに、当該ＳｉＣ基板４０をエッチングする。第２工程では、ＭＳＥ法によりＳｉＣ基板４０の凸部４２をエピタキシャル成長させることで垂直（ｃ軸）方向に大きく成長した螺旋転位を含むエピタキシャル層４３ａの少なくとも一部を除去する。第３工程では、第２工程を行ったＳｉＣ基板４０に再びＭＳＥ法を行うことで、螺旋転位を含まないエピタキシャル層４３同士が水平（ａ軸）方向に成長することで互いに分子レベルで接続し、ＳｉＣ基板４０のＳｉ面又はＣ面の全面に１つの大面積の単結晶４Ｈ−ＳｉＣの半導体ウエハ４５が生成される。【選択図】図１０

Description

本発明は、ＳｉＣ基板を用いた半導体素子の製造方法に関する。
半導体材料としては、シリコン（Ｓｉ）やガリウム砒素（ＧａＡｓ）等が従来から知られるところである。半導体素子の利用分野は近年急速に拡大しており、それに伴って、高温環境等の苛酷な条件で使用される機会も増加している。従って、高温環境に耐えられる半導体素子の実現は、幅広い用途における動作の信頼性と大量の情報処理・制御性の向上にとって重要な課題の１つである。
耐熱性に優れる半導体素子を製造する材料の１つとして、炭化ケイ素（ＳｉＣ）が注目されている。ＳｉＣは、機械的強度に優れるとともに、放射線にも強い。また、ＳｉＣは、不純物の添加によって電子や正孔の価電子制御も容易にできるとともに、広い禁制帯幅（４Ｈ型の単結晶ＳｉＣで３．２ｅＶ）を有するという特徴を備えている。このような理由から、ＳｉＣは、上述した既存の半導体材料では実現できない高温、高周波、耐電圧、及び耐環境性を実現できる次世代のパワーデバイスの材料として期待されている。特許文献１から３は、ＳｉＣを用いた半導体材料を製造する方法を開示する。
特許文献１は、種結晶を成長させる成長炉内の温度を均一にすることで、ＳｉＣ多結晶の生成を抑制して良質なＳｉＣ半導体を製造する方法を開示する。特許文献２は、種結晶に複数の窪みを形成することで、欠陥の少ない良質なＳｉＣ半導体を製造する方法を開示する。
非特許文献１は、本願出願人らが開発した技術である準安定溶媒エピタキシー法（ＭＳＥ法）について開示する。ＭＳＥ法は溶液成長法の一種であり、シード基板と、シード基板より自由エネルギーの高いフィード基板と、Ｓｉ融液と、を用いる。シード基板とフィード基板を対向するように配置し、その間にＳｉ融液を介在させた状態で真空下で加熱することにより、シード基板の表面に単結晶ＳｉＣを成長させることができる。ＭＳＥ法では、温度勾配を付ける必要がなく、自由エネルギー差で決まる濃度勾配によってエピタキシャル成長が進行する。また、ＭＳＥ法では、シード基板にオフ角を形成する必要がない。特許文献３は、このＭＳＥ法を用いてＳｉＣ半導体を製造する方法を開示している。
特開２０１２−１９３０５５号公報 特開２０１２−１７６８６７号公報 特開２００８−２３０９４６号公報
Ｔａｄａａｋｉ Ｋａｎｅｋｏ ｅｔ ａｌ，"Ｍｅｔａｓｔａｂｌｅ Ｓｏｌｖｅｎｔ Ｅｐｉｔａｘｙ ｏｆ ＳｉＣ" Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ ＧｒｏｗｔＨ ３１０（２００８）１８１５−１８１８
ところで、ＳｉＣを用いた半導体材料は、４Ｈ−ＳｉＣ又は６Ｈ−ＳｉＣの単結晶ＳｉＣで構成されるインゴットから切り出したバルク基板を用いて製造される。このバルク基板は、機械研磨等を行って表面を平坦にする必要がある。しかし、機械研磨では、サブミクロンオーダーの研磨傷が発生するので、従来では、機械研磨を行った後に化学機械研磨を行うことで当該研磨傷を除去して基板を更に平坦にする。
その後、基板の表面にＭＳＥ法等によって４Ｈ−ＳｉＣ単結晶のエピタキシャル層を形成し、基板表面を分子レベルに平坦化させ、更にイオンを注入して高温で加熱してイオンを活性化させる。しかしながら、エピタキシャル層を成長させる工程等において、エピタキシャル層の表面の一部が著しく荒れてしまうことがある。その結果、半導体ウエハの歩留まりが低下してしまう。特に、半導体ウエハのサイズが大きい場合、一部に表面荒れが含む可能性が高くなる。一部でも表面荒れが存在すると、半導体ウエハとしての性能を十分に発揮させることができない。従って、大きいサイズの半導体ウエハを製造することが困難であった。
本願出願人は、このエピタキシャル層の荒れについて解析を行った結果、基板に生じている螺旋転位が原因であることを突き止めた。インゴットを形成する工程では温度差を設けることで結晶成長を行っているが、この結晶内の温度差が原因で基板に螺旋転位が発生する。螺旋転位が存在する部分に例えばＭＳＥ法が行われた場合、エピタキシャル層の表面にまで螺旋転位が伝達してしまい、これにより表面荒れが発生する。
本発明は以上の事情に鑑みてされたものであり、その主要な目的は、ＭＳＥ法を用いてエピタキシャル層を成長させる半導体ウエハの製造方法において、結晶欠陥を殆ど含まない大きいサイズの半導体ウエハを製造する方法を提供することにある。
課題を解決するための手段及び効果
本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段とその効果を説明する。
本発明の観点によれば、第１工程、第２工程、第３工程を含む半導体ウエハの製造方法が提供される。前記第１工程では、ＳｉＣ基板の表面に凸部を形成するとともに、当該ＳｉＣ基板をＳｉ蒸気圧下で加熱することで当該ＳｉＣ基板をエッチングする。前記第２工程では、前記第１工程を行った前記ＳｉＣ基板の前記凸部側に炭素供給部材を配置しつつ、その間にＳｉ融液を介在させて加熱することで準安定溶媒エピタキシー法により前記ＳｉＣ基板の前記凸部をエピタキシャル成長させ、当該エピタキシャル成長を行うことで、螺旋転位を含むエピタキシャル層が螺旋転位を含まないエピタキシャル層よりも垂直（ｃ軸）方向に大きく成長し、当該螺旋転位を含むエピタキシャル層の少なくとも一部を除去する。前記第３工程では、前記第２工程を行った前記ＳｉＣ基板に再び前記準安定溶媒エピタキシー法を行うことで、螺旋転位を含まないエピタキシャル層同士が水平（ａ軸）方向に成長することで互いに分子レベルで接続し、前記ＳｉＣ基板のＳｉ面（０００１面）又はＣ面（０００−１面）の全面に１つの大面積の単結晶４Ｈ−ＳｉＣの半導体ウエハが生成される。
これにより、エピタキシャル成長時に垂直方向に大きく成長して表面荒れの原因となる螺旋転位を予め除去できる。また、螺旋転位を含むエピタキシャル層を除去することで、凸部同士の間隔が空いてしまうが、空いた部分については、他のエピタキシャル層が水平方向に成長することでカバーすることができる。以上により、結晶欠陥を殆ど含まず、かつ大きいサイズの半導体ウエハを製造することができる。
前記の半導体ウエハの製造方法においては、前記ＳｉＣ基板はオフ角が０°又は０°近傍であり、前記炭素供給部材として多結晶の３Ｃ−ＳｉＣを用いるとともに、加熱温度を１６００℃以上２０００℃以下とし、Ｓｉの圧力が１０-5Ｔｏｒｒ以上であることが好ましい。
これにより、好適な条件でＭＳＥ法を行うことができるので、凸部を十分にエピタキシャル成長させることができる。
前記の半導体ウエハの製造方法においては、前記第２工程及び前記第３工程において、前記準安定溶媒エピタキシー法により、前記ＳｉＣ基板のＣ面（０００−１面）又はＳｉ面（０００１面）にエピタキシャル層を形成することが好ましい。
これにより、本発明の方法ではＳｉ面とＣ面の何れにもエピタキシャル層を成長させることができるので、必要に応じて適切な面にエピタキシャル層を形成させることができる。
前記の半導体ウエハの製造方法においては、以下のようにすることが好ましい。即ち、前記第１工程では、前記ＳｉＣ基板にレーザを照射して互いに交差する複数の溝を形成することで、当該ＳｉＣ基板に凸部を形成する。前記第２工程では、前記螺旋転位を含むエピタキシャル層にレーザを照射して当該エピタキシャル層を除去する。
これにより、第１工程において、簡単な処理で多数の凸部を形成することができる。また、第２工程において、簡単な処理で、螺旋転位を含むエピタキシャル層を除去することができる。特に、第１工程と第２工程で必要な作業をともにレーザ装置で行うため、作業効率を向上させることができる。
前記の半導体ウエハの製造方法においては、以下の構成の凸部を形成することが好ましい。即ち、前記凸部の上面は矩形状である。前記凸部の垂直（ｃ軸）方向の長さが２０μｍ〜４０μｍである。前記凸部の上面の水平（ａ軸）方向の一辺の長さが５０μｍ〜１００μｍである。隣り合う前記凸部が形成される間隔が４００μｍ〜１０００μｍである。
これにより、好適な条件でエピタキシャル成長を行ったり、エピタキシャル層同士を接続したりすることができる。
前記の半導体ウエハの製造方法においては、前記第２工程では、螺旋転位を含むエピタキシャル層の垂直（ｃ軸）方向の長さが、螺旋転位を含まないエピタキシャル層の垂直（ｃ軸）方向の長さの２倍以上であることが好ましい。
前記の半導体ウエハの製造方法においては、以下のようにすることが好ましい。即ち、螺旋転位を含む前記凸部から成長したエピタキシャル層の垂直（ｃ軸）方向の長さが約２５０μｍであり、水平（ａ軸）方向の長さが約４００μｍである。螺旋転位を含まない前記凸部から成長したエピタキシャル層の垂直（ｃ軸）方向の長さが約１００μｍであり、水平（ａ軸）方向の長さが約４００μｍである。
これにより、螺旋転位を含む部分と含まない部分とを容易に判定できる。
前記の半導体ウエハの製造方法においては、前記第３工程では、螺旋転位を含まないエピタキシャル層が水平（ａ軸）方向に４ｍｍ成長できる条件で前記準安定溶媒エピタキシー法を行うことが好ましい。
これにより、螺旋転位を含まないエピタキシャル層が十分に成長するために、螺旋転位を含むエピタキシャル層が除去された場合であっても、エピタキシャル層同士を略確実に接続することができる。
前記の半導体ウエハの製造方法においては、前記ＳｉＣ基板を＜１−１００＞方向及び＜１１−２０＞方向に垂直な方向で見たときに、隣接する前記凸部の中央同士を接続する仮想線が正三角形となるように前記凸部が形成されていることが好ましい。
前記の半導体ウエハの製造方法においては、前記第２工程及び前記第３工程では、エピタキシャル層の六角形状の頂点同士が接触するように前記準安定溶媒エピタキシー法が行われることが好ましい。
これにより、結晶の向きを考慮した好適な条件で、隣接するエピタキシャル層同士を接続することができる。
ＣＶＤ法でエピタキシャル層を形成する処理と、ＭＳＥ法でエピタキシャル層を形成する処理と、を比較する図。 レーザ加工を行う前のＳｉＣ基板の模式的な断面図及び斜視図。 レーザ加工を行って凸部を形成した後のＳｉＣ基板の模式的な断面図及び斜視図。 Ｓｉ蒸気圧下でエッチングを行った後のＳｉＣ基板の模式的な断面図及び斜視図。 Ｓｉ融液及び炭素供給基板の準備後（エピタキシャル成長前）のＳｉＣ基板の模式的な断面図及び斜視図。 ＭＳＥ法でのエピタキシャル層の形成後のＳｉＣ基板の断面写真。 ＭＳＥ法でのエピタキシャル層の形成後のＳｉＣ基板の模式的な断面図及び斜視図。 ＭＳＥ法でのエピタキシャル層の形成後のＳｉＣ基板を上方から見た写真（加熱温度１８００℃、加熱時間３時間）。 加熱温度に応じた水平（ａ軸）方向及び垂直（ｃ軸）方向の成長速度変化を示すグラフ。 レーザによる螺旋転位を含む部分の除去後のＳｉＣ基板の模式的な断面図及び斜視図。 エピタキシャル成長層同士が接続して大きいサイズの半導体ウエハが形成されたＳｉＣ基板の模式的な断面図及び斜視図。 レーザ加工を行って形成される凸部の別の例を示す図。 エピタキシャル層同士が接続し易い配列を示す図。 エピタキシャル層同士が接続する方向及び接続している様子を示す図。 ４種類のＳｉＣの原子配列を示す図。 温度に応じて存在するＳｉＣの種類が変化することを示すグラフ。
次に、図面を参照して本発明の実施形態を説明する。
初めに、図１を参照して、インゴット３０からＳｉＣ基板４０を切り出して、エピタキシャル層を形成する方法について簡単に説明する。従来から良く用いられている方法では、ＳｉＣ層に対して４°又は８°の角度（オフ角）を付けて、インゴット３０からＳｉＣ基板４０ｘを切り出す。その後、ＣＶＤ法によって、ＳｉＣ基板４０ｘの表面にエピタキシャル層を成長させる。ＣＶＤ法では、ＳｉＣ層の水平方向にエピタキシャル層が成長する。従って、オフ角を設けていないとエピタキシャル層を成長させることができない。
これに対し、本実施形態では、ＳｉＣ層に対して平行に、インゴット３０からＳｉＣ基板４０を切り出す。その後、凸部等を形成した後に（詳細は後述）、ＭＳＥ法（準安定溶媒エピタキシー法）によって、ＳｉＣ基板４０の表面にエピタキシャル層を成長させる。ＭＳＥ法では、ａ軸（水平）方向及びｃ軸（垂直）方向にエピタキシャル層を成長させることができるので、オフ角を設ける必要がない。なお、本実施形態の方法であっても、インゴット３０からＳｉＣ基板４０を切り出す際の誤差等により、微小なオフ角（０°近傍の角度、例えば２°以下又は４°以下）が形成される可能性はある。
また、本実施形態では、インゴット３０及びＳｉＣ基板４０は、４Ｈ−ＳｉＣであるが、他の組成のＳｉＣ（６Ｈ−ＳｉＣ等）であっても良い。また、グラファイト等の基板の表面にＳｉＣを形成することで製造されたＳｉＣ基板４０を用いても良い。ＳｉＣ基板４０は、インゴット３０から切り出された後に、機械研磨、化学機械研磨、Ｓｉエッチング等によって表面が研磨される。
次に、ＳｉＣ基板４０を用いて半導体ウエハを製造する工程について説明する。インゴット３０を形成する工程では温度差を設けることで結晶成長を行っているが、この結晶内の温度差が原因でＳｉＣ基板４０に結晶欠陥が生じることがある（図２を参照）。ここで生じる結晶欠陥としては、例えば、螺旋転位（ＴＳＤ:ｔｈｒｅａｄｉｎｇ ｓｃｒｅｗ ｄｉｓｌｏｃａｔｉｏｎ）がある。螺旋転位とは、結晶の変位方向（バーガースベクトル）と転位線が平行な結晶欠陥である。
初めに、ＳｉＣ基板４０に対してレーザを照射して、ＳｉＣ基板４０の表面に凸部４２を形成する（図３、第１工程の前半）。具体的には、レーザを照射しながら、レーザ装置又はＳｉＣ基板４０を動かすことで、ＳｉＣ基板４０の表面に溝を形成する。このような溝を平行に複数形成するとともに、それらの溝と交差（例えば直交）する溝を複数形成する。これにより、図３に示すように、溝部４１と凸部４２がＳｉＣ基板４０の表面に形成される。以下では、図３に示すように螺旋転位を含む凸部には符号４２ａを付し、螺旋転位を含まない凸部には符号４２を付す。
凸部４２は、上面及び下面が矩形状で、下面の方が大きいメサ構造（台形構造）である。凸部４２の形状及びピッチ（形成される間隔）は任意であるが、例えば凸部４２の高さ（垂直方向の長さ）は２０μｍ〜４０μｍであることが好ましく、凸部４２の幅（上面の水平方向の一辺の長さ）は５０μｍ〜１００μｍであることが好ましく、凸部４２のピッチは４００μｍ〜１０００μｍであることが好ましい。なお、凸部４２は、メサ構造に限られず、直方体又は立方体であっても良いし、その他の形状であっても良い。
なお、図３等の模式図は、あくまでＳｉＣ基板４０を模式的に記載したものであり、凸部４２の形状、配置等については、実際のものと異なる。また、本実施形態ではレーザを用いて凸部４２を形成しているが、他の方法によって凸部４２を形成しても良い。また、本実施形態では、（０００−１）面（Ｃ面）をＳｉＣ基板４０の被処理面（凸部４２を形成する面）としているが、（０００１）面（Ｓｉ面）をＳｉＣ基板４０の被処理面としても良い。
次に、凸部４２を形成したＳｉＣ基板４０に対してＳｉエッチングを行う（図４、第１工程の後半）。Ｓｉエッチングとは、ＳｉＣ基板４０をＳｉ蒸気圧下で高温（１６００℃以上２３００℃以下）で加熱することで、ＳｉＣ基板４０の表面をエッチングする処理である。ＳｉＣ基板４０にＳｉエッチングを行うことで、ＳｉＣ基板４０の表面が分子レベルで平坦化される。具体的には、ＳｉＣ基板４０のＳｉＣがＳｉ2Ｃ又はＳｉＣ2等になって昇華するとともに、Ｓｉ雰囲気下のＳｉがＳｉＣ基板４０の表面でＣと結合して自己組織化が起こり平坦化される。なお、図４に示すように、Ｓｉエッチングを行うことで、螺旋転位を含む凸部４２ａが他の凸部４２よりも過剰にエッチングされることがある。
次に、平坦化を行ったＳｉＣ基板４０に対して１回目のＭＳＥ法を行う（図５、第２工程の前半）。ＭＳＥ法とは、溶液成長法の一種であり、シード基板と、シード基板より自由エネルギーの高いフィード基板と、Ｓｉ融液と、を用いる。シード基板とフィード基板を対向するように配置し、その間にＳｉ融液を位置させ、真空下で加熱することにより、シード基板の表面に単結晶ＳｉＣを成長させることができる。本実施形態では、ＳｉＣ基板４０がシード基板に相当する。また、ＳｉＣ基板４０の凸部４２側に、Ｓｉプレート又はＣＶＤ等でＳｉ膜を形成し、その上側（凸部４２側）に、多結晶の３Ｃ−ＳｉＣからなる炭素供給部材６０を配置し、加熱を行う。炭素供給部材６０は、ＳｉＣ基板４０と水平方向のサイズは同じであるが、厚みが異なる。
加熱条件としては、加熱温度を１６００℃以上２０００℃以下とし、Ｓｉの圧力が１０-5Ｔｏｒｒ以上であることが好ましい。加熱を行うことで、Ｓｉが溶融してＳｉ融液５０となる。そして、ＳｉＣ基板４０と炭素供給部材６０の自由エネルギーの差に基づいて、Ｓｉ融液５０に濃度勾配が発生し、この濃度勾配が駆動力となって、炭素供給部材６０からＳｉ融液５０へＣが溶出する。Ｓｉ融液５０に取り込まれたＣは、Ｓｉ融液５０のＳｉと結合し、ＳｉＣ基板４０の上面に単結晶ＳｉＣ（エピタキシャル層４３）として析出する。図６には、この様子が顕微鏡写真として示されている。
なお、ＳｉＣ基板４０の凸部４２は溝部４１よりも炭素供給部材６０に近い位置に配置されている。従って、濃度勾配が大きくなるため、エピタキシャル層４３は、主として凸部４２に析出する。また、ＭＳＥ法による成長では、ａ軸（水平）方向及びｃ軸（垂直）方向にエピタキシャル層が成長する。
ここで、図７に示すように、螺旋単位を含む凸部４２ａから成長したエピタキシャル層４３ａは、螺旋転位を含まない凸部４２から成長したエピタキシャル層４３よりも、ａ軸（水平）方向の長さが長い。この様子は、図８の顕微鏡写真でも確認することができる。図８は、４Ｈ−ＳｉＣのＳｉ面を１８００℃で３時間加熱することでエピタキシャル層４３を成長させたときの顕微鏡写真である。図８では、螺旋単位を含むエピタキシャル層４３ａを、他のエピタキシャル層４３よりも濃い色で表示している。
螺旋転位を含まない場合、エピタキシャル層４３は図９のグラフのように成長する。図９は、４Ｈ−ＳｉＣ単結晶のＣ面における成長速度と加熱温度の関係を示しており、縦軸は４Ｈ−ＳｉＣ単結晶の成長速度を示しており、横軸は加熱温度を示している。図９のグラフからは、ａ軸（水平）方向の成長速度がｃ軸（垂直）方向の成長速度よりも速いことが分かる。これにより、厚み方向よりは水平方向の長さが長いエピタキシャル層４３が形成される。なお、加熱温度を高くするにつれてａ軸（水平）方向の成長速度が増加する傾向にあり、ｃ軸（垂直）方向の成長速度が減少する傾向にある。従って、加熱温度を変化させることで、成長速度の比を調整することができる。
なお、螺旋転位を含む凸部４２ａからエピタキシャル層４３ａが成長した場合、成長したエピタキシャル層４３ａにも螺旋転位が伝播する。また、成長速度についても、螺旋転位を含まないエピタキシャル層４３と異なることが本願出願人によって確かめられた。具体的には、ＭＳＥ法による加熱を３時間行うことで、エピタキシャル層４３の垂直（ｃ軸）方向の長さ（成長した長さ）が約１００μｍとなり、水平（ａ軸）方向の長さが約４００μｍとなった場合、螺旋転位を含むエピタキシャル層４３ａの垂直（ｃ軸）方向の長さが約２５０μｍとなり、水平（ａ軸）方向の長さが約４００μｍとなった。このように、エピタキシャル層４３ａの垂直（ｃ軸）方向の長さは、エピタキシャル層４３の垂直（ｃ軸）方向の長さの２倍以上である。従って、エピタキシャル層が螺旋転位を含む部分か否かを明確に判断することができる。
１回目のＭＳＥ法の後、螺旋転位を含む部分であるエピタキシャル層４３ａを除去する処理を行う（図１０、第２工程の後半）。この処理は、ＳｉＣ基板４０を加熱装置から取り出した後に、エピタキシャル層４３の高さに基づいて、垂直（ｃ軸）方向の他のエピタキシャル層４３より高いエピタキシャル層４３ａにレーザを照射することによって行われる。レーザを照射することにより、凸部４２ａ及びエピタキシャル層４３ａが除去され、穴部４４が形成される。この工程では、後で行うＭＳＥ法に影響を与えないのであれば、凸部４２ａ及びエピタキシャル層４３ａを完全に除去しなくても良い。なお、レーザ以外によって、エピタキシャル層４３ａを除去する構成であっても良い。
その後、ＳｉＣ基板４０を再び加熱装置に入れ、２回目のＭＳＥ法を行う（図１１、第３工程）。これにより、それぞれの凸部４２から成長したエピタキシャル層４３同士が分子レベルで接続されることで、半導体ウエハ４５が製造される。第３工程では、第２工程よりも長い時間、エピタキシャル層４３を成長させる。具体的には、螺旋転位を含まないエピタキシャル層が水平（ａ軸）方向に４ｍｍ成長できる条件（例えば加熱時間が２０時間）でＭＳＥ法を行う。このように加熱処理を長時間行うことにより、第２工程において除去されたエピタキシャル層４３ａが存在する場合であっても、隣接する別のエピタキシャル層４３が水平方向に成長することで、エピタキシャル層４３ａに相当する部分を補うことができる。これにより、螺旋転位等の結晶欠陥を含まず、更に水平方向のサイズが大きい（従来と比較して大面積の）１つの単結晶４Ｈ−ＳｉＣの半導体ウエハ４５をＳｉＣ基板４０の全面に生成することができる。ここで、「大面積」とは、１つの凸部４２から成長したエピタキシャル層４３と比較して面積（表面（Ｓｉ面又はＣ面）の面積）が大きいという意味である。また、本明細書においてＳｉＣ基板４０の「ＳｉＣ基板４０の全面」とは、厳密にＳｉＣ基板４０の表面全体だけを意味しておらず、少し小さい領域（例えば、ＳｉＣ基板４０のうち凸部４２が形成されている領域）等も含んだ概念である。
その後、半導体ウエハ４５に、イオン注入処理、イオン活性化処理、電極形成処理等が行われることで、半導体デバイスが製造される。
なお、上記では、互いに直交する溝部４１を形成することでＳｉＣ基板４０に凸部４２を形成したが、異なる構成の溝部４１を形成することもできる。例えば、図１２に示すように、溝が直行しないように交差する構成であっても良い。
次に、エピタキシャル層４３同士を分子レベルで接続し易くするための条件について図１３及び図１４を参照して説明する。図１３は、エピタキシャル層４３同士が接続し易い配列を示す図である。図１４は、エピタキシャル層４３同士が接続する方向及び接続している様子を示す図である。
本願出願人が行った実験によれば、図１３に示すように、ＳｉＣ基板４０を＜１−１００＞方向及び＜１１−２０＞方向に垂直な方向で見たときに、隣接するエピタキシャル層４３の中央同士を接続する仮想線が正三角形となるように凸部４２が形成されている場合、エピタキシャル層４３同士が分子レベルで接続され易くなる。
別の観点から説明すると、図１４（ａ）に示すように、エピタキシャル層４３の六角形状の辺ではなく頂点同士が接触するようにＭＳＥ法が行われることで、エピタキシャル層４３同士が分子レベルで接続され易くなる。図１４（ａ）では、＜１１−２０＞にエピタキシャル層４３を並べて配置しているが、頂点同士が接続される位置関係であれば、別の方向にエピタキシャル層４３を並べて配置しても良い。図１４（ｂ）には、エピタキシャル層４３同士が接続されている様子が示されている。
次に、図１５及び図１６を参照して、ＭＳＥ法で生じるＳｉＣの種類について説明する。図１５は、４種類のＳｉＣの原子配列を示す図である。図１６は、温度に応じて存在するＳｉＣの種類が変化することを示すグラフである。
図１５に示すように、ＳｉＣの組成としては、主として、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣ、及び６Ｈ−ＳｉＣの４種類が知られている。ＭＳＥ法等の溶液成長を行った場合、図１６に示すように、温度に応じて、生成されるＳｉＣの組成が異なる。特に、本実施形態のように１８００℃前後においては、何れの組成のＳｉＣができる可能性もある。
この点、本実施形態では、ＳｉＣ基板４０に含まれる螺旋転位を除去した状態でＭＳＥ法を行うことができるので、４Ｈ−ＳｉＣを選択して生成することができる。なお、本願出願人が行った実験により、シード基板が４Ｈ−ＳｉＣ及び６Ｈ−ＳｉＣの何れであっても、エピタキシャル層として単結晶４Ｈ−ＳｉＣが生成されることが確認されている。
以上に説明したように、本実施形態では、以下の第１工程、第２工程、第３工程を含む半導体ウエハ４５の製造方法が提供される。第１工程では、ＳｉＣ基板４０の表面に凸部４２を形成するとともに、当該ＳｉＣ基板４０をＳｉ蒸気圧下で加熱することで当該ＳｉＣ基板４０をエッチングする。第２工程では、第１工程を行ったＳｉＣ基板４０の凸部４２側に炭素供給部材６０を配置しつつ、その間にＳｉ融液５０を介在させて加熱することでＭＳＥ法によりＳｉＣ基板４０の凸部４２をエピタキシャル成長させ、当該エピタキシャル成長を行うことで、螺旋転位を含むエピタキシャル層４３ａが螺旋転位を含まないエピタキシャル層４３よりも垂直（ｃ軸）方向に大きく成長し、当該螺旋転位を含むエピタキシャル層４３ａの少なくとも一部を除去する。第３工程では、第２工程を行ったＳｉＣ基板４０に再びＭＳＥ法を行うことで、螺旋転位を含まないエピタキシャル層４３同士が水平（ａ軸）方向に成長することで互いに分子レベルで接続し、ＳｉＣ基板４０のＳｉ面（０００１面）又はＣ面（０００−１面）の全面に１つの大面積の単結晶４Ｈ−ＳｉＣの半導体ウエハ４５が生成される。
これにより、エピタキシャル成長時に垂直方向に大きく成長して表面荒れの原因となる螺旋転位を予め除去できる。また、螺旋転位を含むエピタキシャル層４３を除去することで、エピタキシャル層４３同士の間隔が空いてしまうが、空いた部分については、他のエピタキシャル層４３が水平方向に成長することでカバーすることができる。以上により、結晶欠陥を殆ど含まず、かつ大きいサイズの半導体ウエハ４５を製造することができる。
また、本実施形態の半導体ウエハ４５の製造方法において、第１工程では、ＳｉＣ基板４０にレーザを照射して互いに交差する複数の溝を形成することで、当該ＳｉＣ基板４０に凸部４２を形成する。第２工程では、螺旋転位を含むエピタキシャル層４３ａにレーザを照射して当該エピタキシャル層４３ａを除去する。
これにより、第１工程において、簡単な処理で多数の凸部４２を形成することができる。また、第２工程において、簡単な処理で、螺旋転位を含むエピタキシャル層４３ａを除去することができる。特に、第１工程と第２工程で必要な作業をともにレーザ装置で行うため、作業効率を向上させることができる。
以上に本発明の好適な実施の形態を説明したが、上記の構成は例えば以下のように変更することができる。
上記実施形態では、インゴット３０から切り出したＳｉＣ基板４０に行う処理について詳細は記載していないが、例えば以下の処理を行うことができる。例えば、インゴット３０から切り出したＳｉＣ基板４０に初めに機械研磨を行う。その後、機械研磨を行っても平坦にできなかったＳｉＣ基板４０の表面、及び、機械研磨を行うことによりＳｉＣ基板４０の内部に生じた加工変質層を、Ｓｉエッチング等により除去する。これにより、加熱時にＳｉＣ基板４０の表面の荒れが発生しにくいため、より高品質な半導体ウエハ、半導体デバイスを製造することができる。
上記実施形態では、１つのＳｉＣ基板４０に１つの半導体ウエハ４５を形成するが、１つのＳｉＣ基板４０に複数の半導体ウエハ４５を形成することもできる。
処理を行った環境及び用いた単結晶ＳｉＣ基板等は一例であり、様々な環境及び単結晶ＳｉＣ基板に対して適用することができる。例えば、加熱温度、圧力、凸部４２の形状・間隔は上記で挙げた例に限られず、適宜変更することができる。
４０ ＳｉＣ基板
４１ 溝部
４２，４２ａ 凸部
４３，４３ａ エピタキシャル層
４５ 半導体ウエハ

Claims (11)

  1. ＳｉＣ基板の表面に凸部を形成するとともに、当該ＳｉＣ基板をＳｉ蒸気圧下で加熱することで当該ＳｉＣ基板をエッチングする第１工程と、
    前記第１工程を行った前記ＳｉＣ基板の前記凸部側に炭素供給部材を配置しつつ、その間にＳｉ融液を介在させて加熱することで準安定溶媒エピタキシー法により前記ＳｉＣ基板の前記凸部をエピタキシャル成長させ、当該エピタキシャル成長を行うことで、螺旋転位を含むエピタキシャル層が螺旋転位を含まないエピタキシャル層よりも垂直（ｃ軸）方向に大きく成長し、当該螺旋転位を含むエピタキシャル層の少なくとも一部を除去する第２工程と、
    前記第２工程を行った前記ＳｉＣ基板に再び前記準安定溶媒エピタキシー法を行うことで、螺旋転位を含まないエピタキシャル層同士が水平（ａ軸）方向に成長することで互いに分子レベルで接続し、前記ＳｉＣ基板のＳｉ面（０００１面）又はＣ面（０００−１面）の全面に１つの大面積の単結晶４Ｈ−ＳｉＣの半導体ウエハが生成される第３工程と、
    を含むことを特徴とする半導体ウエハの製造方法。
  2. 請求項１に記載の半導体ウエハの製造方法であって、
    前記ＳｉＣ基板はオフ角が０°又は０°近傍であり、前記炭素供給部材として多結晶の３Ｃ−ＳｉＣを用いるとともに、加熱温度を１６００℃以上２０００℃以下とし、Ｓｉの圧力が１０-5Ｔｏｒｒ以上であることを特徴とする半導体ウエハの製造方法。
  3. 請求項１又は２に記載の半導体ウエハの製造方法であって、
    前記第２工程及び前記第３工程において、前記準安定溶媒エピタキシー法により、前記ＳｉＣ基板のＣ面（０００−１面）にエピタキシャル層を形成することを特徴とする半導体ウエハの製造方法。
  4. 請求項１又は２に記載の半導体ウエハの製造方法であって、
    前記第２工程及び前記第３工程において、前記準安定溶媒エピタキシー法により、前記ＳｉＣ基板のＳｉ面（０００１面）にエピタキシャル層を形成することを特徴とする半導体ウエハの製造方法。
  5. 請求項１から４までの何れか一項に記載の半導体ウエハの製造方法であって、
    前記第１工程では、前記ＳｉＣ基板にレーザを照射して互いに交差する複数の溝を形成することで、当該ＳｉＣ基板に凸部を形成し、
    前記第２工程では、前記螺旋転位を含むエピタキシャル層にレーザを照射して当該エピタキシャル層を除去することを特徴とする半導体ウエハの製造方法。
  6. 請求項５に記載の半導体ウエハの製造方法であって、
    前記凸部は、上面が矩形状であり、
    前記凸部の垂直（ｃ軸）方向の長さが２０μｍ〜４０μｍであり、
    前記凸部の上面の水平（ａ軸）方向の一辺の長さが５０μｍ〜１００μｍであり、
    隣り合う前記凸部が形成される間隔が４００μｍ〜１０００μｍであることを特徴とする半導体ウエハの製造方法。
  7. 請求項５又は６に記載の半導体ウエハの製造方法であって、
    前記第２工程では、螺旋転位を含むエピタキシャル層の垂直（ｃ軸）方向の長さが、螺旋転位を含まないエピタキシャル層の垂直（ｃ軸）方向の長さの２倍以上であることを特徴とする半導体ウエハの製造方法。
  8. 請求項７に記載の半導体ウエハの製造方法であって、
    前記第２工程では、
    螺旋転位を含む前記凸部から成長したエピタキシャル層の垂直（ｃ軸）方向の長さが約２５０μｍであり、水平（ａ軸）方向の長さが約４００μｍであり、
    螺旋転位を含まない前記凸部から成長したエピタキシャル層の垂直（ｃ軸）方向の長さが約１００μｍであり、水平（ａ軸）方向の長さが約４００μｍであることを特徴とする半導体ウエハの製造方法。
  9. 請求項１から８までの何れか一項に記載の半導体ウエハの製造方法であって、
    前記第３工程では、螺旋転位を含まないエピタキシャル層が水平（ａ軸）方向に４ｍｍ成長できる条件で前記準安定溶媒エピタキシー法を行うことを特徴とする半導体ウエハの製造方法。
  10. 請求項１から９までの何れか一項に記載の半導体ウエハの製造方法であって、
    前記ＳｉＣ基板を＜１−１００＞方向及び＜１１−２０＞方向に垂直な方向で見たときに、隣接する前記凸部の中央同士を接続する仮想線が正三角形となるように前記凸部が形成されていることを特徴とする半導体ウエハの製造方法。
  11. 請求項１から９までの何れか一項に記載の半導体ウエハの製造方法であって、
    前記第２工程及び前記第３工程では、エピタキシャル層の六角形状の頂点同士が接触するように前記準安定溶媒エピタキシー法が行われることを特徴とする半導体ウエハの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019022053A1 (ja) * 2017-07-28 2019-01-31 東洋炭素株式会社 単結晶の製造方法
WO2021210394A1 (ja) * 2020-04-14 2021-10-21 学校法人関西学院 炭化ケイ素基板の製造方法、炭化ケイ素基板、及び、レーザー加工により炭化ケイ素基板に導入された歪層を除去する方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018107922A1 (de) * 2018-04-04 2019-10-10 Infineon Technologies Ag Verfahren zum Verarbeiten eines Siliciumcarbid enthaltenden kristallinen Substrats, Siliciumcarbidchip und Verarbeitungskammer
CN113078050B (zh) * 2021-03-30 2023-03-10 安徽长飞先进半导体有限公司 一种C面SiC外延结构及外延沟槽的填充方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7230274B2 (en) * 2004-03-01 2007-06-12 Cree, Inc Reduction of carrot defects in silicon carbide epitaxy
JP5213096B2 (ja) * 2007-03-23 2013-06-19 学校法人関西学院 単結晶炭化ケイ素の液相エピタキシャル成長方法、単結晶炭化ケイ素基板の製造方法、及び単結晶炭化ケイ素基板
JP5130468B2 (ja) * 2007-07-26 2013-01-30 株式会社エコトロン ＳｉＣエピタキシャル基板の製造方法
WO2010125674A1 (ja) * 2009-04-30 2010-11-04 株式会社エコトロン ＳｉＣ基板の作製方法
JP5464544B2 (ja) * 2009-05-12 2014-04-09 学校法人関西学院 エピタキシャル成長層付き単結晶ＳｉＣ基板、炭素供給フィード基板、及び炭素ナノ材料付きＳｉＣ基板
JP5678721B2 (ja) 2011-02-28 2015-03-04 新日鐵住金株式会社 炭化珪素単結晶育成用種結晶及び炭化珪素単結晶の製造方法
JP2012193055A (ja) 2011-03-15 2012-10-11 Toyota Motor Corp ＳｉＣ単結晶製造方法およびそれに用いる装置
JP5875143B2 (ja) * 2011-08-26 2016-03-02 学校法人関西学院 半導体ウエハの製造方法
CN103620095B (zh) * 2011-08-29 2017-02-15 新日铁住金株式会社 碳化硅单晶基板及其制造方法
JP5724819B2 (ja) * 2011-10-17 2015-05-27 日立金属株式会社 窒化物半導体成長用基板及びその製造方法、窒化物半導体エピタキシャル基板、並びに窒化物半導体素子
CN102925969B (zh) * 2012-11-12 2016-01-06 上海应用技术学院 图形化的SiC衬底
WO2014077368A1 (ja) * 2012-11-15 2014-05-22 新日鐵住金株式会社 炭化珪素単結晶基板およびその製法
JP6232329B2 (ja) * 2014-03-31 2017-11-15 東洋炭素株式会社 ＳｉＣ種結晶の加工変質層の除去方法、ＳｉＣ種結晶及びＳｉＣ基板の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019022053A1 (ja) * 2017-07-28 2019-01-31 東洋炭素株式会社 単結晶の製造方法
JP2019026499A (ja) * 2017-07-28 2019-02-21 東洋炭素株式会社 単結晶の製造方法
JP7194407B2 (ja) 2017-07-28 2022-12-22 学校法人関西学院 単結晶の製造方法
WO2021210394A1 (ja) * 2020-04-14 2021-10-21 学校法人関西学院 炭化ケイ素基板の製造方法、炭化ケイ素基板、及び、レーザー加工により炭化ケイ素基板に導入された歪層を除去する方法

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