JP2017050532A - 電磁干渉を低減する構造および方法 - Google Patents

Abstract

【課題】金属シールドなしで電磁干渉を低減する構造を提供する。【解決手段】ＥＭＩを低減する構造１００は、回路基板１１０、拡張スロット１２０および導電体１３０を含む。回路基板１１０は、上面１１２および接地回路１１４を有する。拡張スロット１２０は回路基板の上面１１４上に配置され、回路基板１１０に電気的に接続された少なくとも１つの金属ピン１２８を有する。導電体１３０は回路基板の上面１１４の上方に位置し、導電体１３０と拡張スロット１２０の金属ピン１２８との間にはギャップが維持され、キャパシタが形成される。【選択図】図１

Description

本発明は電磁干渉の低減に関し、特に金属シールドを用いずに電磁干渉を低減する構造および方法に関する。

コネクタおよびコネクタに接続された電子部品が動作する際、これらの高周波電子信号の送信により、生成された同相雑音が空間へと放射されて、電磁干渉（ＥＭＩ）を形成し得る。ＥＭＩは他のデバイスおよび構成部品に干渉する場合があり、これは干渉された構成部品の機能低下を引き起こし得る。従って、様々な国の電磁環境適合性に関する規則は、ＥＭＩ強度を規定している。

従来、ＥＭＩ強度を低減するために、接地金属シールドが採用され、空間に放射される同相雑音を遮蔽し、その強度を低減している。金属シールドはＥＭＩ強度を効果的に低減できるものの、電子デバイス内においてある一定の構成空間を占有する場合がある。

薄型電子デバイスに関して、その内部空間は比較的小さいため、過剰な構成部品の追加設置には不向きである。さらに、金属シールドの設置は、包まれた状態の物体の空冷効果に対して不利でもある。従って、上述の課題を解決するために、ＥＭＩを低減するための新規の解決策を見出す必要がある。

電子デバイスのＥＭＩは低減する必要があり、またＥＭＩシールドは簡素化する必要がある。

本発明は、電磁干渉を低減する構造を提供し、この構造は、回路基板、拡張スロット、および導電体を含む。回路基板は、上面および接地回路を有する。拡張スロットは回路基板の上面上に配置され、回路基板に電気的に接続された少なくとも１つの金属ピンを有する。導電体は回路基板の上面の上方に位置し、導電体と拡張スロットの金属ピンとの間にはギャップが維持され、これによってキャパシタが形成される。

本発明の一実施形態では、拡張スロットは、互いに対向する接続側および基板側を有し、拡張スロットの開口は接続側に位置し、拡張スロットの開口の指示方向は回路基板に対して平行であり、金属ピンは基板側に対応して配置される。

本発明の一実施形態では、導電体と回路基板の上面との間にギャップが維持され、これにより導電体と接地回路との間に別のキャパシタが形成される。

本発明の一実施形態では、ＥＭＩを低減する構造は、導電体を覆う絶縁体をさらに含む。

本発明の一実施形態では、ＥＭＩを低減する構造は、導電体と拡張スロットとの間、および導電体と回路基板の上面との間に配設された絶縁体をさらに含む。

本発明の一実施形態では、回路基板上にさらに接地接点が配置され、この接地接点は回路基板の上面上に位置し、接地回路に電気的に接続され、導電体は接地接点と接触する。

本発明の一実施形態では、ＥＭＩを低減する構造は金属の筐体をさらに含み、この金属の筐体は上面とのギャップを維持し、導電体と接触して電気伝導を形成する。

本発明の一実施形態では、ＥＭＩを低減する構造は、導電体と拡張スロットとの間に配置された絶縁体をさらに含む。

本発明は、以下のステップを含む、ＥＭＩを低減する方法を提供する。回路基板が構成され、回路基板は上面を有し、回路基板は接地回路に電気的に接続される。少なくとも１つの金属ピンを有する拡張スロットが設けられ、拡張スロットは回路基板の上面上に配置され、金属ピンは回路基板に電気的に接続される。導電体が設けられ、導電体は回路基板の上面上に配置され、導電体と拡張スロットの金属ピンとの間にギャップが維持され、これによってキャパシタが形成される。

本発明の一実施形態では、ＥＭＩを低減する方法は、導電体と回路基板の上面との間にギャップを維持することによって別のキャパシタを形成するステップをさらに含む。

本発明の一実施形態では、ＥＭＩを低減する方法は、導電体を覆うために絶縁体を設けるステップをさらに含む。

本発明の一実施形態では、ＥＭＩを低減する方法は、導電体と拡張スロットとの間、および導電体と回路基板の上面との間に配置された絶縁体を設けるステップをさらに含む。

本発明の一実施形態では、ＥＭＩを低減する方法は、接地接点を設けるステップをさらに含み、接地接点は回路基板の上面上に位置し、接地回路に電気的に接続され、導電体は接地接点と接触する。

本発明の一実施形態では、ＥＭＩを低減する方法は、金属筐体を設けるステップをさらに含み、この金属筐体は上面とのギャップを維持し、導電体と接触して電気伝導を形成する。

本発明の一実施形態では、ＥＭＩを低減する方法は、導電体と拡張スロットの基板側との間に配置された絶縁体を設けるステップをさらに含む。

以上の説明によると、拡張カード、拡張スロット、および回路基板の相対位置を設定することによって、短経路を有する閉状態電磁ループが形成され、これにより、拡張カードおよび拡張スロットの動作中に金属ピンにおいて生成される電磁波が、空間に発散されることなく、短経路を有する閉状態電磁ループへと収斂する。この相対位置設定方法は、ノートパソコン、薄型コンピュータホスト、または徹底的な高さ制限がある他のタイプの薄型電子デバイスに適用され、追加の金属シールドの使用が不要となり、これによりＥＭＩ遮蔽構造が効果的に簡素化される。

本発明の上述のおよび他の特徴および利点を理解できるようにするために、図面を添付した複数の例示的実施形態について、以下で詳細に説明する。

添付の図面は、本発明のさらなる理解を提供するために含まれているものであり、本明細書に組み込まれて本明細書の一部を構成する。これらの図面は本発明の実施形態を図示しており、以下の説明と併せて、本発明の原理を説明する役割を果たす。

図１は、本発明の第１の実施形態による、電磁干渉（ＥＭＩ）を低減する構造１００の側面図である。 図２は、本発明の第１の実施形態の別の側面図である。 図３は、本発明の第１の実施形態による閉状態電磁ループの側面図である。 図４は、本発明の第１の実施形態の別の側面図である。 図５は、本発明の第１の実施形態の別の側面図である。 図６は、本発明の第１の実施形態の別の側面図である。 図７は、本発明の第２の実施形態による、ＥＭＩを低減する構造１００の側面図である。 図８は、本発明の第２の実施形態による閉状態電磁ループの側面図である。 図９は、本発明の一実施形態による、ＥＭＩを低減する方法を示すフローチャートである。 図１０は、本発明の一実施形態による、ＥＭＩを低減する方法の概略図である。 図１１は、本発明の一実施形態による、ＥＭＩを低減する方法の概略図である。 図１２は、本発明の一実施形態による、ＥＭＩを低減する方法の概略図である。 図１３は、発明の他の実施形態による、ＥＭＩを低減する方法を示すフローチャートである。 図１４は、発明のさらに他の実施形態による、ＥＭＩを低減する方法を示すフローチャートである。

図１を参照すると、図１は、本発明の第１の実施形態による、電磁干渉（ＥＭＩ）を低減する構造１００の側面図である。ＥＭＩを低減する構造１００は、回路基板１１０、拡張スロット１２０、および導電体１３０を含む。

図１に示すように、回路基板１１０は、デスクトップコンピュータのマザーボード、ノートパソコンのマザーボード、または拡張スロット１２０を有するいずれの回路基板１１０とすることができる（ただしこれらに限定されない）。回路基板１１０は、上面１１２および接地回路１１４を有する。接地回路１１４は、回路基板１１０の複数の銅製回路層のうちの１つに位置する。さらに、機能的要件に従って、回路基板１１０は、当業者には周知の他の接続線、接続ポート、ソケット、電子チップ等をさらに有して構成され、以上の構成部品は本発明の新規の特徴ではないため、その詳細については繰り返さない。

拡張スロット１２０は、回路基板１１０の上面１１２上に配置される。本発明のこの実施形態では、拡張スロットは例えばメモリカードスロットであるが、他の拡張カードスロットも採用できる。拡張スロット１２０は、回路基板１１０に電気的に接続された少なくとも１つの金属ピン１２８を有する。

この第１の実施形態では、拡張スロット１２０は横向き構成を採用し、即ち拡張スロット１２０の開口１２２の指示方向は、回路基板１１０の上面１１２に対して平行である。拡張スロット１２０は、互いに対向する接続側１２４および基板側１２６を有し、拡張スロット１２０の開口１２２は接続側１２４に位置する。メモリカード２００もまた横向き構成を採用し、開口１２２に挿入されて、拡張スロット１２０に電気的に接続する。拡張スロット１２０の金属ピン１２８は、基板側１２６に対応する。

しかしながら、拡張スロット１２０は横向き構成に限定されず、縦向き構成を採用してもよく、即ち基板側１２６が回路基板１１０の上面１１２上に配置されることにより、開口１２２が上方を向き、金属ピン１２８が拡張スロット１２０の側に配置される。

導電体１３０は、回路基板１１０の上面１１２の上方に位置し、導電体１３０および拡張スロット１２０の金属ピン１２８は、直接電気的に接続されることなく、それらの間にギャップを維持し、これにより、導電体１３０と金属ピン１２８との間にキャパシタＣが形成される。導電体１３０は、金属または導電性フォームとすることができる。さらに、導電体１３０および回路基板１１０の上面１１２もそれらの間にギャップを維持し、これにより、導電体１３０と接地回路１１４との間に別のキャパシタＣが形成される。

導電体１３０は断面Ｌ字型構造とすることができ、この場合、導電体１３０の一部が拡張スロット１２０の基板側１２６に対応し、導電体１３０の別の部分が回路基板１１０の接地回路１１４に対応する。

図２に示すように、導電体１３０もまた、矩形断面を有する金属または導電性フォームとすることができ、この場合、導電体１３０の一方の側が拡張スロット１２０の基板側１２６に対応し、導電体１３０のもう一方の側が回路基板１１０の接地回路１１４に対応する。

図３に示すように、例えばメモリカード２００である拡張カードを拡張スロット１２０に挿入すると、メモリカード２００の両側、基板側１２６の金属ピン１２８、２組のキャパシタＣ、および回路基板１１０の接地回路１１４は、短経路を有する閉状態電磁ループを形成し、これにより、メモリカード２００および拡張スロット１２０の動作中に金属ピン１２８において生成された電磁波が、空間に発散されることなく、短経路を有する閉状態電磁ループへと収斂し、これにより、電磁波を遮蔽するために追加の金属シールドを使用することなく、ＥＭＩが低減される。

図４に示すように、一実施形態では２つの拡張スロット１２０を採用でき、この場合上記２つの拡張スロット１２０は、中線Ｐに沿って対称に配置され、導電体１３０および接地回路１１４を共有して、短経路を有する閉状態電磁ループを２個形成する。

図５に示すように、一実施形態では２つの拡張スロット１２０を採用でき、この場合上記２つの拡張スロット１２０は、回路基板１１０の上面１１２および下面１１３上に対称に配置される。その一方で別の導電体１３０が下面１１３上にさらに構成され、これにより、回路基板１１０の下面１１３上に、別の短経路を有する閉状態電磁ループが形成される。

図１、２、３、４、５に示すように、ＥＭＩを低減する構造１００は、導電体１３０と拡張スロット１２０との間、および導電体１３０と回路基板１１０の上面１１２との間に配置された絶縁体１４０をさらに含み、これによりキャパシタＣを確実に形成し、キャパシタＣのキャパシタンスは、誘電特性によって上昇する。

図１、３、５に示すように、絶縁体１４０は純粋なめっきとすることができ、これは、導電体１３０と拡張スロット１２０との間、および導電体１３０と回路基板１１０の上面１１２との間に接着して導電体１３０を固定する一方で、絶縁効果とキャパシタンスの上昇とを達成する、接着剤となる。絶縁体１４０は、導電体１３０と拡張スロット１２０との間、および導電体１３０と回路基板１１０の上面１１２との間を部分的に覆う構成方法を採用してよく、これにより、キャパシタＣを形成するために必要なギャップを維持する。

図２および図４に示すように、導電体１３０が管体である場合、絶縁体１４０は導電体１３０を完全にまたは部分的に覆ってよく、これにより絶縁体１４０は、拡張スロット１２０、および回路基板１１０に接触して、キャパシタＣを形成するために必要なギャップを維持する。

本発明では、絶縁体１４０の材料は好ましくは、比較的高い比誘電率を有し、これにより、形成されるキャパシタＣのキャパシタンスを上昇させる。例えばポリエチレン、ポリスチレン、有機シリコーン樹脂、シリコーン、ポリアミド繊維紙、ポリエステルフィルム、ポリイミドフィルム、または耐熱絶縁ゴム等である。

図６に示すように、金属筐体３００を使用する電子デバイスでは、金属筐体３００および上面１１２はそれらの間にギャップを維持する。金属筐体３００は接地接続される（例えば接地回路１１４に電気的に接続される）。この場合、金属筐体３００は導電体１３０に接触するように配設でき、図６に示すように、導電体１３０の上端の少なくとも一部は絶縁体１４０で覆われておらず、これにより金属筐体３００は導電体１３０に接触して電気伝導を形成する。しかしながら、導電体１３０および拡張スロット１２０は依然としてそれらの間にギャップを維持しており、絶縁体１４０はギャップ内に配置されて、導電体１３０と金属ピン１２８との間にキャパシタＣを形成する。

さらに、回路基板１１０と導電体１３０との間の相対位置によって、導電体１３０と接地回路１１４との間のキャパシタＣを省略でき、これにより導電体１３０は直接接地接続される。例えば導電体１３０の下端の少なくとも一部は絶縁体１４０で覆われておらず、接地回路１１４を電気的に接続するための接地接点１１６に接触でき、これにより導電体１３０は直接接地接続される。

図７に示すように、図７は、本発明の第２の実施形態による、ＥＭＩを低減する構造１００である。ＥＭＩを低減する構造１００は、回路基板１１０、拡張スロット１２０、導電体１３０、および絶縁体１４０を含む。

この第２の実施形態では、回路基板１１０は接地接点１１６を有して構成され、この接地接点１１６は回路基板１１０の上面１１２上に位置し、接地回路１１４に電気的に接続され、導電体１３０は接地接点１１６と接触する。絶縁体は、導電体１３０と拡張スロット１２０の基板側１２６との間に配置され、これにより、導電体１３０および拡張スロット１２０の基板側１２６はそれらの間にギャップを維持し、これによってキャパシタＣが形成される。

図８に示すように、メモリカード２００が拡張スロット１２０に挿入されると、メモリカード２００の両側、金属ピン１２８、キャパシタＣ、および回路基板１１０の接地回路１１４は、短経路を有する閉状態電磁ループを形成し、これにより、メモリカード２００および拡張スロット１２０の動作中に金属ピン１２８において生成される電磁波が、空間に発散されることなく、短経路を有する閉状態電磁ループへと収斂する。

図９を参照すると、本発明において、ＥＭＩを低減する方法をさらに提供し、この方法は、ＥＭＩを低減する上述の構造１００に適合されている。

図９および図１０に示すように、本方法によると、ステップ１１０によって示されているように、まず回路基板１１０が構成され、ここで回路基板１１０は上面１１２を有し、回路基板１１０は接地回路１１４に電気的に接続される。

図９および図１１に示すように、ステップ１２０によって示されているように、少なくとも１つの金属ピン１２８を有する拡張スロット１２０が設けられ、ここで拡張スロット１２０は回路基板１１０の上面１１２上に配置される。その一方で、金属ピン１２８は回路基板１１０に電気的に接続される。

図９および図１２に示すように、ステップ１３０によって示されているように、導電体１３０が設けられ、これは回路基板１１０の上面１１２上に配置され、ここで導電体１３０および拡張スロット１２０の金属ピン１２８は、それらの間にギャップを維持し、これによってキャパシタＣが形成される。

図９および図１２に示すように、本方法はステップ１３０の後に、導電体１３０と回路基板１１０の上面１１２との間のギャップを維持することによってキャパシタＣを形成するステップ１４０をさらに含んでよい。

図９および図１２に示すように、本方法はステップ１３０の前または後に、絶縁体１４０を設けるステップ１３２であって、絶縁体は導電体１３０と拡張スロット１２０との間に配置されるステップ１３２と、導電体１３０と回路基板１１０の上面１１２との間に絶縁体１４０を配置する別のステップ１３４とをさらに含む。

図１３に示すように、導電体１３０が矩形断面を有する金属管体である場合、ステップ１３２およびステップ１３４を変更して、導電体１３０上を絶縁体１４０で覆う（ステップ１３６）ことができる。

図１４に示すように、回路基板１１０が露出した接地接点１１６を有し、その相対位置が導電体１３０に対応する場合、ステップ１３４を修正して、ステップ１３８に示すように接地接点１１６を設けることができ、この場合接地接点１１６は、回路基板１１０の上面１１２上に配置され、接地回路１１４に電気的に接続され、これにより接地接点１１６は導電体１３０と接触する。そしてステップ１４０が削除される。さらに、上面１１２とのギャップを維持するために、（電子デバイスの筐体、特に筐体の上部として機能する）金属筐体３００を設け、これにより、金属筐体３００は導電体１３０と接触して電気伝導を形成する。

上述の方法に従って、第１の実施形態または第２の実施形態の、ＥＭＩを低減する構造１００の組み立てが完了する。

要約すると、拡張カード（メモリカード２００）、拡張スロット１２０および回路基板１１０の相対位置を設定することによって、短経路を有する閉状態電磁ループが形成され、これにより、メモリカード２００、および拡張スロット１２０の動作中に金属ピン１２８において生成される電磁波が、空間に発散されることなく、短経路を有する閉状態電磁ループへと収斂する。この相対位置設定方法は、ノートパソコン、薄型コンピュータホスト、または徹底的な高さ制限がある他のタイプの薄型電子デバイスに適用され、追加の金属シールドが不要となり、これによりＥＭＩ遮蔽構造が効果的に簡素化される。

本発明の範囲または精神から逸脱することなく、本発明の構造に対して様々な修正および変形を実施できることは、当業者には明らかであろう。以上に鑑みて、本発明の修正および変形が、以下の請求項およびその均等物の範囲内である場合には、本発明が上記修正および変形を包含することが意図されている。

電磁干渉を低減する構造および方法は、ノートパソコン等の電子デバイスのために使用できる。

１００ ＥＭＩを低減する構造
１１０ 回路基板
１１２ 上面
１１３ 下面
１１４ 接地回路
１１６ 接地接点
１２０ 拡張スロット
１２２ 開口
１２４ 接続側
１２６ 基板側
１２８ 金属ピン
１３０ 導電体
１４０ 絶縁体
２００ メモリカード
３００ 金属筐体
Ｃ キャパシタ
Ｐ 中線

Claims (16)

1. 上面および接地回路を有する回路基板と、
   前記回路基板の前記上面上に配置され、前記回路基板に電気的に接続された少なくとも１つの金属ピンを有する拡張スロットと、
   前記回路基板の前記上面の上方に位置する導電体と、
   を備え、
   前記導電体と前記拡張スロットの前記金属ピンとの間にはギャップが維持され、キャパシタが形成される、電磁干渉を低減する構造。
2. 前記拡張スロットは、互いに対向する接続側および基板側を有し、
   前記拡張スロットの開口は、前記接続側に位置し、
   前記拡張スロットの前記開口の指示方向は、前記回路基板に対して平行であり、
   前記金属ピンは前記基板側に対応して配置される、請求項１に記載の電磁干渉を低減する構造。
3. 前記導電体と前記回路基板の前記上面との間にギャップが維持され、前記導電体と前記接地回路との間に別のキャパシタが形成される、請求項１または２に記載の電磁干渉を低減する構造。
4. 前記導電体を覆う絶縁体をさらに備える、請求項３に記載の電磁干渉を低減する構造。
5. 前記導電体と前記拡張スロットとの間、および前記導電体と前記回路基板の前記上面との間に配設された絶縁体をさらに備える、請求項３に記載の電磁干渉を低減する構造。
6. 前記回路基板上にさらに接地接点が配置され、
   前記接地接点は、前記回路基板の前記上面上に位置し、前記接地回路に電気的に接続され、
   前記導電体は前記接地接点と接触する、請求項１または２に記載の電磁干渉を低減する構造。
7. 前記上面とのギャップを維持し、前記導電体と接触して電気伝導を形成する、金属筐体をさらに備える、請求項６に記載の電磁干渉を低減するための構造。
8. 前記導電体と前記拡張スロットとの間に配置された絶縁体をさらに備える、請求項６または７に記載の電磁干渉を低減する構造。
9. 回路基板を構成するステップであって、前記回路基板は上面を有し、前記回路基板は接地回路に電気的に接続されるステップと、
   少なくとも１つの金属ピンを有する拡張スロットを設けるステップであって、前記拡張スロットは前記回路基板の前記上面上に配置され、前記金属ピンは前記回路基板に電気的に接続されるステップと、
   導電体を設けるステップであって、前記導電体は前記回路基板の前記上面上に配置され、前記導電体と前記拡張スロットの前記金属ピンとの間にギャップが維持され、キャパシタが形成されるステップと、
   を含む、電磁干渉を低減する方法。
10. 前記拡張スロットは、互いに対向する接続側および基板側を有し、
    前記拡張スロットの開口は、前記接続側に位置し、
    前記拡張スロットの前記開口の指示方向は、前記回路基板に対して平行であり、
    前記金属ピンは前記基板側に対応して配置される、請求項９に記載の電磁干渉を低減する方法。
11. 前記導電体と前記回路基板の前記上面との間にギャップを維持することによってキャパシタを形成するステップをさらに含む、請求項９または１０に記載の電磁干渉を低減する方法。
12. 前記導電体を覆うための絶縁体を設けるステップをさらに含む、請求項１１に記載の電磁干渉を低減する方法。
13. 絶縁体を設けるステップであって、前記絶縁体は、前記導電体と前記拡張スロットとの間、および前記導電体と前記回路基板の前記上面との間に配設されるステップをさらに含む、請求項１２に記載の電磁干渉を低減する方法。
14. 接地接点を設けるステップであって、前記接地接点は前記回路基板の前記上面上に配置され、前記接地回路に電気的に接続され、前記導電体は前記接地接点と接触するステップをさらに含む、請求項９または１０に記載の電磁干渉を低減する方法。
15. 金属筐体を設けるステップであって、前記金属筐体は、前記上面とのギャップを維持し、前記導電体と接触して電気伝導を形成するステップをさらに含む、請求項１４に記載の電磁干渉を低減する方法。
16. 絶縁体を設けるステップであって、前記絶縁体は、前記導電体と前記拡張スロットとの間に配置されるステップをさらに含む、請求項１４または１５に記載の電磁干渉を低減する方法。
    

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