JP2017034053A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の信頼性を向上する。【解決手段】制御回路が形成された半導体チップＣＨＰ３と、複数のＩＧＢＴチップのうちの半導体チップＣＨＰ１（ＨＵ）とが、ハイサイド用中継基板ＲＢ１を介して電気的に接続されている。すなわち、半導体チップＣＨＰ１（ＨＵ）と半導体チップＣＨＰ３とが、ワイヤＷ１と、ハイサイド用中継基板ＲＢ１と、ワイヤＷ２と、を介して電気的に接続されている。同様に、制御回路が形成された半導体チップＣＨＰ３と、複数のＩＧＢＴチップのうちの半導体チップＣＨＰ１（ＬＷ）とが、ローサイド用中継基板ＲＢ２を介して電気的に接続されている。すなわち、半導体チップＣＨＰ１（ＬＷ）と半導体チップＣＨＰ３とが、ワイヤＷ１と、ローサイド用中継基板ＲＢ２と、ワイヤＷ２と、を介して電気的に接続されている。【選択図】図１１

Description

本発明は、半導体装置（半導体モジュール）に関し、例えば、ある電子部品と他の電子部品とを部材を介して電気的に接続する半導体装置に関する。

特開２０１１−１３４９９０号公報（特許文献１）には、マイコンとパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を含む半導体装置に関する技術が記載されている。この技術では、チップ搭載部上に配線基板が搭載され、配線基板上にマイコンを構成する半導体チップが積層配置されている。

特開平１１−２３３７１２号公報（特許文献２）には、インバータの実装構成に関する技術が記載されている。具体的に、特許文献２には、ＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成されたＩＧＢＴチップやダイオードが形成されたダイオードチップをチップ搭載部上に搭載し、ＩＧＢＴのスイッチング動作を制御する制御回路が形成された制御チップやチップ部品（ゲート抵抗などの受動部品）を配線基板上に搭載する技術が記載されている。

特開２０１５−６５３３９号公報（特許文献３）には、６個のＩＧＢＴを２個の制御ＩＣで制御する技術が記載されている。すなわち、ハイサイド用の３個のＩＧＢＴはハイサイド用の制御ＩＣで制御され、ローサイド用の３つのＩＧＢＴはローサイド用の制御ＩＣで制御される技術が記載されている。

特開２０１１−１３４９９０号公報 特開平１１−２３３７１２号公報 特開２０１５−６５３３９号公報

例えば、モータを制御するインバータを構成する半導体装置の実装構成としては、上述した特許文献１〜３に示すような構成がある。この構成に関し、本発明者が検討したところ、半導体装置の製造コストの削減や半導体装置の信頼性の向上を考慮すると、上述した特許文献１〜３に示される構成では、改善すべき事項があることを本発明者は見出した。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態における半導体装置では、複数の第２電子部品のうちの一部の第２電子部品と第１電子部品とが、第１電子部品と基板とを接続する第１ワイヤと、基板と、基板と一部の第２電子部品とを接続する第２ワイヤと、を介して電気的に接続されている。

一実施の形態によれば、半導体装置の信頼性を向上することができる。

実施の形態におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。 ＩＧＢＴが形成された半導体チップの外形形状を示す平面図である。 実施の形態におけるＩＧＢＴのデバイス構造を示す断面図である。 ダイオードが形成された半導体チップの外形形状を示す平面図である。 ダイオードのデバイス構造を示す断面図である。 ゲート制御回路の回路ブロック構成を示す図である。 関連技術において、３相インバータ回路を実現する半導体装置の実装構成例を模式的に示す平面図である。 実施の形態における半導体装置の回路ブロック構成を示す図である。 図８に示すゲート制御回路の内部ブロック構成を示す図である。 図９に示すゲート制御回路を具現化する半導体チップの構成を示す模式図である。 実施の形態における半導体装置の実装構成を模式的に示す平面図である。 図１１のＡ−Ａ線で切断した断面図である。 実施の形態における半導体装置の製造工程の流れを示すフローチャートである。 実施の形態における半導体装置の製造工程を示す平面図である。 図１４に続く半導体装置の製造工程を示す平面図である。 図１５に続く半導体装置の製造工程を示す平面図である。 図１６に続く半導体装置の製造工程を示す平面図である。 図１７に続く半導体装置の製造工程を示す平面図である。 図１８に続く半導体装置の製造工程を示す平面図である。 図１９に続く半導体装置の製造工程を示す平面図である。 （ａ）は、図２０に続く半導体装置の製造工程を示す平面図であり、（ｂ）は側面図である。 変形例１における半導体装置の実装構成を示す平面図である。 変形例２における半導体装置の実装構成を示す平面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

＜用語の説明＞
本明細書において、「電子部品」とは、電子を利用した部品を意味し、特に、半導体内の電子を利用した部品は「半導体部品」となる。この「半導体部品」の例としては、半導体チップを挙げることができる。したがって、「半導体チップ」を包含する語句が「半導体部品」であり、「半導体部品」の上位概念が「電子部品」となる。

また、本明細書において、「半導体装置」とは、半導体部品と、この半導体部品と電気的に接続された外部接続端子とを備える構造体であり、かつ、半導体部品が封止体で覆われている構造体を意味する。特に、「半導体装置」は、外部接続端子によって、外部装置と電気的に接続可能に構成されている。

さらに、本明細書において、「パワートランジスタ」とは、複数の単位トランジスタ（セルトランジスタ）を並列接続することによって（例えば、数千個から数万個の単位トランジスタを並列接続する）、単位トランジスタの許容電流よりも大きな電流においても、単位トランジスタの機能を実現する単位トランジスタの集合体を意味する。例えば、単位トランジスタがスイッチング素子として機能する場合、「パワートランジスタ」は、単位トランジスタの許容電流よりも大きな電流にも適用可能なスイッチング素子となる。特に、本明細書において、「パワートランジスタ」という用語は、例えば、「パワーＭＯＳＦＥＴ」と「ＩＧＢＴ」の両方を包含する上位概念を示す語句として使用している。

＜３相インバータ回路の構成例＞
本実施の形態における半導体装置は、例えば、エアコンなどに使用される３相誘導モータの駆動回路に使用されるものである。具体的に、この駆動回路には、インバータ回路が含まれ、このインバータ回路は直流電力を交流電力に変換する機能を有する回路である。

図１は、本実施の形態におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。図１において、モータ回路は、３相誘導モータＭＴおよびインバータ回路ＩＮＶを有している。３相誘導モータＭＴは、位相の異なる３相の電圧により駆動するように構成されている。具体的に、３相誘導モータＭＴでは、位相が１２０度ずれたＵ相、Ｖ相、Ｗ相と呼ばれる３相交流を利用して導体であるロータＲＴの回りに回転磁界を発生させる。この場合、ロータＲＴの回りを磁界が回転することになる。このことは、導体であるロータＲＴを横切る磁束が変化することを意味する。この結果、導体であるロータＲＴに電磁誘導が生じて、ロータＲＴに誘導電流が流れる。そして、回転磁界中で誘導電流が流れるということは、フレミングの左手の法則によって、ロータＲＴに力が加わることを意味し、この力によって、ロータＲＴが回転することになる。このように３相誘導モータＭＴでは、３相交流を利用することにより、ロータＲＴを回転させることができることがわかる。つまり、３相誘導モータＭＴでは、３相交流が必要となる。そこで、モータ回路では、直流から交流を作り出すインバータ回路ＩＮＶを利用することにより、誘導モータに交流電力を供給している。そして、本実施の形態では、１つのインバータ回路ＩＮＶにて３種類（Ｕ相、Ｖ相、Ｗ相）の交流電力を生成し、３相誘導モータに供給している。

以下に、このインバータ回路ＩＮＶの構成例について説明する。図１に示すように、例えば、本実施の形態におけるインバータ回路ＩＮＶには、３相に対応してＩＧＢＴＱ１とダイオードＦＷＤが設けられている。すなわち、本実施の形態におけるインバータ回路ＩＮＶでは、例えば、図１に示すようなＩＧＢＴＱ１とダイオードＦＷＤを逆並列接続した構成により、インバータ回路ＩＮＶの構成要素となるスイッチング素子を実現している。

具体的には、第１レグＬＧ１の上アームおよび下アーム、第２レグＬＧ２の上アームおよび下アーム、第３レグＬＧ３の上アームおよび下アームのそれぞれは、ＩＧＢＴＱ１とダイオードＦＷＤを逆並列接続した構成要素から構成されることになる。

言い換えれば、本実施の形態におけるインバータ回路ＩＮＶでは、正電位端子ＰＴと３相誘導モータＭＴの各相（Ｕ相、Ｖ相、Ｗ相）との間にＩＧＢＴＱ１とダイオードＦＷＤが逆並列に接続されており、かつ、３相誘導モータＭＴの各相と負電位端子ＮＴとの間にもＩＧＢＴＱ１とダイオードＦＷＤが逆並列に接続されている。すなわち、単相ごとに２つのＩＧＢＴＱ１と２つのダイオードＦＷＤが設けられている。この結果、本実施の形態におけるインバータ回路ＩＮＶは、合計６つのＩＧＢＴＱ１と６つのダイオードＦＷＤを有している。そして、個々のＩＧＢＴＱ１のゲート電極には、ゲート制御回路ＧＣＣが接続されており、このゲート制御回路ＧＣＣによって、ＩＧＢＴＱ１のスイッチング動作が制御されるようになっている。このように構成されたインバータ回路ＩＮＶにおいて、ゲート制御回路ＧＣＣでＩＧＢＴＱ１のスイッチング動作を制御することにより、直流電力を３相交流電力に変換して、この３相交流電力を３相誘導モータＭＴに供給するようになっている。

＜ダイオードの必要性＞
上述したように、本実施の形態におけるインバータ回路ＩＮＶには、スイッチング素子として、ＩＧＢＴＱ１が使用されているが、このＩＧＢＴＱ１と逆並列接続するようにダイオードＦＷＤが設けられている。単に、スイッチング素子によってスイッチ機能を実現する観点から、スイッチング素子としてのＩＧＢＴＱ１は必要であるが、ダイオードＦＷＤを設ける必要性はないものと考えられる。この点に関し、インバータ回路ＩＮＶに接続される負荷にインダクタンスが含まれている場合には、ダイオードＦＷＤを設ける必要があるのである。以下に、この理由について説明する。

ダイオードＦＷＤは、負荷がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷にモータのようなインダクタンスを含む回路が接続されている場合、オンしているスイッチとは逆方向に負荷電流が流れるモードがある。すなわち、負荷にインダクタンスが含まれている場合、負荷のインダクタンスからインバータ回路ＩＮＶへエネルギーが戻ることがある（電流が逆流することがある）。

このとき、ＩＧＢＴＱ１単体では、この還流電流を流し得る機能をもたないので、ＩＧＢＴＱ１と逆並列にダイオードＦＷＤを接続する必要がある。すなわち、インバータ回路ＩＮＶにおいて、モータ制御のように負荷にインダクタンスを含む場合、ＩＧＢＴＱ１をターンオフしたとき、インダクタンスに蓄えられたエネルギー（１／２ＬＩ^２）を必ず放出しなければならない。ところが、ＩＧＢＴＱ１単体では、インダクタンスに蓄えられたエネルギーを開放するための還流電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、ＩＧＢＴＱ１と逆並列にダイオードＦＷＤを接続する。つまり、ダイオードＦＷＤは、インダクタンスに蓄えられた電気エネルギーを開放するために還流電流を流すという機能を有している。以上のことから、インダクタンスを含む負荷に接続されるインバータ回路においては、スイッチング素子であるＩＧＢＴＱ１と逆並列にダイオードＦＷＤを設ける必要性があることがわかる。このダイオードＦＷＤは、フリーホイールダイオードと呼ばれる。

＜ＩＧＢＴの構造＞
本実施の形態におけるインバータ回路ＩＮＶを構成するＩＧＢＴＱ１とダイオードＦＷＤの構造について図面を参照しながら説明することにする。本実施の形態におけるインバータ回路ＩＮＶには、ＩＧＢＴＱ１が含まれ、かつ、ダイオードＦＷＤが含まれる。

図２は、ＩＧＢＴＱ１が形成された半導体チップＣＨＰ１の外形形状を示す平面図である。図２では、半導体チップＣＨＰ１の主面（表面）が示されている。図２に示すように、本実施の形態における半導体チップＣＨＰ１の平面形状は、例えば、正方形形状をしている。そして、正方形形状をした半導体チップＣＨＰ１の表面には、エミッタ電極パッドＥＰとゲート電極パッドＧＰとが形成されている。一方、図２では、図示されないが、半導体チップＣＨＰ１の表面とは反対側の裏面には、コレクタ電極が形成されている。

＜ＩＧＢＴのデバイス構造＞
続いて、ＩＧＢＴＱ１のデバイス構造について説明する。図３は、本実施の形態におけるＩＧＢＴＱ１のデバイス構造を示す断面図である。図３において、ＩＧＢＴＱ１は、半導体チップの裏面に形成されたコレクタ電極ＣＥを有し、このコレクタ電極ＣＥ上にｐ^＋型半導体領域ＰＲ１が形成されている。ｐ^＋型半導体領域ＰＲ１上にはｎ^＋型半導体領域ＮＲ１が形成され、このｎ^＋型半導体領域ＮＲ１上にｎ⁻型半導体領域ＮＲ２が形成されている。そして、ｎ⁻型半導体領域ＮＲ２上にはｐ型半導体領域ＰＲ２が形成され、このｐ型半導体領域ＰＲ２を貫通し、ｎ⁻型半導体領域ＮＲ２に達するトレンチＴＲが形成されている。さらに、トレンチＴＲに整合してエミッタ領域となるｎ^＋型半導体領域ＥＲが形成されている。トレンチＴＲの内部には、例えば、酸化シリコン膜よりなるゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥは、例えば、ポリシリコン膜から形成され、トレンチＴＲを埋め込むように形成されている。また、図３においては、トレンチゲート構造を示したが、それに限定されることはなく、例えば、図示していないが、シリコン基板上に形成されるプレーナゲート構造を用いたＩＧＢＴでもよい。

このように構成されたＩＧＢＴＱ１において、ゲート電極ＧＥは、図２に示すゲート電極パッドＧＰを介して、ゲート端子ＧＴと接続されている。同様に、エミッタ領域となるｎ^＋型半導体領域ＥＲは、エミッタ電極ＥＥ（エミッタ電極パッドＥＰ）を介して、エミッタ端子ＥＴと電気的に接続されている。コレクタ領域となるｐ^＋型半導体領域ＰＲ１は、半導体チップの裏面に形成されているコレクタ電極ＣＥと電気的に接続されている。

このように構成されているＩＧＢＴＱ１は、パワーＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を兼ね備えている。

なお、ｎ^＋型半導体領域ＮＲ１は、バッファ層と呼ばれる。このｎ^＋型半導体領域ＮＲ１は、ＩＧＢＴＱ１がターンオフしているときに、ｐ型半導体領域ＰＲ２からｎ⁻型半導体領域ＮＲ２内に成長する空乏層が、ｎ⁻型半導体領域ＮＲ２の下層に形成されているｐ^＋型半導体領域ＰＲ１に接触してしまうパンチスルー現象を防止するために設けられている。また、ｐ^＋型半導体領域ＰＲ１からｎ⁻型半導体領域ＮＲ２へのホール注入量の制限などの目的のために、ｎ^＋型半導体領域ＮＲ１が設けられている。

＜ＩＧＢＴの動作＞
次に、本実施の形態におけるＩＧＢＴＱ１の動作について説明する。まず、ＩＧＢＴＱ１がターンオンする動作について説明する。図３において、ゲート電極ＧＥと、エミッタ領域となるｎ^＋型半導体領域ＥＲの間に充分な正の電圧を印加することにより、トレンチゲート構造をしたＭＯＳＦＥＴがターンオンする。この場合、コレクタ領域を構成するｐ^＋型半導体領域ＰＲ１とｎ⁻型半導体領域ＮＲ２の間が順バイアスされ、ｐ^＋型半導体領域ＰＲ１からｎ⁻型半導体領域ＮＲ２へ正孔注入が起こる。続いて、注入された正孔のプラス電荷と同じだけの電子がｎ⁻型半導体領域ＮＲ２に集まる。これにより、ｎ⁻型半導体領域ＮＲ２の抵抗低下が起こり（伝導度変調）、ＩＧＢＴＱ１はオン状態となる。

オン電圧には、ｐ^＋型半導体領域ＰＲ１とｎ⁻型半導体領域ＮＲ２との接合電圧が加わるが、ｎ⁻型半導体領域ＮＲ２の抵抗値が伝導度変調により１桁以上低下するため、オン抵抗の大半を占めるような高耐圧では、パワーＭＯＳＦＥＴよりもＩＧＢＴＱ１の方が低オン電圧となる。したがって、ＩＧＢＴＱ１は、高耐圧化に有効なデバイスであることがわかる。すなわち、パワーＭＯＳＦＥＴでは、高耐圧化を図るためにドリフト層となるエピタキシャル層の厚さを厚くする必要があるが、この場合、オン抵抗も上昇することになる。これに対し、ＩＧＢＴＱ１においては、高耐圧化を図るために、ｎ⁻型半導体領域ＮＲ２の厚さを厚くしても、ＩＧＢＴＱ１のオン動作時には伝導度変調が生じる。このため、パワーＭＯＳＦＥＴよりもオン抵抗を低くすることができるのである。つまり、ＩＧＢＴＱ１によれば、パワーＭＯＳＦＥＴと比較して、高耐圧化を図る場合であっても、低オン抵抗なデバイスを実現することができるのである。

続いて、ＩＧＢＴＱ１がターンオフする動作について説明する。ゲート電極ＧＥと、エミッタ領域となるｎ^＋型半導体領域ＥＲの間の電圧を低下させると、トレンチゲート構造をしたＭＯＳＦＥＴがターンオフする。この場合、ｐ^＋型半導体領域ＰＲ１からｎ⁻型半導体領域ＮＲ２への正孔注入が停止し、すでに注入された正孔も寿命がつきて減少する。残留している正孔は、エミッタ電極ＥＥ側へ直接流出して（テイル電流）、流出が完了した時点でＩＧＢＴＱ１はオフ状態となる。このようにしてＩＧＢＴＱ１をオン／オフ動作させることができる。

＜ダイオードの構造＞
次に、図４は、ダイオードＦＷＤが形成された半導体チップＣＨＰ２の外形形状を示す平面図である。図４では、半導体チップＣＨＰ２の主面（表面）が示されている。図４に示すように、本実施の形態における半導体チップＣＨＰ２の平面形状は、正方形形状をしている。そして、正方形形状をした半導体チップＣＨＰ２の表面には、アノード電極パッドＡＤＰが形成されている。一方、図示はしないが、半導体チップＣＨＰ２の表面とは反対側の裏面全体にわたって、カソード電極パッドが形成されている。

続いて、ダイオードＦＷＤのデバイス構造について説明する。図５は、ダイオードＦＷＤのデバイス構造を示す断面図である。図５において、半導体チップの裏面には、カソード電極ＣＤＥが形成されており、このカソード電極ＣＤＥ上にｎ^＋型半導体領域ＮＲ３が形成されている。そして、ｎ^＋型半導体領域ＮＲ３上にｎ⁻型半導体領域ＮＲ４が形成されており、ｎ⁻型半導体領域ＮＲ４上に、ｐ型半導体領域ＰＲ３が形成されている。ｐ型半導体領域ＰＲ３とｐ⁻型半導体領域ＰＲ４上には、アノード電極ＡＤＥ（アノード電極パッドＡＤＰ）が形成されている。アノード電極ＡＤＥは、例えば、アルミニウム−シリコンから構成されている。

＜ダイオードの動作＞
このように構成されたダイオードＦＷＤによれば、アノード電極ＡＤＥに正電圧を印加し、カソード電極ＣＤＥに負電圧を印加すると、ｎ⁻型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が順バイアスされ電流が流れる。一方、アノード電極ＡＤＥに負電圧を印加し、カソード電極ＣＤＥに正電圧を印加すると、ｎ⁻型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が逆バイアスされ電流が流れない。このようにして、整流機能を有するダイオードＦＷＤを動作させることができる。

＜ゲート制御回路の構成＞
続いて、図６は、ゲート制御回路ＧＣＣの回路ブロック構成を示す図である。図６では、３相誘導モータＭＴを駆動するインバータ回路ＩＮＶの３相のうちの１相を例に挙げて、この１相を制御するゲート制御回路ＧＣＣの構成について説明する。図６において、高圧電源（６００Ｖ）と電気的に接続される端子ＶＣＣと、グランドと電気的に接続される端子ＣＯＭとの間に、例えば、インバータ回路ＩＮＶの１相分を構成するハイサイドＩＧＢＴ（ＨＱ１）とローサイドＩＧＢＴ（ＬＱ１）とが直列接続されている。そして、ハイサイドＩＧＢＴ（ＨＱ１）とローサイドＩＧＢＴ（ＬＱ１）との間の中間ノードが端子Ｖｓを介して３相誘導モータＭＴと電気的に接続されている。

ここで、ゲート制御回路ＧＣＣは、ハイサイドＩＧＢＴ（ＨＱ１）のオン／オフ動作とローサイドＩＧＢＴ（ＬＱ１）のオン／オフ動作を制御するように構成されている。例えば、ゲート制御回路ＧＣＣは、ハイサイドＩＧＢＴ（ＨＱ１）のゲート電極に印加するゲート電圧を制御することにより、ハイサイドＩＧＢＴ（ＨＱ１）のオン／オフ動作を実現し、かつ、ローサイドＩＧＢＴ（ＬＱ１）のゲート電極に印加するゲート電圧を制御することにより、ローサイドＩＧＢＴ（ＬＱ１）のオン／オフ動作を実現する。

具体的に、ゲート制御回路ＧＣＣは、低圧電源と電気的に接続される端子ＶＤＤおよびグランドと電気的に接続される端子Ｖｓｓと接続されている。そして、ゲート制御回路ＧＣＣは、インバータ回路ＩＮＶの端子ＨＩＮおよび端子ＬＩＮから入力される入力信号を処理する入力信号処理回路ＩＳＣと、レベルシフト回路ＬＳＣと、ローサイド駆動回路ＬＤＣと、ハイサイド駆動回路ＨＤＣとを有している。

そして、ローサイド駆動回路ＬＤＣは、入力信号処理回路ＩＳＣから出力される処理信号に基づいて、ローサイドＩＧＢＴ（ＬＱ１）のゲート電極に印加するゲート電圧を制御する。例えば、ローサイド駆動回路ＬＤＣは、端子ＶｓｓからＧＮＤ電位（グランド電位）を入力し、このＧＮＤ電位を基準に生成されたゲート電圧をローサイドＩＧＢＴ（ＬＱ１）のゲート電極に供給する。ここで、ゲート電極に供給されるゲート電圧が、ＧＮＤ電位に対してしきい値電圧以上の場合、ローサイドＩＧＢＴ（ＬＱ１）はオンする一方、ゲート電極に供給されるゲート電圧が、ＧＮＤ電位に対してしきい値電圧未満の場合、ローサイドＩＧＢＴ（ＬＱ１）はオフする。このようにして、ローサイドＩＧＢＴ（ＬＱ１）のオン／オフ動作がローサイド駆動回路ＬＤＣによって制御されることになる。

一方、ハイサイド駆動回路ＨＤＣは、入力信号処理回路ＩＳＣの処理信号をレベルシフト回路ＬＳＣに入力した後、このレベルシフト回路ＬＳＣからの出力信号に基づいて、ハイサイドＩＧＢＴ（ＨＱ１）のゲート電極に印加するゲート電極を制御する。例えば、ハイサイド駆動回路ＨＤＣは、端子Ｖｓから基準となる基準電位を入力する。すなわち、ハイサイド駆動回路ＨＤＣでも、ハイサイドＩＧＢＴ（ＨＱ１）のゲート電極に印加するゲート電圧を生成する必要があるが、このゲート電圧を生成する際には、基準電位が必要となる。この点に関し、例えば、ローサイド駆動回路ＬＤＣで使用している端子Ｖｓｓから入力されるＧＮＤ電位を、ハイサイド駆動回路ＨＤＣで使用することが考えられるが、ハイサイド駆動回路ＨＤＣでは、端子Ｖｓｓから入力されるＧＮＤ電位を基準電位として使用することはできないのである。つまり、図６において、ローサイドＩＧＢＴ（ＬＱ１）は、ローサイドＩＧＢＴ（ＬＱ１）のエミッタ電位に対して、しきい値以上のゲート電圧を印加することにより、ローサイドＩＧＢＴ（ＬＱ１）をオンさせることができる。このため、ローサイドＩＧＢＴ（ＬＱ１）のゲート電圧は、ローサイドＩＧＢＴ（ＬＱ１）のエミッタ電位を基準に生成される。このとき、ローサイドＩＧＢＴ（ＬＱ１）のエミッタ電位は、ＧＮＤ電位と同電位であることから、ローサイドＩＧＢＴ（ＬＱ１）のゲート電圧は、端子Ｖｓｓから入力されるＧＮＤ電位を基準電圧として生成することができる。

これに対し、図６に示すように、ハイサイドＩＧＢＴ（ＨＱ１）でも、ハイサイドＩＧＢＴ（ＨＱ１）のエミッタ電位を基準電位に使用することになるが、このハイサイドＩＧＢＴ（ＨＱ１）のエミッタ電位は、ＧＮＤ電位から電源電位の間で変動することになる。つまり、ローサイドＩＧＢＴ（ＬＱ１）がオンしている場合には、ハイサイドＩＧＢＴ（ＨＱ１）のエミッタ電位は、ＧＮＤ電位と同電位となる。これに対し、ハイサイドＩＧＢＴ（ＨＱ１）がオンしている場合には、ハイサイドＩＧＢＴ（ＨＱ１）のエミッタ電位は、電源電位と同電位となる。このことは、ハイサイドＩＧＢＴ（ＨＱ１）をオンさせるためには、電源電位を基準としてゲート電圧を生成する必要があることを意味し、したがって、端子Ｖｓｓから入力されるＧＮＤ電位を基準にして、ハイサイドＩＧＢＴ（ＨＱ１）のゲート電極に印加するゲート電圧を生成することはできないのである。

このことから、ハイサイド駆動回路ＨＤＣでは、ハイサイドＩＧＢＴ（ＨＱ１）のエミッタ電位を端子Ｖｓから入力して、この端子Ｖｓから入力した電位を基準にして、ハイサイドＩＧＢＴ（ＨＱ１）のゲート電極に印加するゲート電圧を生成している。したがって、端子Ｖｓから入力する電位は、電源電位まで変動することになることから、この端子Ｖｓから入力する電位を基準として生成されるハイサイドＩＧＢＴ（ＨＱ１）のゲート電圧は、電源電位よりも高い電位が必要とされる。このことから、ハイサイド駆動回路ＨＤＣでは、例えば、端子ＶＢをインバータ回路ＩＮＶ（すなわち、図１１に示す半導体装置ＳＡ１）の外部に位置する低圧電源ＬＰＳ（１５Ｖ）と接続し、この端子ＶＢから入力される電位と、上述した端子Ｖｓから入力される電位とを使用することにより、電源電位よりも高いゲート電圧を生成している。このゲート電圧は、ハイサイド駆動回路ＨＤＣからハイサイドＩＧＢＴ（ＨＱ１）のゲート電極に供給される。以上のようにして、ゲート電極に供給されるゲート電圧が、基準電位に対してしきい値電圧以上の場合、ハイサイドＩＧＢＴ（ＨＱ１）はオンする一方、ゲート電極に供給されるゲート電圧が、基準電位に対してしきい値電圧未満の場合、ハイサイドＩＧＢＴ（ＨＱ１）はオフする。このようにして、ハイサイドＩＧＢＴ（ＨＱ１）のオン／オフ動作がハイサイド駆動回路ＨＤＣによって制御されることになる。

＜ゲート制御回路を具現化する半導体チップの構成＞
上述したゲート制御回路ＧＣＣは、例えば、集積回路を形成した半導体チップにより実現することができるが、ゲート制御回路ＧＣＣを具現化した半導体チップには、以下に示す特徴点がある。すなわち、ゲート制御回路ＧＣＣの構成要素である入力信号処理回路ＩＳＣやレベルシフト回路ＬＳＣやローサイド駆動回路ＬＤＣは、端子Ｖｓｓから供給されるＧＮＤ電位を基準にして回路設計されるため、半導体基板に作り込むことができる。これに対し、ハイサイド駆動回路ＨＤＣは、端子Ｖｓから供給される電源電位まで変動する電位を基準にして回路設計がされることから、半導体基板（端子Ｖｓｓ）とは分離して形成する必要がある。具体的に、ハイサイド駆動回路ＨＤＣは、高耐圧のフローティング構造が採用されて、ローサイド駆動回路ＬＤＣから独立した「浮島構造」が使用されている。そして、この「浮島構造」は、ローサイド駆動回路ＬＤＣとの信号のやり取りに制限があり、レベルシフト回路ＬＳＣを通じてパルス信号だけしか受け渡しができない。このことから、ハイサイド駆動回路ＨＤＣに必要とされるパッドは、「浮島構造」に形成する必要がある。以上のようにして、ゲート制御回路ＧＣＣを形成した半導体チップには、「浮島構造」が形成されている点に特徴点がある。

＜改善の検討＞
例えば、モータを制御するインバータを構成する半導体装置の実装構成としては、上述した特許文献１〜３に示すような構成がある。この構成に関し、本発明者が検討したところ、半導体装置の製造コストの削減や半導体装置の信頼性の向上を考慮すると、上述した特許文献１〜３に示される構成では、改善すべき検討事項があることを本発明者は見出した。そこで、以下では、まず、改善すべき検討事項について説明し、その後、改善すべき検討事項に対して工夫を施した本実施の形態における技術的思想について説明する。

例えば、モータを制御するインバータを具現化する半導体装置の構成例として、特許文献１の図５および特許文献２の図４に記載された構成が存在する。すなわち、インバータの構成要素であるＩＧＢＴ（スイッチング素子）が形成されたＩＧＢＴチップやダイオードが形成されたダイオードチップをチップ搭載部（リードフレーム）に搭載する。一方、ＩＧＢＴのスイッチング動作を制御する制御回路が形成された制御チップ（ドライバＩＣチップ）やチップ部品（例えば、ゲート抵抗などの受動部品）を配線基板（チップ搭載部上に配置された基板）に搭載する。

このような構成の場合、その表面に制御チップおよびチップ部品を平置きで搭載することを考慮して、平面視における外形サイズが比較的に大きい配線基板を準備する必要がある。言い換えると、少なくとも制御チップおよびチップ部品の総面積よりも大きな外形サイズから成る配線基板を使用する必要がある。このような外形サイズの大きな配線基板を使用することは、半導体装置の製造コストの上昇を招くことを意味する。

一方、近年では、制御チップの機能とチップ部品の機能を１つの半導体チップ（電子部品）で実現する技術が開発されている。

このような半導体チップを使用することにより、配線基板を使用することなく、複数の電子部品（少なくとも、制御チップ、ＩＧＢＴチップ、ダイオードチップ）を含む半導体装置を製造することが可能となる（例えば、特許文献３の図１参照）。

ここで、上述した特許文献３では、６個のＩＧＢＴチップを２個の制御チップで制御している。すなわち、ハイサイド用の３個のＩＧＢＴチップは、ハイサイド用の制御チップで制御され、ローサイド用の３個のＩＧＢＴチップは、ローサイド用の制御チップで制御される。このことから、例えば、２個の制御チップに製造ばらつきが生じた場合、２個の制御チップの性能にもばらつきが生じる可能性がある。具体的には、ハイサイド用のＩＧＢＴについてのスイッチング制御のタイミングと、ローサイド用のＩＧＢＴについてのスイッチング制御のタイミングにもばらつきが生じてしまうおそれがある。つまり、２個の制御チップを使用する場合、ＩＧＢＴのコントロール性が低下するおそれがあるのである。この結果、例えば、特許文献３に示す複数の制御チップを使用する構成では、半導体装置の性能向上を図る観点から、改善すべき点がある。

この改善すべき点に対して、例えば、以下に示す関連技術のように、１つの制御チップで、すべてのＩＧＢＴのスイッチング動作を制御することが考えられる。ここで、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。

図７は、関連技術において、３相インバータ回路を実現する半導体装置ＳＡ（Ｒ）の実装構成例を模式的に示す平面図である。図７に示すように、関連技術における半導体装置ＳＡ（Ｒ）は、ｘ方向に並ぶように、チップ搭載部ＴＡＢ１〜ＴＡＢ４が配列されており、これらのチップ搭載部ＴＡＢ１〜ＴＡＢ４の上側（ｙ方向側）にチップ搭載部ＴＡＢ５が配置されている。そして、チップ搭載部ＴＡＢ１には、Ｕ相に対応したハイサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＨＵ）と、Ｖ相に対応したハイサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＨＶ）と、Ｗ相に対応したハイサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＨＷ）とが搭載されている。また、チップ搭載部ＴＡＢ１には、それぞれダイオードが形成された半導体チップＣＨＰ２（ＨＵ）、ＣＨＰ２（ＨＶ）、ＣＨＰ２（ＨＷ）も搭載されている。

同様に、チップ搭載部ＴＡＢ２には、Ｕ相に対応したローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＵ）と、ダイオードが形成された半導体チップＣＨＰ２（ＬＵ）が搭載されている。また、チップ搭載部ＴＡＢ３には、Ｖ相に対応したローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＶ）と、ダイオードが形成された半導体チップＣＨＰ２（ＬＶ）が搭載されている。さらに、チップ搭載部ＴＡＢ４には、Ｗ相に対応したローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＷ）と、ダイオードが形成された半導体チップＣＨＰ２（ＬＷ）が搭載されている。

一方、導電部材ＨＬに接続されたチップ搭載部ＴＡＢ５には、３相インバータ回路のゲート制御回路がまとめて形成された半導体チップＣＨＰ３が搭載されている。

ここで、３相インバータ回路を構成するＩＧＢＴが形成された複数の半導体チップを区別する必要がないときには、本明細書では、単に「ＩＧＢＴチップ」と呼び、同様に、３相インバータ回路を構成するダイオードが形成された複数の半導体チップを区別する必要がないときには、本明細書では、単に「ダイオードチップ」と呼ぶことにする。

この場合、図７に示すように、半導体チップＣＨＰ３と６つのＩＧＢＴチップとは、それぞれワイヤＷで電気的に接続されている。このとき、図７に示す関連技術において、半導体チップＣＨＰ３は、６つのＩＧＢＴチップが配列されたｘ方向の中心に配置されている。言い換えると、封止体ＭＲの長辺（図７に示すｘ方向に沿って延びる辺）に沿って配置された６つのＩＧＢＴチップのうち、向かって左から３番目に配置されたＩＧＢＴチップと向かって左から４番目に配置されたＩＧＢＴチップとの間を通過するｙ方向に沿った仮想線上に、半導体チップＣＨＰ３は配置されている。この結果、関連技術においては、両端に配置されたＩＧＢＴチップと半導体チップＣＨＰ３とを接続するワイヤＷの長さが長くなる。すなわち、関連技術では、ｘ方向に並ぶように配置された６つのＩＧＢＴチップのそれぞれと、ｘ方向の中央部に配置された１つの半導体チップＣＨＰ３とを電気的に接続する。このことから、必然的に、一端部に配置されている半導体チップＣＨＰ１（ＨＵ）と半導体チップＣＨＰ３とを接続するワイヤＷと、他端部に配置されている半導体チップＣＨＰ１（ＬＷ）と半導体チップＣＨＰ３とを接続するワイヤＷ１の長さが最も長くなる。このように、ワイヤＷの長さが長くなると、例えば、封止体を形成するための樹脂封止工程において、樹脂の注入による圧力によって、長いワイヤＷのワイヤ流れが生じやすくなり、隣接するワイヤＷ間にショート不良が発生するおそれが高まる。さらには、ワイヤＷの長さが長くなるということは、ワイヤＷの寄生抵抗や寄生インダクタンスが増加することを意味し、これによって、半導体装置の電気的特性が劣化するおそれがある。

すなわち、関連技術では、３相インバータ回路のゲート制御回路をまとめて１つの半導体チップＣＨＰ３に形成することにより、ゲート制御回路を複数の半導体チップに分散形成する特許文献３に記載された技術に比べて、半導体装置の性能向上を図ることができる。一方、関連技術では、いままでの技術では顕在化しない改善の余地が顕在化することになる。具体的には、上述したように、１つの半導体チップＣＨＰ３と６つのＩＧＢＴチップのそれぞれとを電気的に接続しなければならない結果、複数のワイヤＷのうちの一部のワイヤＷの長さが長くなることに起因して、半導体装置の信頼性および半導体装置の電気的特性の観点から、改善の余地が存在することになるのである。

ここで、図７において、複数のワイヤＷのうちの一部のワイヤＷの長さが長くなることを抑制するために、ＩＧＢＴチップのレイアウト配置を変更することが考えられる。例えば、半導体チップＣＨＰ３の周囲（図７で言う左辺と右辺と下辺）に沿うように、６個のＩＧＢＴチップを分けて配置することが考えられる。この場合、全てのＩＧＢＴチップと半導体チップＣＨＰ３との間の距離を近づけることができるため、ワイヤＷの長さを短くすることができる。ところが、このレイアウト配置を採用すると、リードＬＤの引き回しが困難となる弊害が生まれる。すなわち、図７においては、半導体チップＣＨＰ３の周囲を囲むようにリードＬＤ１が配置されており、このリードＬＤ１と半導体チップＣＨＰ３とがワイヤＷで接続されている。しかしながら、半導体チップＣＨＰ３の周囲（図７で言う左辺と右辺と下辺）に沿うように、６個のＩＧＢＴチップを分けて配置すると、６個のＩＧＢＴチップが障害となって、半導体チップＣＨＰ３の近傍にまでリードＬＤ１を引き延ばすことができなくなる。この場合、半導体チップＣＨＰ３とリードＬＤ１とを接続するワイヤＷは、ＩＧＢＴチップを飛び越えて形成する必要がある。このことは、半導体チップＣＨＰ３とリードＬＤ１とを接続するワイヤＷの長さが長くなることを意味する。つまり、半導体チップＣＨＰ３の周囲（図７で言う左辺と右辺と下辺）に沿うように、６個のＩＧＢＴチップを分けて配置するレイアウトでは、半導体チップＣＨＰ３とＩＧＢＴチップとを接続するワイヤＷの長さを短くできる一方、リードＬＤ１の引き回しが困難となる結果、半導体チップＣＨＰ３とリードＬＤ１とを接続するワイヤＷの長さが長くなるという弊害が生じるのである。このことから、ワイヤＷの長さを短くするために、半導体チップＣＨＰ３の周囲（図７で言う左辺と右辺と下辺）に沿うように、６個のＩＧＢＴチップを分けて配置するレイアウト配置を採用することが有効とは言えないのである。したがって、図７に示すように、６個のＩＧＢＴチップをｘ方向に沿って略一列に配置するというレイアウトを採用しながら、複数のワイヤＷのうちの一部のワイヤＷの長さが長くなることを抑制する工夫が必要となる。

そこで、本実施の形態では、関連技術と同様に、３相インバータ回路のゲート制御回路をまとめて１つの半導体チップＣＨＰ３に形成する構成で、かつ、ｘ方向に沿って６個のＩＧＢＴチップを略一列に配置する構成を前提として、一部のワイヤＷの長さが長くなることに起因する半導体装置の信頼性の低下および半導体装置の電気的特性の劣化を抑制する工夫を施している。以下に、この工夫を施した本実施の形態における技術的思想について、図面を参照しながら説明する。

＜実施の形態における半導体装置の構成＞
＜＜回路ブロック構成＞＞
図８は、本実施の形態における半導体装置の回路ブロック構成を示す図である。この図８は、図１に示すインバータ回路ＩＮＶを実現する回路ブロック構成であり、図８において、本実施の形態における半導体装置は、６個のＩＧＢＴと６個のダイオードとゲート制御回路ＧＣＣを有しているとともに、２５個の外部端子を備えている。番号１と番号１３〜１７と番号２５の端子は、ノンコネクトの端子ＮＣである。また、番号２〜４の端子は、ゲート制御回路ＧＣＣと接続された端子ＶＢ１〜ＶＢ３であり、番号５〜７の端子は、ゲート制御回路ＧＣＣに入力信号を入力する端子ＨＩＮ１〜ＨＩＮ３である。さらに、番号８の端子は、ゲート制御回路ＧＣＣに低圧電源を供給する端子ＶＤＤであり、番号９の端子は、ゲート制御回路ＧＣＣにグランド電位を供給する端子Ｖｓｓである。また、番号１０〜１２の端子は、ゲート制御回路ＧＣＣに入力信号を入力する端子ＬＩＮ１〜ＬＩＮ３である。一方、番号１８の端子は、グランド電位と接続される端子ＮＷ（端子ＣＯＭ）であり、番号１９の端子も、グランド電位と接続される端子ＮＶ（端子ＣＯＭ）であり、番号２０の端子も、グランド電位と接続される端子ＮＵ（端子ＣＯＭ）である。また、番号２１の端子は、３相モータのＷ相と接続される端子Ｗ（端子Ｖｓ３）であり、番号２２の端子は、３相モータのＶ相と接続される端子Ｖ（端子Ｖｓ２）であり、番号２３の端子は、３相モータのＵ相と接続される端子Ｕ（端子Ｖｓ１）である。さらに、番号２４の端子は、高圧電源と接続される端子Ｐ（端子ＶＣＣ）である。

図９は、図８に示すゲート制御回路ＧＣＣの内部ブロック構成を示す図である。図９に示すように、ゲート制御回路ＧＣＣは、図６に示す単位ブロック構成がＵ相とＶ相とＷ相の各相に対応して設けられている。このとき、図９においては、図６に示す単位ブロック構成に示される符号の末尾に「１」が付されたものがＵ相に対応し、図６に示す単位ブロック構成に示される符号の末尾に「２」が付されたものがＶ相に対応し、図６に示す単位ブロック構成に示される符号の末尾に「３」が付されたものがＷ相に対応している。

＜＜ゲート制御回路を具現化する半導体チップの構成＞＞
図１０は、図９に示すゲート制御回路ＧＣＣを具現化する半導体チップＣＨＰ３の構成を示す模式図である。図１０に示すように、半導体チップＣＨＰ３には、Ｕ相に対応したハイサイド駆動回路ＨＤＣ１が形成された「浮島構造」と、Ｖ相に対応したハイサイド駆動回路ＨＤＣ２が形成された「浮島構造」と、Ｗ相に対応したハイサイド駆動回路ＨＤＣ２が形成された「浮島構造」が形成されている。このとき、本実施の形態における半導体チップＣＨＰ３では、３つの「浮島構造」は、ｙ方向に並ぶようにレイアウト配置されている。そして、「浮島構造」以外の領域に、ローサイド駆動回路ＬＤＣ１〜３と、レベルシフト回路ＬＳＣ１〜３と、入力信号処理回路ＩＳＣ１〜３が形成されている。

このように構成された本実施の形態における半導体チップＣＨＰ３によれば、３相インバータ回路を構成するゲート制御回路ＧＣＣを１つの半導体チップＣＨＰ３にまとめることができるため、３相インバータ回路を構成する半導体装置の製造コストを削減することができる利点を得ることができる。さらに、チップ間の性能ばらつきを考慮する必要がなくなるため、本実施の形態における半導体チップＣＨＰ３を使用することにより、ゲート制御回路ＧＣＣによるＩＧＢＴのコントロール性の向上を図ることができる。

＜＜実施の形態における半導体装置の実装構成＞＞
次に、本実施の形態における半導体装置の実装構成について説明する。図１１は、本実施の形態における半導体装置ＳＡ１の実装構成を模式的に示す平面図である。なお、図１１では、例えば、矩形形状をした封止体ＭＲを透視している。図１１において、本実施の形態における半導体装置ＳＡ１は、まず、矩形形状をした封止体ＭＲを有し、この封止体ＭＲは、辺Ｓ１と、この辺Ｓ１と対向する辺Ｓ２と、辺Ｓ１および辺Ｓ２に交差する辺Ｓ３と、辺Ｓ３と対向する辺Ｓ４とを有しており、これらの辺Ｓ１〜辺Ｓ４によって、封止体ＭＲの裏面が形成されている。すなわち、図１１は、封止体ＭＲの裏面側から見た平面図であり、図１２において向かって左側の面、すなわち、半導体チップＣＨＰ１（ＬＵ）、ＣＨＰ２（ＬＵ）が搭載されているチップ搭載部ＴＡＢ２の裏面ＢＳ側および半導体チップＣＨＰ３が搭載されているチップ搭載部ＴＡＢ５の裏面ＢＳ側に位置する封止体ＭＲの裏面ＢＳ（ＭＲ）側から見た平面図である。また、図１２に示すように、この裏面ＢＳ（ＭＲ）の反対の面が封止体ＭＲの表面ＦＳ（ＭＲ）となっており、裏面ＢＳ（ＭＲ）と表面ＦＳ（ＭＲ）とに挟まれた面が側面ＳＳ１（ＭＲ）および側面ＳＳ２（ＭＲ）である。このとき、半導体装置ＳＡ１が実装基板に実装された際、封止体ＭＲの裏面ＢＳ（ＭＲ）は、実装基板の半導体装置ＳＡ１が搭載された面と対向する面である。

次に、本実施の形態における半導体装置ＳＡ１は、−ｘ方向に並ぶように配置されたチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とチップ搭載部ＴＡＢ３とチップ搭載部ＴＡＢ４とを有している。そして、本実施の形態では、平面視において、辺Ｓ１と対向する封止体ＭＲの辺Ｓ２に沿って複数のリードＬＤ２（第２リード群）が配置されている。

チップ搭載部ＴＡＢ１〜ＴＡＢ４は、それぞれリードＬＤ２と電気的に接続されて、リードＬＤ２と一体的に形成されている。このリードＬＤ２は、封止体ＭＲの第２辺（側面）から突出しており、複数のリードＬＤ２には、チップ搭載部ＴＡＢ１〜ＴＡＢ４のそれぞれと一体的に形成されたリードＬＤ２の他に、例えば、ＧＮＤ電位（接地電位）が供給可能なグランドリードも含まれている。つまり、図１１に示す番号１８〜２５のそれぞれがリードＬＤ２を構成している。特に、番号１８〜２０のそれぞれがグランドリードであり、番号２１がＷ相と接続されるリードＬＤ２であり、番号２２がＶ相と接続されるリードＬＤ２であり、番号２３がＵ相と接続されるリードＬＤ２である。また、番号２４は、電源電位が供給可能なリードＬＤ２であり、番号２５は、どこにも電気的に接続されていないノンコネクトリードである。

一方、ｘ方向に並んだチップ搭載部ＴＡＢ１〜ＴＡＢ４の＋ｙ方向側に、チップ搭載部ＴＡＢ５が配置されている。そして、このチップ搭載部ＴＡＢ５は、支持リードＳＬによって固定されている。そして、例えば、図１１に示すように、平面視において、封止体ＭＲの辺Ｓ１に沿って複数のリードＬＤ１（第１リード群）が配置されている。封止体ＭＲの辺Ｓ１からは、複数のリードＬＤ１が突出しており、図１１では、番号１〜１７に示す１７本のリードＬＤ１が設けられている。

以上のことから、図１１に示すように、平面視において、ｘ方向に並んで配置された複数のリード（リード群）ＬＤ１と、複数のリードＬＤ１とはｙ方向に離間しながら、ｘ方向に並んで配置された複数のリード（リード群）ＬＤ２との間にチップ搭載部ＴＡＢ５が配置されている。そして、図１１に示すように、平面視において、複数のリード（リード群）ＬＤ１と複数のリード（リード群）ＬＤ２との間であって、かつ、チップ搭載部ＴＡＢ５と複数のリード（リード群）ＬＤ２との間に、ｘ方向に並ぶように複数のチップ搭載部ＴＡＢ１〜ＴＡＢ４が配置されていることになる。

続いて、図１１に示すように、チップ搭載部ＴＡＢ１には、Ｕ相に対応したハイサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＨＵ）と、Ｖ相に対応したハイサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＨＶ）と、Ｗ相に対応したハイサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＨＷ）とが搭載されている。また、チップ搭載部ＴＡＢ１には、それぞれダイオードが形成された半導体チップＣＨＰ２（ＨＵ）、半導体チップＣＨＰ２（ＨＶ）、半導体チップＣＨＰ２（ＨＷ）も搭載されている。

同様に、チップ搭載部ＴＡＢ２には、Ｕ相に対応したローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＵ）と、ダイオードが形成された半導体チップＣＨＰ２（ＬＵ）が搭載されている。また、チップ搭載部ＴＡＢ３には、Ｖ相に対応したローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＶ）と、ダイオードが形成された半導体チップＣＨＰ２（ＬＶ）が搭載されている。さらに、チップ搭載部ＴＡＢ４には、Ｗ相に対応したローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＷ）と、ダイオードが形成された半導体チップＣＨＰ２（ＬＷ）が搭載されている。

このとき、６個のＩＧＢＴチップである半導体チップＣＨＰ１（ＨＵ）と、半導体チップＣＨＰ１（ＨＶ）と、半導体チップＣＨＰ１（ＨＷ）と、半導体チップＣＨＰ１（ＬＵ）と、半導体チップＣＨＰ１（ＬＶ）と、半導体チップＣＨＰ１（ＬＷ）とは、図１１に示すように、封止体ＭＲの辺Ｓ２に沿って略一列に配置されていることになる。同様に、６個のダイオードチップである半導体チップＣＨＰ２（ＨＵ）と、半導体チップＣＨＰ２（ＨＶ）と、半導体チップＣＨＰ２（ＨＷ）と、半導体チップＣＨＰ２（ＬＵ）と、半導体チップＣＨＰ２（ＬＶ）と、半導体チップＣＨＰ２（ＬＷ）とは、図１１に示すように、封止体ＭＲの辺Ｓ２に沿って略一列に配置されている。また、各ＩＧＢＴチップの平面形状は四角形から成り、その外形サイズは、例えば３．０ｍｍ×３．０ｍｍである。一方、各ダイオードチップの平面形状は四角形から成り、その外形サイズは、例えば２．５ｍｍ×２．５ｍｍである。

なお、図１１に示すように、チップ搭載部ＴＡＢ１〜ＴＡＢ４のそれぞれに搭載されているＩＧＢＴチップは、ＩＧＢＴ（パワートランジスタ）を備え、ＩＧＢＴのゲート電極と電気的に接続されたゲート電極パッドが配置された表面を有する。このＩＧＢＴチップの表面は、封止体ＭＲの裏面と対向する面ということができる。

次に、図１１に示すように、チップ搭載部ＴＡＢ５には、ＩＧＢＴのオン／オフ動作（スイッチング動作）を制御するゲート制御回路が形成された半導体チップＣＨＰ３が搭載されているとともに、平面視において、この半導体チップＣＨＰ３の隣に位置するように中継基板が配置されている。この中継基板は、例えば、ＰＣＢ（Printed Circuit Board）を構成する材料と同一の材料や、半導体チップＣＨＰと同じ材料であるシリコンなどから構成され、この中継基板には、複数の配線が形成されている。つまり、この中継基板は、複数の配線が形成された配線基板ということができる。

具体的に、図１１に示すように、例えば、中継基板は２個存在し、一方の中継基板であるハイサイド用中継基板ＲＢ１が、半導体チップＣＨＰ３の右側の位置に配置され、他方の中継基板であるローサイド用中継基板ＲＢ２が、半導体チップＣＨＰ３の左側の位置に配置されている。したがって、平面視において、半導体チップＣＨＰ３は、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２との間に配置されていることになる。言い換えれば、平面視において、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２は、半導体チップＣＨＰ３を挟むように配置されているということもできる。なお、半導体チップＣＨＰ３の平面形状は四角形から成り、その外形サイズは、例えば３．５ｍｍ×３．５ｍｍである。一方、ハイサイド用中継基板ＲＢ１およびローサイド用中継基板ＲＢ２のそれぞれの平面形状は四角形から成り、その外形サイズは、例えば４．５ｍｍ×３．０ｍｍである。

ここで、例えば、ハイサイド用中継基板ＲＢ１には、複数の配線ＷＬ１が形成され、ローサイド用中継基板ＲＢ２には、複数の配線ＷＬ２が形成されている。このとき、例えば、図１１に示すように、ハイサイド用中継基板ＲＢ１に形成されている複数の配線ＷＬ１の配線パターンは、ローサイド用中継基板ＲＢ２に形成されている複数の配線ＷＬ２の配線パターンとは異なっている。ただし、ハイサイド用中継基板ＲＢ１に形成されている複数の配線ＷＬ１の配線パターンと、ローサイド用中継基板ＲＢ２に形成されている複数の配線ＷＬ２の配線パターンとを等しく構成することもできる。

なお、チップ搭載部ＴＡＢ５に搭載されている半導体チップＣＨＰ３は、ＩＧＢＴチップに形成されているＩＧＢＴのゲート電極を制御するゲート制御回路を備え、このゲート制御回路と電気的に接続された電極パッドが配置された表面を有する。この半導体チップＣＨＰ３の表面は、封止体ＭＲの裏面と対向する面ということができる。

本実施の形態における半導体装置ＳＡ１では、図１１に示すように、平面視において、封止体ＭＲの辺Ｓ１および辺Ｓ２と交差する方向（ｙ方向）に延在する仮想線ＶＬを境界とする一方の領域側（右側領域）に３個のハイサイド用半導体チップである半導体チップＣＨＰ１（ＨＵ）と半導体チップＣＨＰ１（ＨＶ）と半導体チップＣＨＰ１（ＨＷ）とが配置されている。一方、図１１に示すように、平面視において、仮想線ＶＬを境界とする他方の領域側（左側領域）に３個のローサイド用半導体チップである半導体チップＣＨＰ１（ＬＵ）と半導体チップＣＨＰ１（ＬＶ）と半導体チップＣＨＰ１（ＬＷ）とが配置されている。そして、図１１に示すように、平面視において、チップ搭載部ＴＡＢ５上に配置されている半導体チップＣＨＰ３は、仮想線ＶＬ上に配置されている。言い換えると、封止体ＭＲの長辺（図１１に示すｘ方向に沿って延びる辺Ｓ２）に沿って配置された６つのＩＧＢＴチップのうち、向かって左から３番目に配置されたＩＧＢＴチップ（半導体チップＣＨＰ１（ＬＵ））と向かって左から４番目に配置されたＩＧＢＴチップ（半導体チップＣＨＰ１（ＨＷ））との間を通過するｙ方向に沿った仮想線ＶＬ上に、半導体チップＣＨＰ３は配置されている。さらに、平面視において、仮想線ＶＬを境界とする一方の領域側（右側領域）にハイサイド用中継基板ＲＢ１が配置されている。言い換えると、封止体ＭＲの長辺（図１１に示すｘ方向に沿って延びる辺Ｓ２）に沿って配置された６つのＩＧＢＴチップのうち、向かって右から２番目に配置されたＩＧＢＴチップ（半導体チップＣＨＰ１（ＨＶ））を通過するｙ方向に沿った仮想線ＶＬ２上にハイサイド用中継基板ＲＢ１は配置されている。また、平面視において、仮想線ＶＬを境界とする他方の領域側（左側領域）にローサイド用基板ＲＢ２が配置されている。言い換えると、封止体ＭＲの長辺（図１１に示すｘ方向に沿って延びる辺Ｓ２）に沿って配置された６つのＩＧＢＴチップのうち、向かって左から２番目に配置されたＩＧＢＴチップ（半導体チップＣＨＰ１（ＬＶ））を通過するｙ方向に沿った仮想線ＶＬ３上にローサイド用中継基板ＲＢ２は配置されている。

続いて、図１１に示すように、半導体チップＣＨＰ３と複数のリードＬＤ１の一部とは、電気的に接続されている。また、半導体チップＣＨＰ３と複数のＩＧＢＴチップのそれぞれは、電気的に接続されている。さらに、複数のＩＧＢＴチップと複数のリードＬＤ２の一部とは、電気的に接続されている。

以下に、この接続関係について具体的に説明する。図１１において、例えば、番号５〜番号９に対応するリードＬＤ１と半導体チップＣＨＰ３とは、直接ワイヤＷ４を介して電気的に接続されている。一方、番号２〜番号４に対応するリードＬＤ１と半導体チップＣＨＰ３とは、半導体チップＣＨＰ３とハイサイド用中継基板ＲＢ１の配線ＷＬ１とを接続するワイヤＷ１と、ハイサイド用中継基板ＲＢ１の配線ＷＬ１と、ハイサイド用中継基板ＲＢ１の配線ＷＬ１とリードＬＤ１とを接続するワイヤＷ３と、を介して互いに電気的に接続されている。さらに、番号１０〜番号１２に対応するリードＬＤ１と半導体チップＣＨＰ３とは、半導体チップＣＨＰ３とローサイド用中継基板ＲＢ２の配線ＷＬ２とを接続するワイヤＷ１と、ローサイド用中継基板ＲＢ２の配線ＷＬ２と、ローサイド用中継基板ＲＢ２の配線ＷＬ２とリードＬＤ１とを接続するワイヤＷ３と、を介して互いに電気的に接続されている。したがって、本実施の形態においては、複数のリードＬＤ１のうちの少なくとも１つのリードＬＤ１と半導体チップＣＨＰ３とは、複数のワイヤＷ１、Ｗ３と、中継基板と、を介して電気的に接続されているということができる。

次に、図１１において、半導体チップＣＨＰ１（ＨＷ）と半導体チップＣＨＰ３とは、直接ワイヤＷ５を介して互いに電気的に接続され、かつ、半導体チップＣＨＰ１（ＬＵ）と半導体チップＣＨＰ３とは、直接ワイヤＷ５を介して互いに電気的に接続されている。一方、半導体チップＣＨＰ１（ＨＵ）と半導体チップＣＨＰ３とは、半導体チップＣＨＰ３とハイサイド用中継基板ＲＢ１の配線ＷＬ１とを接続するワイヤＷ１と、ハイサイド用中継基板ＲＢ１の配線ＷＬ１と、ハイサイド用中継基板ＲＢ１の配線ＷＬ１と半導体チップＣＨＰ１（ＨＵ）とを接続するワイヤＷ２と、を介して互いに電気的に接続されている。さらに、半導体チップＣＨＰ１（ＨＶ）と半導体チップＣＨＰ３も、半導体チップＣＨＰ３とハイサイド用中継基板ＲＢ１の配線ＷＬ１とを接続するワイヤＷ１と、ハイサイド用中継基板ＲＢ１の配線ＷＬ１と、ハイサイド用中継基板ＲＢ１の配線ＷＬ１と半導体チップＣＨＰ１（ＨＶ）とを接続するワイヤＷ２と、を介して互いに電気的に接続されている。

これに対し、半導体チップＣＨＰ１（ＬＶ）と半導体チップＣＨＰ３とは、半導体チップＣＨＰ３とローサイド用中継基板ＲＢ２の配線ＷＬ２とを接続するワイヤＷ１と、ローサイド用中継基板ＲＢ２の配線ＷＬ２と、ローサイド用中継基板ＲＢ２の配線ＷＬ２と半導体チップＣＨＰ１（ＬＶ）とを接続するワイヤＷ２と、を介して互いに電気的に接続されている。さらに、半導体チップＣＨＰ１（ＬＷ）と半導体チップＣＨＰ３も、半導体チップＣＨＰ３とローサイド用中継基板ＲＢ２の配線ＷＬ２とを接続するワイヤＷ１と、ローサイド用中継基板ＲＢ２の配線ＷＬ２と、ローサイド用中継基板ＲＢ２の配線ＷＬ２と半導体チップＣＨＰ１（ＬＷ）とを接続するワイヤＷ２と、を介して互いに電気的に接続されている。

さらに詳細には、図１１に示すように、３個のハイサイド用半導体チップ（半導体チップＣＨＰ１（ＨＵ）、ＣＨＰ１（ＨＶ）、ＣＨＰ１（ＨＷ））のうちの少なくとも１つのハイサイド用半導体チップと半導体チップＣＨＰ３とは、以下に示す２つの経路で電気的に接続されている。すなわち、半導体チップＣＨＰ３とハイサイド用中継基板ＲＢ１とを接続するワイヤＷ１と、ハイサイド用中継基板ＲＢ１と、ハイサイド用中継基板ＲＢ１とハイサイド用半導体チップのゲート電極パッドとを接続するワイヤＷ２と、を介する経路で接続されている。また、半導体チップＣＨＰ３とハイサイド用中継基板ＲＢ１とを接続するワイヤＷ１と、ハイサイド用中継基板ＲＢ１と、ハイサイド用中継基板ＲＢ１とハイサイド用半導体チップのエミッタ電極パッドとを接続するワイヤＷ２と、を介する別の経路でも接続されている。

一方、３個のローサイド用半導体チップ（半導体チップＣＨＰ１（ＬＵ）、ＣＨＰ１（ＬＶ）、ＣＨＰ１（ＬＷ））のうちの少なくとも１つのローサイド用半導体チップと半導体チップＣＨＰ３とは、以下に示す１つの経路で電気的に接続されている。すなわち、半導体チップＣＨＰ３とローサイド用中継基板ＲＢ２とを接続するワイヤＷ１と、ローサイド用中継基板ＲＢ２と、ローサイド用基板ＲＢ２とローサイド用半導体チップのゲート電極パッドとを接続するワイヤＷ２と、を介して電気的に接続されている。

以上のことから、図１１に示すように、本実施の形態における半導体装置ＳＡ１では、６個のＩＧＢＴチップのうちの少なくとも１つのＩＧＢＴチップと半導体チップＣＨＰ３とは、複数のワイヤＷ１、Ｗ２と、中継基板と、を介して互いに電気的に接続されている。

続いて、図１１に示すように、本実施の形態における半導体装置ＳＡ１では、６個のＩＧＢＴチップのそれぞれと、６個のダイオードチップのそれぞれと、リードＬＤ２とが、ワイヤＷ６で一体的に接続されている。具体的には、図１１に示すように、半導体チップＣＨＰ１（ＨＵ）のエミッタ電極パッドと、半導体チップＣＨＰ２（ＨＵ）のアノード電極パッドと、番号２３のリードＬＤ２とが１つのワイヤＷ６で一体的に接続され、半導体チップＣＨＰ１（ＨＶ）のエミッタ電極パッドと、半導体チップＣＨＰ２（ＨＶ）のアノード電極パッドと、番号２２のリードＬＤ２とが１つのワイヤＷ６で一体的に接続されている。同様に、半導体チップＣＨＰ１（ＨＷ）のエミッタ電極パッドと、半導体チップＣＨＰ２（ＨＷ）のアノード電極パッドと、番号２１のリードＬＤ２とが１つのワイヤＷ６で一体的に接続され、半導体チップＣＨＰ１（ＬＵ）のエミッタ電極パッドと、半導体チップＣＨＰ２（ＬＵ）のアノード電極パッドと、番号２０のリードＬＤ２とが１つのワイヤＷ６で一体的に接続されている。また、半導体チップＣＨＰ１（ＬＶ）のエミッタ電極パッドと、半導体チップＣＨＰ２（ＬＶ）のアノード電極パッドと、番号１９のリードＬＤ２とが１つのワイヤＷ６で一体的に接続され、半導体チップＣＨＰ１（ＬＷ）のエミッタ電極パッドと、半導体チップＣＨＰ２（ＬＷ）のアノード電極パッドと、番号１８のリードＬＤ２とが１つのワイヤＷ６で一体的に接続されている。

ここで、ワイヤＷ１〜Ｗ５のそれぞれは、例えば、金線や銅線から形成される一方、ワイヤＷ６は、例えば、アルミニウム線から形成され、ワイヤＷ１〜Ｗ５のそれぞれの径は、ワイヤＷ６の径よりも細くなっている。言い換えれば、ワイヤＷ６の径は、ワイヤＷ１〜Ｗ５のそれぞれの径よりも太くなっている。具体的な一例として、ワイヤＷ１〜Ｗ５のそれぞれの径は、約３０μｍ程度であり、ワイヤＷ６の径は、約３００μｍ程度である。

次に、図１２は、図１１のＡ−Ａ線で切断した断面図である。図１２において、封止体ＭＲで封止された内部には、チップ搭載部ＴＡＢ５が配置されており、このチップ搭載部ＴＡＢ５の裏面ＢＳ上に、接着部材ＡＤＨ１を介して半導体チップＣＨＰ３が搭載されている。さらに、封止体ＭＲで封止された内部には、チップ搭載部ＴＡＢ２が配置されており、このチップ搭載部ＴＡＢ２の裏面ＢＳ上に、接着部材ＡＤＨ２を介して半導体チップＣＨＰ１（ＬＵ）および半導体チップＣＨＰ２（ＬＵ）が搭載されている。なお、半導体チップＣＨＰ２（ＬＵ）は、図１１および図１２に示すように、半導体チップＣＨＰ１（ＬＵ）の隣に配置されている。

さらに、封止体ＭＲからは、リードＬＤ１の一部分とリードＬＤ２の一部分とが突出している。具体的に説明すると、封止体ＭＲは、チップ搭載部ＴＡＢ２、ＴＡＢ５の表面ＦＳ（裏面ＢＳとは反対側の面）側に位置する表面ＦＳ（ＭＲ）と、この表面ＦＳ（ＭＲ）とは反対側の裏面ＢＳ（ＭＲ）（チップ搭載部ＴＡＢ２、ＴＡＢ５の裏面ＢＳ側に位置する面）と、表面ＦＳ（ＭＲ）と裏面ＢＳ（ＭＲ）の間に位置する側面ＳＳ１（ＭＲ）、ＳＳ２（ＭＲ）と、を有している。そして、リードＬＤ１は側面ＳＳ１（ＭＲ）から突出し、さらに、封止体ＭＲの外側において封止体ＭＲの裏面ＢＳ（ＭＲ）側に向かって折り曲げられている。一方、リードＬＤ２は、リードＬＤ１が突出する側面ＳＳ１（ＭＲ）とは反対側の側面ＳＳ２（ＭＲ）から突出し、さらに、封止体ＭＲの外側において封止体ＭＲの裏面ＢＳ（ＭＲ）側に向かって折り曲げられている。

そして、リードＬＤ１と半導体チップＣＨＰ３とは、ワイヤ（銅ワイヤ）Ｗ４で電気的に接続され、かつ、半導体チップＣＨＰ３と半導体チップＣＨＰ１（ＬＵ）とは、ワイヤ（銅ワイヤ）Ｗ５で電気的に接続されている。また、半導体チップＣＨＰ１（ＬＵ）と半導体チップＣＨＰ２（ＬＵ）とは、ワイヤ（アルミニウムワイヤ）Ｗ６で電気的に接続され、かつ、半導体チップＣＨＰ２（ＬＵ）とリードＬＤ２とは、ワイヤ（アルミニウムワイヤ）Ｗ６で電気的に接続されている。

ここで、接着部材ＡＤＨ１と接着部材ＡＤＨ２とは、同種類の接着部材から構成してもよいし、異なる種類の接着部材から構成してもよい。

以上のようして、本実施の形態における半導体装置ＳＡ１が実装構成されている。

＜実施の形態における特徴＞
次に、本実施の形態における特徴点について説明する。本実施の形態における特徴点は、複数の第２電子部品のうちの一部の第２電子部品と第１電子部品とが、第１電子部品と基板とを接続する第１ワイヤと、基板と、基板と第２電子部品とを接続する第２ワイヤと、を介して電気的に接続されている点にある。つまり、本実施の形態における特徴点は、複数の第２電子部品のうちの一部の第２電子部品と第１電子部品とが、中継基板に形成された配線を介して、電気的に接続されている点にある。

具体的には、例えば、図１１に示すように、ＩＧＢＴのオン／オフ動作を制御する制御回路が形成された半導体チップＣＨＰ３（第１電子部品）と、複数のＩＧＢＴチップのうちの半導体チップＣＨＰ１（ＨＵ）（第２電子部品）とが、ハイサイド用中継基板ＲＢ１を介して電気的に接続されている。すなわち、半導体チップＣＨＰ１（ＨＵ）と半導体チップＣＨＰ３とが、ワイヤＷ１と、ハイサイド用中継基板ＲＢ１と、ワイヤＷ２と、を介して電気的に接続されている。同様に、例えば、図１１に示すように、ＩＧＢＴのオン／オフ動作を制御する制御回路が形成された半導体チップＣＨＰ３と、複数のＩＧＢＴチップのうちの半導体チップＣＨＰ１（ＬＷ）とが、ローサイド用中継基板ＲＢ２を介して電気的に接続されている。すなわち、半導体チップＣＨＰ１（ＬＷ）と半導体チップＣＨＰ３とが、ワイヤＷ１と、ローサイド用中継基板ＲＢ２と、ワイヤＷ２と、を介して電気的に接続されている。これにより、本実施の形態における半導体装置ＳＡ１によれば、以下に示す利点を得ることができる。

（１）例えば、図７に示す関連技術における半導体装置ＳＡ（Ｒ）では、ｘ方向に沿って一列に配列された６つのＩＧＢＴチップのそれぞれと、１つの半導体チップＣＨＰ３とを直接ワイヤＷで接続する構成が採用されている。この構成の場合、例えば、図７に示すように、半導体チップＣＨＰ３から離れた半導体チップＣＨＰ１（ＨＵ）と半導体チップＣＨＰ３との接続に使用されるワイヤＷの長さが長くなってしまう。このように、ワイヤＷの長さが長くなると、例えば、封止体を形成するための樹脂封止工程において、樹脂の注入による圧力によって、長いワイヤＷのワイヤ流れが生じやすくなり、隣接するワイヤＷ間にショート不良が発生するおそれがある。さらには、ワイヤＷの長さが長くなるということは、ワイヤＷの寄生抵抗や寄生インダクタンスが増加することを意味し、これによって、半導体装置の電気的特性が劣化することになる。すなわち、６つのＩＧＢＴチップのそれぞれと、１つの半導体チップＣＨＰ３とを直接ワイヤＷで接続する関連技術に示す構成では、複数のワイヤＷのうちの一部のワイヤＷの長さが長くなることに起因して、半導体装置ＳＡ（Ｒ）の信頼性の低下や電気的特性の劣化を招くことになるのである。

これに対し、本実施の形態における半導体装置ＳＡ１では、例えば、図１１に示すように、半導体チップＣＨＰ３が搭載されたチップ搭載部ＴＡＢ５上であって、半導体チップＣＨＰ３の隣にハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２とを配置している。そして、半導体チップＣＨＰ３から離れた半導体チップＣＨＰ１（ＨＵ）と半導体チップＣＨＰ３とを、直接ワイヤで接続するのではなく、半導体チップＣＨＰ３とハイサイド用中継基板ＲＢ１とを接続するワイヤＷ１と、ハイサイド用中継基板ＲＢ１と、ハイサイド用中継基板ＲＢ１と半導体チップＣＨＰ１（ＨＵ）とを接続するワイヤＷ２と、を介して電気的に接続している。同様に、半導体チップＣＨＰ３から離れた半導体チップＣＨＰ１（ＬＷ）と半導体チップＣＨＰ３とを、直接ワイヤで接続するのではなく、半導体チップＣＨＰ３とローサイド用中継基板ＲＢ２とを接続するワイヤＷ１と、ローサイド用中継基板ＲＢ２と、ローサイド用中継基板ＲＢ２と半導体チップＣＨＰ１（ＬＷ）とを接続するワイヤＷ２と、を介して電気的に接続している。

これにより、本実施の形態によれば、半導体チップＣＨＰ３と半導体チップＣＨＰ１（ＨＵ）とを直接ワイヤで接続する構成に比べて、ワイヤＷ１やワイヤＷ２の長さを短くすることができる。同様に、本実施の形態によれば、半導体チップＣＨＰ３と半導体チップＣＨＰ１（ＬＷ）とを直接ワイヤで接続する構成に比べて、ワイヤＷ１やワイヤＷ２の長さを短くすることができる。この結果、本実施の形態によれば、ワイヤの長さが長くなることに起因するワイヤ流れによるショート不良や、寄生抵抗と寄生インダクタンスの増加を抑制することができる。このように、本実施の形態における特徴点によれば、制御チップである半導体チップＣＨＰ３とＩＧＢＴチップとの接続に、ハイサイド用中継基板ＲＢ１やローサイド用中継基板ＲＢ２を介在させることによって、ワイヤの長さを短くすることができるため、半導体装置ＳＡ１の信頼性向上および性能向上を図ることができる。

（２）さらに、本実施の形態では、例えば、半導体チップＣＨＰ３から離れた番号２のリードＬＤ１と半導体チップＣＨＰ３とを、直接ワイヤで接続するのではなく、半導体チップＣＨＰ３とハイサイド用中継基板ＲＢ１とを接続するワイヤＷ１と、ハイサイド用中継基板ＲＢ１と、ハイサイド用中継基板ＲＢ１とリードＬＤ２とを接続するワイヤＷ３と、を介して電気的に接続している。同様に、例えば、半導体チップＣＨＰ３から離れた番号１２のリードＬＤ１と半導体チップＣＨＰ３とを、直接ワイヤで接続するのではなく、半導体チップＣＨＰ３とローサイド用中継基板ＲＢ２とを接続するワイヤＷ１と、ローサイド用中継基板ＲＢ２と、ローサイド用中継基板ＲＢ２とリードＬＤ１とを接続するワイヤＷ３と、を介して電気的に接続している。

これにより、本実施の形態によれば、半導体チップＣＨＰ３と番号２のリードＬＤ１とを直接ワイヤで接続する構成に比べて、ワイヤＷ１やワイヤＷ３の長さを短くすることができる。同様に、本実施の形態によれば、半導体チップＣＨＰ３と番号１２のリードＬＤ１とを直接ワイヤで接続する構成に比べて、ワイヤＷ１やワイヤＷ３の長さを短くすることができる。この結果、本実施の形態によれば、ワイヤの長さが長くなることに起因するワイヤ流れによるショート不良や、寄生抵抗と寄生インダクタンスの増加を抑制することができる。このことから、本実施の形態における特徴点によれば、制御チップである半導体チップＣＨＰ３と一部のリードＬＤ１との接続に、ハイサイド用中継基板ＲＢ１やローサイド用中継基板ＲＢ２を介在させることによって、ワイヤの長さを短くすることができるため、半導体装置ＳＡ１の信頼性向上および性能向上を図ることができる。

このように、本実施の形態における特徴点によれば、半導体チップＣＨＰ３と一部のＩＧＢＴチップとの接続だけでなく、半導体チップＣＨＰ３と一部のリードＬＤ１との接続にも、ハイサイド用中継基板ＲＢ１やローサイド用中継基板ＲＢ２を介在させている。この結果、本実施の形態によれば、半導体チップＣＨＰ３と一部のＩＧＢＴチップとの接続するワイヤ（Ｗ１、Ｗ２）の長さを短くできるだけでなく、半導体チップＣＨＰ３と一部のリードＬＤ１とを接続するワイヤ（Ｗ１、Ｗ３）の長さも短くすることができる。したがって、この点からも、本実施の形態によれば、半導体装置ＳＡ１の信頼性向上および性能向上を図ることができることになる。

（３）特に、本実施の形態では、半導体チップＣＨＰ３と一部のリードＬＤ１との接続にも、ハイサイド用中継基板ＲＢ１やローサイド用中継基板ＲＢ２を使用することによって、ワイヤ（Ｗ１、Ｗ３）の長さを短くすることができるだけでなく、リードＬＤ１の長さも短くすることができる。以下に、この点について説明する。

例えば、図７に示す関連技術では、リードＬＤ１と半導体チップＣＨＰ３とを接続するワイヤＷを短くするために、半導体チップＣＨＰ３が搭載されているチップ搭載部ＴＡＢ５の近傍にまで、リードＬＤ１を延在させている。この場合、リードＬＤ１の長さが長くなる。リードＬＤ１の長さが長くなると、樹脂封止工程における樹脂の注入圧力や搬送工程における外力によって、リードＬＤ１が変形しやすくなり、ワイヤボンディング工程におけるボンダビリティの低下を招くおそれがある。すなわち、リードＬＤ１の長さが長くなることは、半導体装置ＳＡ１の信頼性の低下を招く要因となるのである。

この点に関し、本実施の形態では、図１１に示すように、半導体チップＣＨＰ３が搭載されるチップ搭載部ＴＡＢ５の平面サイズを大きくして、ハイサイド用中継基板ＲＢ１やローサイド用中継基板ＲＢ２を配置している、このため、本実施の形態では、関連技術に比べて、リードＬＤ１の長さを長くすることなく、チップ搭載部ＴＡＢ５の周囲近傍にリードＬＤ１を配置できることになる。このことは、本実施の形態によれば、リードＬＤ１の長さを短くすることができることを意味する。この結果、本実施の形態によれば、リードＬＤ１の長さが長くなることに起因するリードＬＤ１の変形を抑制することができることになり、これによって、ワイヤボンディング工程におけるボンダビリティの低下を抑制することができる。すなわち、本実施の形態によれば、ワイヤ（Ｗ１、Ｗ２、Ｗ３）の長さを短くできるだけでなく、リードＬＤ１の長さを短くできることによっても、半導体装置ＳＡ１の信頼性を向上することができるのである。

（４）例えば、半導体チップＣＨＰ３を搭載するチップ搭載部ＴＡＢ５自体を大面積の配線基板から構成することも考えられるが、この構成の場合、リードフレームの他に、平面サイズの大きな配線基板が必要となり、半導体装置の製造コストの上昇を招くことになる。これに対し、本実施の形態では、図１１に示すように、リードフレームを構成するチップ搭載部ＴＡＢ５を使用することを前提として、このチップ搭載部ＴＡＢ５上に半導体チップＣＨＰ３を搭載しているとともに、ハイサイド用中継基板ＲＢ１およびローサイド用中継基板ＲＢ２を配置している。この場合、ハイサイド用中継基板ＲＢ１およびローサイド用中継基板ＲＢ２自体のサイズを必要最小限に小さくすることが可能となり、これによって、半導体装置ＳＡ１の製造コストの上昇を抑制することができる。つまり、本実施の形態では、チップ搭載部ＴＡＢ５自体を大型の配線基板から構成するのではなく、小型のハイサイド用中継基板ＲＢ１およびローサイド用中継基板ＲＢ２をチップ搭載部ＴＡＢ５上で半導体チップＣＨＰ３の隣に配置する構成を採用している。この結果、本実施の形態によれば、ハイサイド用中継基板ＲＢ１およびローサイド用中継基板ＲＢ２自体のサイズを縮小化することができることから、ハイサイド用中継基板ＲＢ１およびローサイド用中継基板ＲＢ２の製造コストが安価となり、これによって、半導体装置ＳＡ１の製造コストの上昇を抑制することができることになる。

（５）さらに、本実施の形態では、チップ搭載部ＴＡＢ５と半導体チップＣＨＰ３とを接着部材で接着するとともに、チップ搭載部ＴＡＢ５とハイサイド用中継基板ＲＢ１とを接着部材で接着し、チップ搭載部ＴＡＢ５とローサイド用中継基板ＲＢ２とを接着部材で接着している。このとき、例えば、チップ搭載部ＴＡＢ５と半導体チップＣＨＰ３とを接着する接着部材と、チップ搭載部ＴＡＢ５とハイサイド用中継基板ＲＢ１（ローサイド用中継基板ＲＢ２）とを接着する接着部材とを同種類の接着部材から構成することができる。例えば、接着部材としては、半田や銀ペーストや絶縁ペーストなどを使用することができる。同種類の接着部材を使用する場合、チップ搭載部ＴＡＢ上に半導体チップＣＨＰ３とハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２とを搭載する組立工程を簡略化することができることになり、これによって、半導体装置ＳＡ１の製造コストを削減できる。ただし、本実施の形態では、これに限らず、チップ搭載部ＴＡＢ５と半導体チップＣＨＰ３とを接着する接着部材と、チップ搭載部ＴＡＢ５とハイサイド用中継基板ＲＢ１（ローサイド用中継基板ＲＢ２）とを接着する接着部材とを異なる種類の接着部材から構成することもできる。なお、半導体装置ＳＡ１の製造コストの削減効果を高める観点からは、チップ搭載部ＴＡＢ５とハイサイド用中継基板ＲＢ１（ローサイド用中継基板ＲＢ２）とを接着する接着部材を、ＩＧＢＴチップやダイオードチップの接着に使用される接着部材と同種類の接着部材（半田や銀ペーストなどの導電性接着部材）とすることもでき、この場合、さらに、組立工程の簡略化を図ることができる。

（６）また、本実施の形態によれば、リードフレームを変更することなく、ハイサイド用中継基板ＲＢ１に形成されている配線ＷＬ１のパターン変更やローサイド用中継基板ＲＢ２に形成されている配線ＷＬ２のパターン変更によって、異なるリードＬＤ１への接続変更、半導体チップＣＨＰ３の変更、ＩＧＢＴチップの変更などに対応することができる。すなわち、本実施の形態によれば、ハイサイド用中継基板ＲＢ１やローサイド用中継基板ＲＢ２のパターン変更によって、半導体装置ＳＡ１の設計変更に対して、フレキシブルに対応することが可能となる。このように、本実施の形態における半導体装置ＳＡ１は、信頼性向上や性能向上を図ることができるだけでなく、汎用性に優れた技術を提供できる点でも有用な技術的思想である。

（７）次に、本実施の形態におけるさらなる特徴点は、図１１に示すように、中継基板として、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２とを別々に設けている点にある。例えば、ハイサイド用中継基板ＲＢ１は、番号２〜番号４のリードＬＤ１と電気的に接続されるが、この番号２〜番号４のリードＬＤ１には、６００Ｖ程度の高電圧が印加される。したがって、ハイサイド用中継基板ＲＢ１に形成されている複数の配線ＷＬ１間の絶縁耐圧を確保する必要がある。この点に関し、本実施の形態では、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２とを別々に設けているため、ハイサイド用中継基板ＲＢ１に対して、高電圧に対する絶縁耐性を充分に確保する観点から専用設計することができる。さらに、図１１に示すように、ハイサイドスイッチング素子を構成する２個のＩＧＢＴチップ（半導体チップＣＨＰ１（ＨＵ）、ＣＨＰ１（ＨＶ））は、それぞれ、ゲート用ワイヤ（Ｗ２）とエミッタ用ワイヤ（Ｗ２）の２本のワイヤによって、ハイサイド用中継基板ＲＢ１と電気的に接続されている。したがって、ハイサイド用中継基板ＲＢ１に形成される配線ＷＬ１の本数も多くなる。この観点からも、本実施の形態では、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２とを別々に設けているため、ハイサイド用中継基板ＲＢ１に対して、配線パターンを最適化することができる。すなわち、本実施の形態では、高電圧に対する絶縁耐性と、配線ＷＬ１の本数とを考慮して、ハイサイド用中継基板ＲＢ１の構成を最適化することができる。

一方、ローサイド用中継基板ＲＢ２は、例えば、１５Ｖ程度の低電圧が印加されるリードＬＤ１と電気的に接続されている。このため、ローサイド用中継基板ＲＢ２は、ハイサイド用中継基板ＲＢ１よりも絶縁耐性を確保する必要がなくなる。さらには、図１１に示すように、ローサイドスイッチング素子を構成する２個のＩＧＢＴチップ（半導体チップＣＨＰ１（ＬＶ）、ＣＨＰ１（ＬＷ））は、それぞれ、ゲート用ワイヤ（Ｗ２）の１本のワイヤによって、ローサイド用中継基板ＲＢ２と電気的に接続されている。したがって、ローサイド用中継基板ＲＢ２に形成されている配線ＷＬ２の本数は、ハイサイド用中継基板ＲＢ１に形成される配線ＷＬ１の本数よりも少なくなる。このように、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２とに要求される機能が異なる。このため、本実施の形態のように、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２とを別々に設けている構成を採用すると、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２のそれぞれを最適化することができる。例えば、ローサイド用中継基板ＲＢ２は、ハイサイド用中継基板ＲＢ１に比べて、配線間の絶縁距離を確保する必要がなくなる点と、配線の本数が減少する結果、小型化を図ることができる。

（８）さらに、本実施の形態では、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２とを別々に設けることを前提として、図１１に示すように、半導体チップＣＨＰ３を挟むように、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２とを配置している。これは、以下に示す理由による。すなわち、図１１において、仮想線ＶＬの右側領域にハイサイドスイッチング素子を構成する３個のＩＧＢＴチップ（半導体チップＣＨＰ１（ＨＵ）、ＣＨＰ１（ＨＶ）、ＣＨＰ１（ＨＷ））が配置され、仮想線ＶＬの左側領域にローサイドスイッチング素子を構成する３個のＩＧＢＴチップ（半導体チップＣＨＰ１（ＬＵ）、ＣＨＰ１（ＬＶ）、ＣＨＰ１（ＬＷ））が配置されている。

この構成を前提として、ワイヤ（Ｗ１、Ｗ２）の長さを短くすることを考えると、例えば、図１１に示す半導体チップＣＨＰ３の両側にハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２とを配置することが望ましいことになる。なぜなら、半導体チップＣＨＰ３を仮想線ＶＬ上に配置し、仮想線ＶＬの右側領域にハイサイド用中継基板ＲＢ１を配置し、かつ、仮想線ＶＬの左側領域にローサイド用中継基板ＲＢ２を配置する構成は、半導体チップＣＨＰ３による６個のＩＧＢＴチップの制御性を確保しながら、ワイヤ（Ｗ１、Ｗ２）の長さを短くできる最も自然な配置と考えることができるからである。

そして、本実施の形態では、半導体チップＣＨＰ３を挟むように、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２とを配置する構成を前提として、特に、半導体チップＣＨＰ３とハイサイド用中継基板ＲＢ１とを接続するワイヤＷ１を短くするため、半導体チップＣＨＰ３内のレイアウト配置にも工夫を施している。すなわち、図１１に示すように、半導体チップＣＨＰ３のハイサイド用中継基板ＲＢ１側の辺に、ハイサイド用中継基板ＲＢ１と接続される３つの「浮島構造」を配置している。これにより、本実施の形態によれば、図１１に示すように、半導体チップＣＨＰ３内の３つの「浮島構造」とハイサイド用中継基板ＲＢ１との間の距離を近づけることができ、これによって、「浮島構造」とハイサイド用中継基板ＲＢ１とを接続するワイヤＷ１の長さを短くすることができる。

（９）本実施の形態では、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２とを別々に設けている。このとき、それぞれの中継基板（ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２）の機能の最適化を図る場合には、ハイサイド用中継基板ＲＢ１の平面サイズおよび配線パターンと、ローサイド用中継基板ＲＢ２の平面サイズと配線パターンは相違することになる。ただし、本実施の形態における技術的思想は、これに限らず、ハイサイド用中継基板ＲＢ１の平面サイズおよび配線パターンと、ローサイド用中継基板ＲＢ２の平面サイズと配線パターンとを共通化することもできる。この場合、例えば、ローサイド用中継基板ＲＢ２においては、不要な配線も存在することになるが、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２の共通化を図ることによって、製造コストを削減することができる効果が得られる。

＜実施の形態における半導体装置の製造方法＞
本実施の形態における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。

まず、本実施の形態における半導体装置の製造工程について、フローチャートを参照しながら簡単に説明し、その後、各工程に対応した図面を参照しながら詳細に説明する。

図１３は、本実施の形態における半導体装置の製造工程の流れを示すフローチャートである。図１３において、集積回路が形成されたウェハを準備し、このウェハに対してダイシングを実施することにより、ウェハに形成されているチップ領域を個片化して、ウェハから複数の半導体チップを取得する（Ｓ１０１）。

次に、複数のチップ搭載部および複数のリードを備えるリードフレーム（Ｌ／Ｆ）を準備する。そして、このリードフレームに形成されている複数のチップ搭載部上にＩＧＢＴチップとダイオードチップとを搭載する（ＩＧＢＴ／ＦＷＤダイアタッチ）（Ｓ１０２）。その後、他のチップ搭載部上に、制御チップ（ＨＶＩＣ）および中継基板を搭載する（ＨＶＩＣ／中継基板ダイアタッチ）（Ｓ１０３）。

続いて、ＩＧＢＴチップとダイオードチップとリードとをアルミニウムワイヤ（Ａｌワイヤ）で電気的に接続する（Ａｌワイヤボンディング）（Ｓ１０４）。その後、制御チップとリード、制御チップとＩＧＢＴチップ、制御チップと中継基板、中継基板とＩＧＢＴチップとを銅ワイヤ（Ｃｕワイヤ）で電気的に接続する（Ｃｕワイヤボンディング）（Ｓ１０５）。

そして、ＩＧＢＴチップ、ダイオードチップ、制御チップ、中継基板、アルミニウムワイヤ、銅ワイヤ、リードの一部分を封止体で封止する（Ｓ１０６）。次に、封止体から露出しているリードの表面にメッキ膜を形成する（Ｓ１０７）。その後、封止体の上面にマークを形成した後、リードフレームを切断して、封止体から露出するリードを成形することにより、半導体装置を取得する。（Ｓ１０８）。続いて、この半導体装置に対して、電気的特性検査や外観検査などのテスト工程を実施した後（Ｓ１０９）、テスト工程で良品と判断された半導体装置を梱包し（Ｓ１１０）、梱包された半導体装置を出荷する（Ｓ１１１）。以上のようにして、本実施の形態における半導体装置を製造することができる。

以下では、具体的に、図面を参照しながら、本実施の形態における半導体装置の製造工程について説明する。

１．リードフレームの準備工程
まず、図１４に示すように、例えば、銅材などから構成されるリードフレームＬＦを準備する。このリードフレームＬＦには、チップ搭載部ＴＡＢ１〜ＴＡＢ５と複数のリードＬＤ１と複数のリードＬＤ２と支持リードＳＬが設けられている。このとき、複数のリードＬＤ２の一部とチップ搭載部ＴＡＢ１〜ＴＡＢ４のそれぞれとは一体的に形成されており、複数のリードＬＤ２は、リードフレームＬＦの枠体と接続されている。また、複数のリードＬＤ１もリードフレームＬＦの枠体と接続されている。また、支持リードＳＬによって、チップ搭載部ＴＡＢ５が支持されている。チップ搭載部ＴＡＢ１〜ＴＡＢ４は、ｘ方向に沿って配置されている。言い換えれば、チップ搭載部ＴＡＢ１〜ＴＡＢ４は、複数のリードＬＤ２が配列されている方向に沿って配置されているということもできる。そして、チップ搭載部ＴＡＢ５は、複数のリードＬＤ１と、少なくともｘ方向に並んで配置されたチップ搭載部ＴＡＢ１〜ＴＡＢ３との間に配置されている。

２．ダイボンディング工程
続いて、図１５に示すように、チップ搭載部ＴＡＢ１上に、例えば、導電性接着部材（融点が３００℃程度の高融点半田や銀ペースト）を介して、インバータのハイサイドスイッチング素子（Ｕ相、Ｖ相、Ｗ相）として機能するＩＧＢＴが形成された半導体チップＣＨＰ１（ＨＵ）、半導体チップＣＨＰ１（ＨＶ）、半導体チップＣＨＰ１（ＨＷ）を搭載する。同様に、チップ搭載部ＴＡＢ１上に、導電性接着部材を介して、ダイオードが形成された半導体チップＣＨＰ２（ＨＵ）、半導体チップＣＨＰ２（ＨＶ）、半導体チップＣＨＰ２（ＨＷ）を搭載する。また、チップ搭載部ＴＡＢ２上に、導電性接着部材を介して、インバータのローサイドスイッチング素子（Ｕ相）として機能するＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＵ）を搭載するとともに、ダイオードが形成された半導体チップＣＨＰ２（ＬＵ）を搭載する。同様に、チップ搭載部ＴＡＢ３上に、導電性接着部材を介して、インバータのローサイドスイッチング素子（Ｖ相）として機能するＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＶ）を搭載するとともに、ダイオードが形成された半導体チップＣＨＰ２（ＬＶ）を搭載する。また、チップ搭載部ＴＡＢ４上に、導電性接着部材を介して、インバータのローサイドスイッチング素子（Ｗ相）として機能するＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＷ）を搭載するとともに、ダイオードが形成された半導体チップＣＨＰ２（ＬＷ）を搭載する。

その後、図１６に示すように、チップ搭載部ＴＡＢ５上に、導電性接着部材を介して、ゲート制御回路が形成された制御チップである半導体チップＣＨＰ３を搭載する。また、チップ搭載部ＴＡＢ５上に、導電性接着部材を介して、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２も搭載する。このとき、図１６に示すように、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２とに挟まれるように、半導体チップＣＨＰ３が配置される。本実施の形態では、ハイサイド用中継基板ＲＢ１に複数の配線ＷＬ１が形成され、かつ、ローサイド用中継基板ＲＢ２に複数の配線ＷＬ２が形成されている。ここで、例えば、図１６に示すように、ハイサイド用中継基板ＲＢ１に形成されている複数の配線ＷＬ１のパターンと、ローサイド用中継基板ＲＢ２に形成されている複数の配線ＷＬ２のパターンとが同一パターンとすることができる。すなわち、ハイサイド用中継基板ＲＢ１およびローサイド用中継基板ＲＢ２として、共通の配線パターンを有する中継基板を使用することができる。この場合、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２として、個別の中継基板を用意する必要がなくなるため、製造コストの削減を図ることができる。つまり、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２との部品の共通化によって、半導体装置の製造コストを削減することができる。

さらに、本実施の形態では、チップ搭載部ＴＡＢ１〜ＴＡＢ４とＩＧＢＴチップ（ダイオードチップ）とを接着する導電性接着部材と、チップ搭載部ＴＡＢ５と半導体チップＣＨＰ３とを接着する導電性接着部材と、チップ搭載部ＴＡＢ５と中継基板（ハイサイド用中継基板ＲＢ１およびローサイド用中継基板ＲＢ２）とを接着する導電性接着部材との共通化を図っている。これにより、本実施の形態によれば、ダイボンディング工程の簡略化を図ることができ、これによって、半導体装置の製造コストを削減することができる。

３．ワイヤボンディング工程
次に、図１７に示すように、ＩＧＢＴチップとダイオードチップとリードＬＤ２とを、例えば、アルミニウムワイヤからなるワイヤＷ６によって電気的に接続する。具体的には、半導体チップＣＨＰ１（ＨＵ）のエミッタ電極パッドと、半導体チップＣＨＰ２（ＨＵ）のアノード電極パッドと、１本のリードＬＤ２とをワイヤＷ６で電気的に接続する。同様に、半導体チップＣＨＰ１（ＨＶ）のエミッタ電極パッドと、半導体チップＣＨＰ２（ＨＶ）のアノード電極パッドと、１本のリードＬＤ２とをワイヤＷ６で電気的に接続する。また、半導体チップＣＨＰ１（ＨＷ）のエミッタ電極パッドと、半導体チップＣＨＰ２（ＨＷ）のアノード電極パッドと、１本のリードＬＤ２とをワイヤＷ６で電気的に接続する。さらに、半導体チップＣＨＰ１（ＬＵ）のエミッタ電極パッドと、半導体チップＣＨＰ２（ＬＵ）のアノード電極パッドと、１本のリードＬＤ２とをワイヤＷ６で電気的に接続する。同様に、半導体チップＣＨＰ１（ＬＶ）のエミッタ電極パッドと、半導体チップＣＨＰ２（ＬＶ）のアノード電極パッドと、１本のリードＬＤ２とをワイヤＷ６で電気的に接続する。また、半導体チップＣＨＰ１（ＬＷ）のエミッタ電極パッドと、半導体チップＣＨＰ２（ＬＷ）のアノード電極パッドと、１本のリードＬＤ２とをワイヤＷ６で電気的に接続する。

続いて、図１８に示すように、半導体チップＣＨＰ３とハイサイド用中継基板ＲＢ１とを、金線や銅線からなる複数本のワイヤＷ１で電気的に接続し、かつ、半導体チップＣＨＰ３とローサイド用中継基板ＲＢ２とを、複数本のワイヤＷ１で電気的に接続する。

さらに、ハイサイド用中継基板ＲＢ１と半導体チップＣＨＰ１（ＨＵ）とを２本のワイヤＷ２（ゲート用ワイヤ＋エミッタ用ワイヤ）で電気的に接続し、かつ、ハイサイド用中継基板ＲＢ１と半導体チップＣＨＰ１（ＨＶ）とを２本のワイヤＷ２（ゲート用ワイヤ＋エミッタ用ワイヤ）で電気的に接続する。

また、半導体チップＣＨＰ３と半導体チップＣＨＰ１（ＨＷ）とを２本のワイヤＷ５（ゲート用ワイヤ＋エミッタ用ワイヤ）で電気的に接続する。

さらに、半導体チップＣＨＰ３と半導体チップＣＨＰ１（ＬＵ）とを１本のワイヤＷ５で電気的に接続する。また、ローサイド用中継基板ＲＢ２と半導体チップＣＨＰ１（ＬＶ）とを１本のワイヤＷ２（ゲート用ワイヤ）で電気的に接続し、かつ、ローサイド用中継基板ＲＢ２と半導体チップＣＨＰ１（ＬＷ）とを１本のワイヤＷ２（ゲート用ワイヤ）で電気的に接続する。

また、半導体チップＣＨＰ３と複数のリードＬＤ１の一部とを複数のワイヤＷ４で電気的に接続し、かつ、ハイサイド用中継基板ＲＢ１と複数のリードＬＤ１の一部とを複数本のワイヤＷ３で電気的に接続する。

このようにして、本実施の形態におけるワイヤボンディング工程が実施される。本実施の形態におけるワイヤボンディング工程によれば、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２とを使用することにより、ワイヤＷ１〜Ｗ５の中に、長さが長くなるワイヤの発生を抑制することができる。つまり、本実施の形態におけるワイヤボンディング工程では、１本のワイヤによる接続ではワイヤ長が長くなってしまう部品間の接続を、ハイサイド用中継基板ＲＢ１やローサイド用中継基板ＲＢ２を介在させた複数本のワイヤ接続で置き換えることより、ワイヤ長の長いワイヤの発生を抑制している。すなわち、本実施の形態によれば、ワイヤＷ１〜Ｗ５のすべてのワイヤ長を短くすることができる。

４．モールド工程（封止工程）
次に、図１９に示すように、半導体チップＣＨＰ１（ＨＵ）、ＣＨＰ１（ＨＶ）、ＣＨＰ１（ＨＷ）、半導体チップＣＨＰ１（ＬＵ）、ＣＨＰ１（ＬＶ）、ＣＨＰ１（ＬＷ）、半導体チップＣＨＰ２（ＨＵ）、ＣＨＰ２（ＨＶ）、ＣＨＰ２（ＨＷ）、半導体チップＣＨＰ２（ＬＵ）、ＣＨＰ２（ＬＶ）、ＣＨＰ２（ＬＷ）を樹脂からなる封止体ＭＲで封止する。ここで、封止体ＭＲによって、チップ搭載部ＴＡＢ１〜ＴＡＢ５、ワイヤＷ１〜Ｗ６、複数のリードＬＤ１のそれぞれの一部分、複数のリードＬＤ２のそれぞれの一部分も封止される。

ワイヤＷ１〜Ｗ６には、モールド工程における樹脂の注入圧力が加わることになるが、本実施の形態では、ワイヤＷ１〜Ｗ６のワイヤ長が短くなっている。このため、樹脂の注入圧力に起因するワイヤ流れが発生しにくく、隣接するワイヤ間のショート不良を抑制することができる。この結果、本実施の形態における半導体装置の製造方法によれば、半導体装置の信頼性を向上することができるとともに、半導体装置の製造歩留りを向上できる。

５．外装メッキ工程
その後、図示はしないが、リードフレームＬＦに設けられているタイバーを切断する。そして、図２０に示すように、封止体ＭＲから露出する複数のリードＬＤ１のそれぞれの一部分の表面と、複数のリードＬＤ２のそれぞれの一部分の表面とに導体膜であるメッキ膜ＰＦを形成する。

６．マーキング工程
次に、図２１（ａ）に示すように、樹脂からなる封止体ＭＲの表面に製品名や型番などの情報（マーク）を形成する。なお、マークの形成方法としては、印刷方式により印字する方法やレーザを封止体の表面に照射することによって刻印する方法を使用できる。

７．個片化工程＋リード成形工程
その後、リードＬＤ１およびリードＬＤ２を切断した後、図２１（ｂ）に示すように、リードＬＤ１およびリードＬＤ２に対して折り曲げ加工を施すことにより、リードＬＤ１およびリードＬＤ２を成形する。

そして、例えば、電気的特性検査や外観検査などのテスト工程を実施した後、良品と判定された半導体装置が梱包されて出荷される。以上のようにして、本実施の形態における半導体装置を製造することができる。

＜変形例＞
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

＜＜変形例１＞＞
図２２は、前記実施の形態の変形例１における半導体装置ＳＡ２の平面構成を示す平面図である。図２２に示す本変形例１における半導体装置ＳＡ２と、図１１に示す前記実施の形態における半導体装置ＳＡ１の構成上の相違点は、以下の点にある。すなわち、図１１に示す前記実施の形態における半導体装置ＳＡ１では、チップ搭載部ＴＡＢ５の裏面上に、半導体チップＣＨＰ３を挟むようにハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２が配置されている。これに対し、図２２に示す本変形例１における半導体装置ＳＡ２では、チップ搭載部ＴＡＢ５の左側に偏って半導体チップＣＨＰ３が配置され、この半導体チップＣＨＰ３の右隣に１個の中継基板ＲＢ３が配置されている。そして、この中継基板ＲＢ３は、複数の配線ＷＬ３を有し、かつ、半導体チップＣＨＰ３の高耐圧部である「浮島構造」とワイヤＷ１で電気的に接続されているともに、半導体チップＣＨＰ３の低耐圧部ともワイヤＷ１とも電気的に接続されている。さらに、本変形例１における中継基板ＲＢ３は、インバータのハイサイドスイッチング素子を構成するＩＧＢＴが形成された半導体チップＣＨＰ１（ＨＵ）、ＣＨＰ１（ＨＶ）、ＣＨＰ１（ＨＷ）とワイヤＷ２で電気的に接続され、かつ、インバータのローサイドスイッチング素子を構成するＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＵ）ともワイヤＷ２で電気的に接続されている。一方、本変形例１においても、中継基板ＲＢ３は、複数のリードＬＤ１の一部とワイヤＷ３で電気的に接続されている。

このように構成されている本変形例１における半導体装置ＳＡ２でも、１本のワイヤによる接続ではワイヤ長が長くなってしまう部品間の接続を、中継基板ＲＢ３を介在させた複数本のワイヤ接続で置き換えることより、ワイヤ長の長いワイヤの発生を抑制することができる。したがって、本変形例１における半導体装置ＳＡ２でも、前記実施の形態における半導体装置ＳＡ１とほぼ同様の効果を得ることができる。

ただし、本変形例１における中継基板ＲＢ３は、前記実施の形態における中継基板のように、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２とが別れていない。このため、ハイサイド用やローサイド用に適した専用設計による絶縁耐性の最適化や配線本数の最適化を図る観点からは、前記実施の形態における半導体装置ＳＡ１の方が望ましい。一方、ハイサイド用中継基板ＲＢ１とローサイド用中継基板ＲＢ２とを分ける場合には、無駄なダミー配線を設けることなく中継基板の共通化を図ることが難しくなる。この点に関し、本変形例１における中継基板ＲＢ３によれば、１種類の中継基板しか使用しないため、無駄なダミー配線を設けることなく、中継基板の共通化を図ることができる。

＜＜変形例２＞＞
前記実施の形態では、「パワートランジスタ」として、ＩＧＢＴを使用する例について説明したが、前記実施の形態における技術的思想は、これに限らず、例えば、「パワートランジスタ」として、パワーＭＯＳＦＥＴを使用する構成にも適用することができる。パワーＭＯＳＦＥＴには、必然的に寄生ダイオードであるボディダイオードが形成され、このボディダイオードがフリーホイールダイオードの機能を果たすことになることから、例えば、図２３に示すように、ダイオードを設ける必要はなくなる。

＜＜変形例３＞＞
前記実施の形態では、半導体装置のパッケージ構造として、例えば、ＤＩＰ（Dual Inline package）を例に挙げて説明したが、前記実施の形態における技術的思想は、これに限らず、ＳＯＰ（Small Outline Package）やＳＯＮ（Small Outline Non-Leaded Package）のパッケージ構造にも適用することができる。

＜＜変形例４＞＞
前記実施の形態では、中継基板として、配線を有する基板を例に挙げて説明したが、前記実施の形態における技術的思想は、これに限らず、例えば、前記実施の形態で説明したリードフレームと同様の材料を中継基板として適用することもできる。但し、リードフレームを中継基板として用いる場合には、チップ搭載部ＴＡＢ５と導通しないよう、絶縁性の接着部材（絶縁ペースト）を介してリードフレームから成る中継基板をチップ搭載部ＴＡＢ５上に搭載することが好ましい。

＜＜変形例５＞＞
前記実施の形態における半導体装置は、インバータを実現する電子部品から構成されていたが、さらに、付加機能を実現する電子部品を含んでいてもよい。

＜＜変形例６＞＞
前記実施の形態では、例えば、図１１に示すように、封止体ＭＲの長辺（図１１に示すｘ方向に沿って延びる辺Ｓ２）に沿って配置された６つのＩＧＢＴチップのうち、向かって右から２番目に配置されたＩＧＢＴチップ（半導体チップＣＨＰ１（ＨＶ））を通過するｙ方向に沿った仮想線ＶＬ２上にハイサイド用中継基板ＲＢ１を配置する例について説明した。ただし、前記実施の形態における技術的思想は、これに限らず、６つのＩＧＢＴチップのうち、向かって右から１番目に配置されたＩＧＢＴチップ（半導体チップＣＨＰ１（ＨＵ））と、向かって右から２番目に配置されたＩＧＢＴチップ（半導体チップＣＨＰ１（ＨＶ））との間を通過するｙ方向に沿った仮想線上にハイサイド用中継基板ＲＢ１を配置してもよい。

同様に、前記実施の形態では、例えば、図１１に示すように、封止体ＭＲの長辺（図１１に示すｘ方向に沿って延びる辺Ｓ２）に沿って配置された６つのＩＧＢＴチップのうち、向かって左から２番目に配置されたＩＧＢＴチップ（半導体チップＣＨＰ１（ＬＶ））を通過するｙ方向に沿った仮想線ＶＬ３上にローサイド用中継基板ＲＢ２を配置する例について説明した。ただし、前記実施の形態における技術的思想は、これに限らず、６つのＩＧＢＴチップのうち、向かって左から１番目に配置されたＩＧＢＴチップ（半導体チップＣＨＰ１（ＬＷ））と、向かって左から２番目に配置されたＩＧＢＴチップ（半導体チップＣＨＰ１（ＬＶ））との間を通過するｙ方向に沿った仮想線上にローサイド用中継基板ＲＢ２を配置してもよい。

＜＜変形例７＞＞
前記実施の形態では、例えば、図１１に示すように、半導体チップＣＨＰ１（ＨＶ）と半導体チップＣＨＰ３とをワイヤＷ１とハイサイド用中継基板ＲＢ１とワイヤＷ２を介して電気的に接続する構成例について説明した。ただし、半導体チップＣＨＰ３の外形サイズが大きく、半導体チップＣＨＰ１（ＨＶ）と半導体チップＣＨＰ３との距離が近くなる場合には、半導体チップＣＨＰ１（ＨＶ）と半導体チップＣＨＰ３とを直接ワイヤＷ５で電気的に接続してもよい。

同様に、前記実施の形態では、例えば、図１１に示すように、半導体チップＣＨＰ１（ＬＶ）と半導体チップＣＨＰ３とをワイヤＷ１とローサイド用中継基板ＲＢ２とワイヤＷ２を介して電気的に接続する構成例について説明した。ただし、半導体チップＣＨＰ３の外形サイズが大きく、半導体チップＣＨＰ１（ＬＶ）と半導体チップＣＨＰ３との距離が近くなる場合には、半導体チップＣＨＰ１（ＬＶ）と半導体チップＣＨＰ３とを直接ワイヤＷ５で電気的に接続してもよい。

＜＜変形例８＞＞
前記実施の形態で説明した技術的思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせることもできる。

前記実施の形態は、以下の形態を含む。

（付記１）
以下の工程を含む、半導体装置の製造方法：
（ａ）平面視において、第１方向に沿って配置された第１リード群と、前記第１リード群とは離間して、前記第１方向に沿って配置された第２リード群と、前記第１リード群と前記第２リード群との間に配置された第１部品搭載部と、前記第１リード群と前記第２リード群との間に配置され、かつ、前記第１部品搭載部と前記第２リード群との間に配置された複数の第２部品搭載部と、を有するリードフレームを準備する工程、
（ｂ）前記複数の第２部品搭載部に、前記第１方向に沿って複数の第２電子部品を搭載する工程、
（ｃ）前記第１部品搭載部に、第１電子部品と、平面視において前記第１電子部品の隣に配置される基板とを搭載する工程、
（ｄ）前記第２電子部品と前記第２リード群の一部とを電気的に接続する工程、
（ｅ）前記第１電子部品と前記第１リード群の一部とを電気的に接続し、かつ、前記第１電子部品と前記複数の第２電子部品のそれぞれとを電気的に接続する工程、
（ｆ）前記第１電子部品と前記基板と前記第２電子部品とを封止体で封止する工程、
ここで、前記（ｅ）工程は、前記複数の第２電子部品のうちの一部の第２電子部品と前記第１電子部品とを、前記第１電子部品と前記基板とを接続する第１ワイヤと、前記基板と、前記基板と前記一部の第２電子部品とを接続する第２ワイヤと、を介して電気的に接続する工程を含む。

ＡＤＨ１ 接着部材（第１接着部材、第２接着部材）
ＡＤＨ２ 接着部材（第３接着部材）
ＣＨＰ１（ＨＵ） 半導体チップ（第２電子部品、ハイサイド用半導体チップ）
ＣＨＰ１（ＨＶ） 半導体チップ（第２電子部品、ハイサイド用半導体チップ）
ＣＨＰ１（ＨＷ） 半導体チップ（第２電子部品、ハイサイド用半導体チップ）
ＣＨＰ１（ＬＵ） 半導体チップ（第２電子部品、ローサイド用半導体チップ）
ＣＨＰ１（ＬＶ） 半導体チップ（第２電子部品、ローサイド用半導体チップ）
ＣＨＰ１（ＬＷ） 半導体チップ（第２電子部品、ローサイド用半導体チップ）
ＣＨＰ２（ＨＵ） 半導体チップ（第３電子部品）
ＣＨＰ２（ＨＶ） 半導体チップ（第３電子部品）
ＣＨＰ２（ＨＷ） 半導体チップ（第３電子部品）
ＣＨＰ２（ＬＵ） 半導体チップ（第３電子部品）
ＣＨＰ２（ＬＶ） 半導体チップ（第３電子部品）
ＣＨＰ２（ＬＷ） 半導体チップ（第３電子部品）
ＣＨＰ３ 半導体チップ（第１電子部品）
ＬＤ１ リード（第１リード）
ＬＤ２ リード（第２リード）
ＭＲ 封止体
ＲＢ１ ハイサイド用中継基板（基板、ハイサイド用基板）
ＲＢ２ ローサイド用中継基板（基板、ローサイド用基板）
ＴＡＢ１〜４ チップ搭載部（第２部品搭載部）
ＴＡＢ５ チップ搭載部（第１部品搭載部）
ＶＬ 仮想線
ＶＬ２ 仮想線
ＶＬ３ 仮想線
Ｗ１ ワイヤ（第１ワイヤ、第３ワイヤ、第１ゲート用ワイヤ、第３ゲート用ワイヤ、第１エミッタ用ワイヤ）
Ｗ２ ワイヤ（第２ワイヤ、第２ゲート用ワイヤ、第４ゲート用ワイヤ、第２エミッタ用ワイヤ））
Ｗ３ ワイヤ（第４ワイヤ）
Ｗ４ ワイヤ
Ｗ５ ワイヤ
Ｗ６ ワイヤ
ＷＬ１ 配線
ＷＬ２ 配線
ＷＬ３ 配線

Claims (16)

1. 平面形状が矩形形状からなる封止体と、
   平面視において、前記封止体の第１辺に沿って配置された第１リード群と、
   平面視において、前記第１辺と対向する前記封止体の第２辺に沿って配置された第２リード群と、
   平面視において、前記第１リード群と前記第２リード群との間に配置された第１部品搭載部と、
   平面視において、前記第１リード群と前記第２リード群との間に配置され、かつ、前記第１部品搭載部と前記第２リード群との間に配置された複数の第２部品搭載部と、
   前記封止体で封止され、かつ、前記第１部品搭載部に搭載された第１電子部品と、
   前記封止体で封止され、かつ、前記第１部品搭載部に搭載され、かつ、平面視において前記第１電子部品の隣に配置された基板と、
   前記封止体で封止され、かつ、前記複数の第２部品搭載部に搭載された複数の第２電子部品と、
   を含み、
   前記複数の第２電子部品は、前記封止体の前記第２辺に沿って配置され、
   前記第１電子部品と前記第１リード群の一部とは、電気的に接続され、
   前記第１電子部品と前記複数の第２電子部品のそれぞれは、電気的に接続され、
   前記第２電子部品と前記第２リード群の一部とは、電気的に接続され、
   前記複数の第２電子部品のうちの一部の第２電子部品と前記第１電子部品とは、前記第１電子部品と前記基板とを接続する第１ワイヤと、前記基板と、前記基板と前記一部の第２電子部品とを接続する第２ワイヤと、を介して電気的に接続されている、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記基板には、配線が形成され、
   前記第１ワイヤは、前記第１電子部品と前記基板の前記配線とを接続し、
   前記第２ワイヤは、前記第２電子部品と前記基板の前記配線とを接続する、半導体装置。
3. 請求項１に記載の半導体装置において、
   前記基板は、複数存在する、半導体装置。
4. 請求項３に記載の半導体装置において、
   複数の前記基板のそれぞれには、配線が形成され、
   複数の前記基板のそれぞれに形成されている前記配線のパターンは異なる、半導体装置。
5. 請求項３に記載の半導体装置において、
   複数の前記基板のそれぞれには、配線が形成され、
   複数の前記基板のそれぞれに形成されている前記配線のパターンは等しい、半導体装置。
6. 請求項３に記載の半導体装置において、
   前記基板は、２個存在し、
   平面視において、前記第１電子部品は、２個の前記基板の間に配置されている、半導体装置。
7. 請求項１に記載の半導体装置において、
   前記第１部品搭載部と前記第１電子部品とは、第１接着部材で接着され、
   前記第１部品搭載部と前記基板とは、第２接着部材で接着され、
   前記第１接着部材と、前記第２接着部材とは、同種類の材料から構成されている、半導体装置。
8. 請求項７に記載の半導体装置において、
   前記第２部品搭載部と前記第２電子部品とは、第３接着部材で接着され、
   前記第１接着部材と、前記第２接着部材と、前記第３接着部材とは、同種類の材料から構成されている、半導体装置。
9. 請求項１に記載の半導体装置において、
   前記第１リード群のうちの一部の第１リードと前記第１電子部品とは、前記第１電子部品と前記基板とを接続する第３ワイヤと、前記基板と、前記基板と前記一部の第１リードとを接続する第４ワイヤと、を介して電気的に接続されている、半導体装置。
10. 請求項１に記載の半導体装置において、
    前記半導体装置は、インバータの構成要素である、半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記複数の第２電子部品のそれぞれは、前記インバータのスイッチング素子として機能するパワートランジスタが形成された第２半導体チップであり、
    前記第１電子部品は、前記第２半導体チップに形成されている前記パワートランジスタのオン／オフ動作を制御する制御回路が形成された第１半導体チップである、半導体装置。
12. 請求項１１に記載の半導体装置において、
    前記インバータは、前記パワートランジスタと逆並列に接続されたダイオードを有し、
    複数の前記第２半導体チップのそれぞれに形成されている前記パワートランジスタは、絶縁ゲートバイポーラトランジスタであり、
    前記半導体装置は、前記複数の第２部品搭載部に搭載された複数の第３電子部品を含み、
    前記複数の第３電子部品のそれぞれは、前記ダイオードが形成された第３半導体チップである、半導体装置。
13. 請求項１１に記載の半導体装置において、
    前記半導体装置は、３相インバータの構成要素であり、
    複数の前記第２半導体チップは、ハイサイドスイッチング素子として機能する前記パワートランジスタが形成された３個のハイサイド用半導体チップと、ローサイドスイッチング素子として機能する前記パワートランジスタが形成された３個のローサイド用半導体チップから構成されている、半導体装置。
14. 請求項１３に記載の半導体装置において、
    平面視において、前記封止体の前記第１辺および前記第２辺と交差する方向に延在する仮想線を境界とする一方の領域側に前記３個のハイサイド用半導体チップが配置され、
    平面視において、前記仮想線を境界とする他方の領域側に前記３個のローサイド用半導体チップが配置されている、半導体装置。
15. 請求項１４に記載の半導体装置において、
    前記基板は、２個存在し、
    ２個の前記基板は、ハイサイド用基板とローサイド用基板であり、
    平面視において、前記第１半導体チップは、前記仮想線上に配置され、
    平面視において、前記仮想線を境界とする前記一方の領域側に前記ハイサイド用基板が配置され、
    平面視において、前記仮想線を境界とする前記他方の領域側に前記ローサイド用基板が配置されている、半導体装置。
16. 請求項１５に記載の半導体装置において、
    前記パワートランジスタは、絶縁ゲートバイポーラトランジスタであり、
    前記３個のハイサイド用半導体チップのうちの一部のハイサイド用半導体チップと前記第１半導体チップとは、前記第１半導体チップと前記ハイサイド用基板とを接続する第１ゲート用ワイヤと、前記ハイサイド用基板と、前記ハイサイド用基板と前記一部のハイサイド用半導体チップのゲート電極パッドとを接続する第２ゲート用ワイヤと、を介して電気的に接続され、かつ、前記第１半導体チップと前記ハイサイド用基板とを接続する第１エミッタ用ワイヤと、前記ハイサイド用基板と、前記ハイサイド用基板と前記一部のハイサイド用半導体チップのエミッタ電極パッドとを接続する第２エミッタ用ワイヤと、を介して電気的に接続され、
    前記３個のローサイド用半導体チップのうちの一部のローサイド用半導体チップと前記第１半導体チップとは、前記第１半導体チップと前記ローサイド用基板とを接続する第３ゲート用ワイヤと、前記ローサイド用基板と、前記ローサイド用基板と前記一部のローサイド用半導体チップのゲート電極パッドとを接続する第４ゲート用ワイヤと、を介して電気的に接続されている、半導体装置。