JP2016539510A - 基板近傍の熱伝導性が改善された多結晶性ｃｖｄダイヤモンドを含む半導体デバイス構造体 - Google Patents

基板近傍の熱伝導性が改善された多結晶性ｃｖｄダイヤモンドを含む半導体デバイス構造体 Download PDF

Info

Publication number
JP2016539510A
JP2016539510A JP2016540296A JP2016540296A JP2016539510A JP 2016539510 A JP2016539510 A JP 2016539510A JP 2016540296 A JP2016540296 A JP 2016540296A JP 2016540296 A JP2016540296 A JP 2016540296A JP 2016539510 A JP2016539510 A JP 2016539510A
Authority
JP
Japan
Prior art keywords
diamond
layer
nucleation
semiconductor device
device structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016540296A
Other languages
English (en)
Other versions
JP6262352B2 (ja
Inventor
フィローズ ナーサル−フェーイリ
フィローズ ナーサル−フェーイリ
Original Assignee
アールエフエイチアイシー コーポレイション
アールエフエイチアイシー コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by アールエフエイチアイシー コーポレイション, アールエフエイチアイシー コーポレイション filed Critical アールエフエイチアイシー コーポレイション
Publication of JP2016539510A publication Critical patent/JP2016539510A/ja
Application granted granted Critical
Publication of JP6262352B2 publication Critical patent/JP6262352B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0227—Pretreatment of the material to be coated by cleaning or etching
    • C23C16/0245—Pretreatment of the material to be coated by cleaning or etching by etching with a plasma
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0254—Physical treatment to alter the texture of the surface, e.g. scratching or polishing
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/26—Deposition of carbon only
    • C23C16/27—Diamond only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02444—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02527—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3732—Diamonds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)
  • Carbon And Carbon Compounds (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

III-V化合物半導体材料の層；多結晶性CVDダイヤモンド材料の層；及びIII-V化合物半導体材料の層と多結晶性CVDダイヤモンド材料の層との間の界面領域(この界面領域には、多結晶性CVDダイヤモンド成長の初期核生成段階中にIII-V化合物半導体材料の層を含む基板の上に形成される多結晶性CVDダイヤモンドのダイヤモンド核生成層が含まれる)を含んでなり、ダイヤモンド核生成層は、ダイヤモンド核生成層を含む領域に焦点を合わせたレーザーによって生じたラマン信号が1332cm-1に5.0cm-1以下の半値全幅を有するsp3炭素ピークを示すものであり、ダイヤモンド核生成層は前記ラマン信号がさらに下記特徴：(i)633nmのラマン励起源を使用するときはバックグラウンド減算後の1332cm-1のsp3炭素ピークの高さの20%以下である高さを有する1550cm-1のsp2炭素ピーク；及び(ii)1332cm-1のsp3炭素ピークは785nmのラマン励起源を用いるラマンスペクトルの局所バックグラウンド強度の10%以上である；の一方又は両方を示すものであり、かつダイヤモンド核生成層の核生成表面の平均核生成密度は1×108cm-2以上、1×1012cm-2以下である、半導体デバイス構造体。【選択図】図１

Description

発明の分野
本発明は、非常に低い近基板熱境界抵抗を有する非ダイヤモンド基板上に化学蒸着(CVD)を利用して多結晶性ダイヤモンドを堆積させる方法及び該方法を用いて作成される半導体デバイス構造体に関する。本発明は、特に初期ダイヤモンド成長段階中に高熱伝導率を有するCVDダイヤモンドを成長させる方法に関する。本発明の主用途は、高出力の電子及び光電子デバイスの熱管理である。
発明の背景
半導体デバイス及び回路の熱管理は、いずれの製造可能かつコスト効率の良い電子製品及び光電子製品においても発光及び電気信号増幅のような非常に重要な設計要素である。効率的な熱設計の目標は、性能(出力及び速度)及び信頼性を最大にしながら該電子又は光電子デバイスの作動温度を下げることである。該デバイスの例はマイクロ波トランジスタ、発光ダイオード及び半導体レーザーである。作動周波数及び所要電力によって左右されるので、これらのデバイスは慣例的にケイ素、ガリウム砒素(GaAs)、リン化インジウム(InP)、近年は窒化ガリウム(GaN)、窒化アルミニウム(AlN)その他のワイドギャップ半導体の上に作られている。窒化ガリウム材料系は、高電子移動度(高速作動に必要)、高耐圧(高出力に必要)、及びGaAs、InP、又はケイ素より大きく、ひいては高出力用途に好適な熱伝導率を有するマイクロ波トランジスタを生じさせる。GaNは、青色及び紫外レーザー並びに発光ダイオードの製造にも用いられる。高温性能にもかかわらず、GaN電子及び光電子デバイスは、GaNの成長に一般的に用いられる基板の相対的に低い耐熱性のため性能に限界がある。この欠陥は、両方ともより低い接合部温度から恩恵を受ける低減した冷却要求及びより長いデバイス寿命が非常に要求される高出力マイクロ波及びミリ波トランジスタ及び増幅器において最も顕著である。数マイクロメートルのワイドレーザーキャビティストライプが低熱伝導性材料を介して出力をチップ中に消散させる高出力青色及び紫外レーザーでは同様の要求が示される。
ダイヤモンドは世に知られている最も熱伝導性の物質であることは周知である。このため、半導体産業は、1980年代の化学蒸着による合成ダイヤモンドの商品化以来、改善された熱管理のためダイヤモンドヒートシンク及びヒートスプレッダを利用している。最適熱管理の目的は、ダイヤモンドヒートスプレッダ又はダイヤモンド層を電子又は光電子デバイス内の熱源に非常に近接させることである。これは、薄チップ上にデバイスを築いてダイヤモンドヒートスプレッダに取り付けるか、ダイヤモンド層でデバイスをコーティングするか、又はデバイスエピ層をダイヤモンド上に移すことを意味する。
GaN-on-diamond技術及び結果として生じるデバイス(US特許7,595,507に記載)は、ダイヤモンド基板に原子レベルで結合したGaNエピ層を特徴とする構造体を含む。この技術は、最良の熱導体(ダイヤモンド)を、窒化ガリウム(GaN)及びGaN関連化合物に基づく電子及び光電子デバイスと一緒に接合することができる。GaNの固有の高い臨界電場及び広いバンドギャップのため、GaNデバイスは高出力電子及び光電子用途、例えば、高出力RFトランジスタ及び増幅器、出力管理デバイス(ショットキーダイオード及びスイッチングトランジスタ)、並びに、高出力青色及び紫外レーザー又は発光ダイオード等に好ましい。
GaNは、現在いくつかの異なる基板上で成長させている：サファイア、ケイ素、炭化ケイ素、窒化アルミニウム、単結晶ダイヤモンド、及びGaN基板。GaN基板を除いて、全ての他の材料は、GaN及びAlGaNの格子定数と異なる格子定数を有する。天然ダイヤモンドは優れた熱導体であるが、不足及び価格のためこれらの用途には利用できていない。現在、合成ダイヤモンドは、種々の結晶化度で製造されている。化学蒸着(CVD)により堆積した多結晶性ダイヤモンドは、その熱伝導性が単結晶ダイヤモンドの熱伝導性に近く、それでも絶縁性のままであり、低誘電損失を有し、かつ透明にすることができるので、半導体産業で使用するのに適している。半導体産業用のCVDダイヤモンド基板は、標準的直径を有する円形ウエハとして形成可能である。ダイヤモンドウエハは、3つの主な方法、すなわち反応体を解離させるためのエネルギーがマイクロ波源由来であるプラズマ助長ダイヤモンドCVD、ガスを解離させるためのエネルギーがホットフィラメント由来である熱アシストダイヤモンドCVD、及び高DC電圧を用いてイオンを加速するプラズマトーチの1つによって化学蒸着により製造される。これらのプロセスでは、合成ダイヤモンドは、ケイ素、窒化ケイ素、炭化ケイ素及び種々の金属等の非ダイヤモンド基板の上に成長する。
CVDダイヤモンド成長プロセスは真空チャンバ内で行なわれ、その中にはダイヤモンドがその上に成長する基板が設けられている。基板は、基板の表面にダイヤモンドを形成するために必要な前駆体ガスの分子を解離させるのに必要なエネルギー源にさらされる。ダイヤモンドの化学蒸着に必要な前駆体ガスは、水素(H2)で希釈された炭素源である。典型的な炭素保有ガスはメタン(CH4)、エタン(C2H6)、一酸化炭素(CO)、及びアセチレン(C2H2)であり、メタン(CH4)が最も一般的に使用される。効率的なダイヤモンド蒸着に必要なガスの組み合わせは、水素中の小(数パーセント)組成の炭素保有ガスを含み、酸素又は酸素前駆体、例えばCO若しくはCO2等を添加して反応をさらに補助することができる。ガス流レシピを特定する最も一般的なパラメータは、炭素保有ガス流と水素ガス流のモル比に関して、例えば、百分率[CH4]/[H2]（[CH4]及び[H2]は典型的に毎分標準立方センチメートル(standard cubic centimetres per minute)(sccm)で測定されるモル流量である）を単位として与えられる。蒸着プロセス中の典型的な基板温度は550℃〜1200℃であり、蒸着速度は通常毎時マイクロメートル(μm)で測定される。
非ダイヤモンド基板上の合成ダイヤモンドの成長は、表面調製段階及び核生成段階を含み、これらの条件を調整してホスト(非ダイヤモンド)基板上のダイヤモンド結晶の成長を促進する。これは、最も一般的にはダイヤモンド粉末で表面を引っ掻くか又は「シード処理する(seeding)」ことによって行なわれる。成長段階中、合成ダイヤモンドの結晶粒径が増加し、結果として蒸着後の合成ダイヤモンド膜は本質的に粗い。ダイヤモンドの核生成は通常、基板近傍領域の熱伝導性が乏しい非ダイヤモンドマトリックスに包埋された非常に小さいダイヤモンドドメインから始まる。
当業界では合成ダイヤモンドと一体化される電子及び光電子デバイスの熱的性能を改善することが要望されている。合成ダイヤモンド成長に固有の基板近傍熱境界抵抗は、電子及び光電子用途に合成ダイヤモンドの高熱伝導性を利用することへの最後の限界である。従って本発明の実施形態の目的は、低い基板近傍熱境界抵抗を有する電子／光電子デバイスの活性層に直接結合したダイヤモンドヒートスプレッダを生成する製造方法を提供することである。本明細書は、この目的を果たすために該方法を用いて作成した半導体デバイスのエピ層とバルクダイヤモンド基板との間の熱境界抵抗を最小化し、半導体デバイス構造体を最適化する方法を記載する。実施形態は、1つ以上の半導体層、特にワイドバンドギャップ化合物半導体、さらに特にGaN等のIII-V半導体を含む基板上に多結晶性CVDダイヤモンド材料を成長させる工程を含む方法に関する。
発明の概要
通常、初期段階核生成ダイヤモンド材料の熱伝導率は、ミクロンスケールの相互成長した(inter-grown)ダイヤモンド結晶粒を有する後期成長段階の多結晶性CVDダイヤモンドよりずっと低い。こういう訳で、熱拡散用途のためにミクロンスケールの相互成長したダイヤモンド結晶粒を有する多結晶性CVDダイヤモンド材料の独立ウエハを作成するときには、初期段階核生成ダイヤモンド材料は通常、成長後に表面処理によって除去される。例えば、ケイ素、炭化ケイ素、又は耐火金属基板上で多結晶性CVDダイヤモンド層を成長させ、基板から除去し、次に例えばラッピング及び／又はポリッシングによって表面処理して、表面材料、特に残存ダイヤモンド材料に比べて高sp2炭素含量及び低熱伝導率を有する初期段階ダイヤモンド核生成材料を除去することができる。
しかしながら、化合物半導体層を含む基板上に直接ダイヤモンド材料を成長させることによってダイヤモンド材料を化合物半導体デバイス構造体に組み込むときには、これは不可能である。このような作成プロセスでは、ダイヤモンドは、基板の不可欠な層となるように構造化化合物半導体基板上に成長し、この不可欠な層はその後、該ダイヤモンド層を含む半導体デバイス成分に加工される。このダイヤモンド層は化合物半導体基板から除去されないので、核生成ダイヤモンド材料は半導体デバイス成分中に保持される。
さらに、該組込構造中の初期段階核生成ダイヤモンド材料は、上にダイヤモンド層が成長した半導体層に近接しているので、半導体層の遠位にあるミクロンスケールの相互成長したダイヤモンド結晶粒を有するより良質の多結晶性CVDダイヤモンド材料への半導体層からの熱流を阻止する。従って、初期段階核生成ダイヤモンド層の品質及び厚さは、該半導体デバイス構造体の熱的性能に重大な意味を持つようになる。この点で、本発明の実施形態は、半導体デバイス構造体中の基板近傍ダイヤモンド材料の品質を改善しながら、ダイヤモンド核生成層の厚さを低減し、ひいては特定の商業用途に必要なレベルに熱的性能を改善する経路を提供する。
多くの商業用途には高過ぎる熱境界抵抗に寄与する、多結晶性CVDダイヤモンド／非ダイヤモンド半導体基板界面領域のいくつかのパラメータを特定した。これらのパラメータとして以下のものが挙げられる。
(i)非ダイヤモンド半導体基板上での多結晶性CVDダイヤモンド成長の初期段階中の非ダイヤモンド半導体基板と多結晶性CVDダイヤモンドとの間の界面におけるボイドの形成（これらのボイドは、非ダイヤモンド半導体基板とその上にある多結晶性CVDダイヤモンド層との間の界面領域を横切る熱伝導性を低減する）；
(ii)非ダイヤモンド半導体基板上での多結晶性CVDダイヤモンド成長の初期段階中の非ダイヤモンド炭素相の形成（これらの相は、非ダイヤモンド半導体基板とその上にある多結晶性CVDダイヤモンド層との間の界面領域を横切る熱伝導性を低減する）；
(iii)多結晶性CVDダイヤモンド成長の初期段階中の、多数の低品質粒界を有する、多結晶性CVDダイヤモンドの小結晶粒の形成（これらの小結晶粒は、非ダイヤモンド半導体基板とその上にある多結晶性CVDダイヤモンド層との間の界面領域を横切る熱伝導性及び熱拡散を低減する）；及び
(iv)多結晶性CVDダイヤモンド層のバルク内に高品質の多結晶性CVDダイヤモンド材料が形成される前の、低品質の多結晶性CVDダイヤモンド材料(例えばボイドを有するもの等；有意量の非ダイヤモンド炭素；高転位密度；外的混入物、例えばケイ素、窒素及びホウ素等；及び多数の粒界を有する小結晶粒)の相対的に厚いダイヤモンド核生成層の形成。
非ダイヤモンド半導体基板の核生成と初期段階多結晶性CVDダイヤモンド成長条件は両方とも、ボイドの形成を減らし、非ダイヤモンド炭素相及び他の欠陥(内的及び外的、点状及び拡張)の比率を減らし、多結晶性CVDダイヤモンド成長の初期段階中に生じるダイヤモンド結晶粒のサイズを大きくし、かつ初期成長段階の厚さ、低品質核生成ダイヤモンド材料を低減するように改変できることが確認された。いくつかのシード処理(seeding)及び初期段階多結晶性CVDダイヤモンド成長技術を開発した。この技術を用いて、非ダイヤモンド基板の上にダイヤモンド膜を成長させることにより、基板近傍熱境界抵抗が従来の核生成及びダイヤモンド成長技術に比べて最小である半導体デバイス構造体を作成することができる。
本発明の第一態様により、下記：
半導体材料の層；
多結晶性CVDダイヤモンド材料の層；及び
半導体材料の層と多結晶性CVDダイヤモンド材料の層との間の界面領域（この界面領域には、半導体材料の層を含む基板の上に、多結晶性CVDダイヤモンド成長の初期核生成段階中に形成される多結晶性CVDダイヤモンドのダイヤモンド核生成が含まれる）
を含んでなる半導体デバイス構造体であって、
ダイヤモンド核生成層は、ダイヤモンド核生成層を含む領域に焦点を合わせたレーザーによって生じたラマン信号が、1332cm-1に、5.0cm-1以下の半値全幅(full width half-maximum)を有するsp3炭素ピークを示すものであり、
ダイヤモンド核生成層は、前記ラマン信号がさらに下記特徴：
(i)1550cm-1のsp2炭素ピークが、633nmのラマン励起源を使用するときはバックグラウンド減算後の1332cm-1のsp3炭素ピークの高さの20%以下である高さを有すること；及び
(ii)785nmのラマン励起源を用いるラマンスペクトルにおいて、1332cm-1のsp3炭素ピークは局所バックグラウンド強度の10%以上であること
の一方又は両方を示すものであり、かつ
ダイヤモンド核生成層の核生成面の平均核生成密度が、1×108cm-2以上、1×1012cm-2以下である、半導体デバイス構造体を提供する。
上記ラマン信号パラメータは、ダイヤモンド核生成層内に低sp2炭素含量を有する良質の多結晶性CVDダイヤモンド材料を示唆する。該ラマン信号パラメータは、以前に厚い多結晶性CVDダイヤモンド材料のバルク内で達成されたが、ワイドバンドギャップ半導体基板上の初期成長段階ダイヤモンド核生成層内で該パラメータを達成することは、より困難である。本明細書でさらに詳細に後述するように、本発明の実施形態は、成長の初期段階で良質の多結晶性CVDダイヤモンド材料を得ることができる。このことは、半導体デバイス構造体内に熱拡散用途のためのワイドバンドギャップ化合物半導体層を含有する基板上に多結晶性CVDダイヤモンド膜を成長させるときに有利である。前述したように、ダイヤモンド過成長技術を使用するときは、初期成長段階ダイヤモンド材料は基板の半導体材料に近接して位置し、ひいては最終デバイス用途の熱源に近接するからである。そのようなものとして、該配置の初期成長段階ダイヤモンド材料が確実に良い熱伝導性を有することが望ましい。
上記に加えて、1×108cm-2以上かつ1×1012cm-2以下である、ダイヤモンド核生成層の核生成表面の平均核生成密度を実現するのが有利なことが分かった。核生成密度は、粒界で限られたフォノン散乱をし、高熱伝導性を有する適度に大きい結晶粒を保証するのに十分低くなければならない。逆に、核生成密度は、実質的にボイドのない良いダイヤモンド膜形成を保証するのに十分高くなければならない。
本発明の第二態様により、上記定義どおりの半導体デバイス構造体の作成方法であって、下記工程：
半導体材料の層を含む基板を準備する工程；
前記基板の表面をシード処理する工程；
化学蒸着(CVD)技術を用いて前記表面上にダイヤモンド核生成層を成長させる工程；及び
このダイヤモンド核生成層の上に多結晶性CVDダイヤモンド材料のより厚い層を成長させる工程を含んでなり、
さらに下記技術：
(a)シード処理工程のためにナノ結晶性ダイヤモンド粉末を使用すること（このナノ結晶性ダイヤモンド粉末は200nm以下の平均粒径及び500nm以下のD90粒径を有し、それによって、より大きいシード粒子を利用するシード処理プロセスと比較して、基板表面に形成される溝のサイズを低減し、結果として基板表面上のダイヤモンド成長中のボイド形成を低減する）；
(b)CVDダイヤモンド成長と非ダイヤモンド炭素エッチングの交互工程を用いてダイヤモンド核生成層を作成すること（この技術は、第1厚のダイヤモンド層を化学蒸着により成長させる工程、前記ダイヤモンド層の少なくとも一部をエッチングする工程、前記成長工程と前記ダイヤモンド層の少なくとも一部のエッチング工程とを前記ダイヤモンド層の全厚が第2厚に到達するまで繰り返す工程を含んでなり、前記ダイヤモンド層の少なくとも一部の前記エッチング工程は、ダイヤモンド相より非ダイヤモンド相を優先的にエッチングすることによって、非ダイヤモンド相に対するダイヤモンド核生成層内のダイヤモンド相の比率を高める）；
(c)シード処理後かつ基板表面上のダイヤモンド核生成層の成長前に基板表面に適用する成長前エッチング工程を使用すること（この場合、シード処理中に結晶シードが基板表面上に堆積され、成長前エッチング工程は、基板表面上の結晶シードより優先的に基板表面をエッチングするため及び基板表面を滑らかにすることによって、結晶シードによって与えられる核生成サイトと比べて基板表面上の鋭い溝縁によって形成される核生成サイトを減らすために選択される化学を用いてエッチングすることを含む）
の少なくとも1つを適用する工程を含む方法を提供する。
上記技術は下記：微細ナノ粒子シード処理を用いてボイド形成及び非ダイヤモンド炭素相を減らすことによって核生成密度を高め、かつ基板内の溝を減らす；初期段階成長中に成長とエッチングの交互手順を用いて非ダイヤモンド炭素を減らし、結晶粒径を増大する；及びシードに比べて基板表面上の核生成を減らすために選択した成長前エッチングを用いて、初期段階成長中の結晶ドメイン、結果としてダイヤモンド結晶粒径を増大することを伴う。有利には、これらの技術をいずれか2つ組み合わせて使用するか又は3つ全ての技術を一緒に適用することができる。例えば、核生成密度が高過ぎて、結晶ドメインサイズが低減し、より多くの粒界をもたらし、熱伝導率が低下する場合、ナノ結晶性粉末が核生成密度を高めながら、ボイド形成及び非ダイヤモンド炭素を減らし、ひいては熱伝導率を高めることができる。そのようなものとして、技術(a)及び(c)を組み合わせて適用して、核生成密度対結晶ドメインサイズの最適化を可能にしながら、ボイド形成、非ダイヤモンド炭素、及び他の欠陥を減らすこともできる、高いが制御された核生成を実現することができる。次に技術(b)を用いて、多結晶性CVDダイヤモンド成長の初期段階中の非ダイヤモンド炭素の量をさらに減らし、かつ高品質のバルク多結晶性CVDダイヤモンド成長段階に移行する前の核生成層の厚さを低減することができる。
本発明のさらに良い理解のため及び本発明をどのように実施するかを示すため、添付図面を参照して、単に例として本発明の実施形態について以下に述べる。
熱流及び熱流への障害を図解する高電子移動度トランジスタエピ層構造を示す。 熱境界抵抗の定義を図解する。 ナノ結晶性ダイヤモンドシード処理及び初期段階ダイヤモンド成長中の炭素保有ガスのランプド(ramped)増加を含めた基板近傍の熱境界抵抗を改善するための第1技術の工程を図解するブロック図を示す。 ダイヤモンド成長の初期段階中に成長とエッチングの交互手順を用いて基板近傍熱境界抵抗を改善するための第2技術の工程を図解するブロック図を示す。 シード処理後かつダイヤモンド成長の開始前に基板表面エッチングを用いて基板近傍熱境界抵抗を改善するための第3技術の工程を図解するブロック図を示す。 数枚のダイヤモンド−基板界面の透過型電子顕微鏡写真(TEM)を示し、図6(A)は、従来のシード処理及び初期段階ダイヤモンド成長プロセスを用いて形成された相当量のボイドを示し、図6(b)は、図3に示した方法の適用の結果として生じるボイドのない界面を示し、図6(c)は、従来の初期段階ダイヤモンド成長プロセスを用いて形成された比較的厚く、低品質の高TBRダイヤモンド核生成層を示し、図6(d)は、図4に示す方法を用いて形成された、より薄く、より低いTBR核生成層を示す。 図5の方法のプロセス工程中に起こる構造体の図解を示す。 sp3及びsp2ピーク(514nmの励起波長、1μmのスポットサイズ、及び100μmの検出器スリット幅を用いて室温で取った)を表示する多結晶性CVDダイヤモンド核生成層のラマンスペクトルを示す。 ダイヤモンド膜の熱伝導率とダイヤモンド膜のラマンスペクトルにおけるsp3ピークの半値全幅との間の相関性を図解するグラフを示す。
発明の詳細な説明
ラマン分光法、走査型電子顕微鏡法(SEM)及び透過型電子顕微鏡法(TEM)を含めたいくつかの測定技術が初期成長段階ダイヤモンド材料の特徴づけに有用であることが分かった。これらの技術は、初期成長段階ダイヤモンド材料の結晶品質、sp2炭素含量、初期成長段階ダイヤモンド材料の厚さ、及びボイドの存在の分析に有用であることが分かった。これらの技術を用いて初期成長段階ダイヤモンド材料を分析してからCVDダイヤモンド成長の初期段階でシード処理、エッチング、及びCVD成長技術を適応させることによって、より良い品質の初期成長段階ダイヤモンド材料を提供でき、ひいては半導体デバイス構造体における該材料の熱的性能を改善できることが分かった。
ラマン分光法は、局所領域内のsp2炭素含量を測定するための特に有用な技術であることが分かった。ラマン分光法は、典型的に、ダイヤモンドの表面に焦点を合わせたときに約1μm3の表面ボリュームをサンプリングする500nm〜1000nmの光波長を利用する。非ダイヤモンド炭素ピークとしては以下のものが挙げられる：1580cm-1 −グラファイト；1350〜1580cm-1−ナノ結晶性グラファイト；及び1550〜1500cm-1−非晶質炭素及びグラファイト相。合成ダイヤモンド材料のラマンスペクトルにいくらかの有意な程度まで非sp3結合炭素が明らかになれば、その材料は不十分な熱的特性を有することが分かった。従って、sp2炭素含量は、材料のラマンスペクトルにはいずれの有意な非ダイヤモンド炭素ピークをも示さないように十分に低いことが好ましい。
sp3ダイヤモンドラマンピークは約1332cm-1に存在する。sp3ダイヤモンドラマンピークの幅はダイヤモンド材料の結晶品質を示すことが知られている。特定実施形態によれば、ダイヤモンド核生成層を含む領域に焦点を合わせたレーザーによって生じたラマン信号は、1332cm-1に5.0cm-1、4.0cm-1、3.0cm-1、2.5cm-1、又は2.0cm-1以下の半値全幅を有するsp3炭素ピークを示す。該ラマン信号パラメータは以前に厚い多結晶性CVDダイヤモンド材料のバルクにおいて得られたが、本発明の実施形態は、特有のシード処理及び初期段階成長技術を用いることによって、初期成長段階ダイヤモンド核生成層において該パラメータを実現する。
特定の実施形態によれば、ダイヤモンド核生成層を含む領域に焦点を合わせたラマン励起源としてヘリウム-ネオンレーザー(633nm)を用いて、バックグラウンド減算後に約1332cm-1に存在するsp3ダイヤモンドラマンピークの高さの20%、10%、5%、1%、0.1%、0.01%、又は0.001%以下であるsp2炭素ピークを約1550cm-1に有するダイヤモンドラマンスペクトルを生じさせる。或いはsp2炭素等の不純物に起因する当該ピークへの局所バックグラウンドの高さに対する約1332cm-1に存在するsp3ダイヤモンドラマンピークの高さを測定することによってsp2炭素の量を算定することができる。特定の実施形態によれば、ダイヤモンド核生成層を含む領域に焦点を合わせた785nmのラマン励起源を用いて、約1332cm-1に、ラマンスペクトルの局所バックグラウンド強度の10%、20%、30%、40%、50%、60%、又は70%以上であるsp3炭素ピークを有するダイヤモンドラマンスペクトルを生じさせる。この場合もやはり、以前は該ラマン信号パラメータは厚い多結晶性CVDダイヤモンド材料のバルクにおいて達成されたが、本発明の実施形態は、本明細書でさらに詳細に後述するように特有のシード処理及び初期段階成長技術を用いることによって、該パラメータを初期成長段階ダイヤモンド核生成層において実現する。
上記に関連して、ダイヤモンド材料中のsp2炭素の存在へのラマン分光法の感度は、ラマン分光測定を行なうために用いる励起波長に左右されることに留意すべきである。例えば、514nmのラマン励起レーザーを用いて行なうラマン分光法はダイヤモンド材料中のsp2炭素含量に比較的感度が低いが、633nm及び785nmの励起波長は、514nmよりsp2炭素含量に感度が高い。そうであるから、たとえ514nmの励起波長ではラマンスペクトルにsp2炭素ピークが存在しなくても、これは、633nm又は785nmの励起源を用いたときに有意なsp2ピークが存在しないことを意味しない。この感度の影響は当業者に周知である。
さらに、本明細書で規定される低レベルのsp2炭素は、ダイヤモンド核生成層に焦点を合わせたレーザーを用いて測定されることにも留意すべきである。以前は低レベルのsp2炭素は、バルク多結晶性CVDダイヤモンド材料並びに例えばラッピング及びポリッシングによって処理して初期段階ダイヤモンド核生成材料を除去した表面の多結晶性CVDダイヤモンド材料において達成された。ここで新しいことは、分光学的分析前に除去されず、かつダイヤモンド過成長技術を用いて作成されるワイドバンドギャップ化合物半導体デバイスの不可欠な部分として存在する初期段階ダイヤモンド核生成材料においてこのような低レベルのsp2炭素を達成する能力である。
核生成密度は、走査型電子顕微鏡法(SEM)を用いて測定可能である。これは、ダイヤモンド材料の核生成面に付着した非ダイヤモンド材料を除去してからダイヤモンド材料核生成面をSEM画像化することによってダイヤモンド層の核生成面上で行なうことができる。核生成面のSEM画像は、結晶粒間の境界を表示する。平均粒径を測定することができ、これを核生成密度に換算することができる。核生成密度の代替測定法は、ダイヤモンドの初期核生成段階中にダイヤモンド成長行程を停止させることである(典型的には行程の最初の0.5〜5時間)。次にダイヤモンド層が完全に合体する直前にSEM画像化を用いて個々の核を数えることができる。
核生成密度は、粒界で限られたフォノン散乱があり、かつ高熱伝導率を有する適度に大きい結晶粒を保証するのに十分低く、一方で、実質的にボイドのない良いダイヤモンド膜の形成を保証するのに十分高くなければならないことが分かった。そうであるから、ダイヤモンド核生成層の核生成面における平均核生成密度は1×108cm-2以上、1×1012cm-2以下でなければならない。例えば、ダイヤモンド核生成層の核生成面における平均核生成密度は5×108cm-2、1×109cm-2、5×109cm-2、又は8×109cm-2以上であり得る。さらに、ダイヤモンド核生成層の核生成面における平均核生成密度は5×1011cm-2、1×1011cm-2、5×1010cm-2、又は3×1010cm-2以下であり得る。
透過型電子顕微鏡法(TEM)は、初期段階ダイヤモンド成長の特性を測定するために有用な技術であることも分かった。断面TEM画像は、核生成層が特徴的な濃い画質の悪い層のように見えるが、ボイドは淡色／白色かつ明確に定義された領域のように見える。ボイドは、周囲の材料とは対照的に明るく、慎重に分析した高品質画像では周囲の材料との明白な境界があることが分かる。そうであるから、TEMを用いてダイヤモンド核生成層厚、ボイドの体積分率、及びボイド厚を測定できることが分かった。
TEM画像を用いてダイヤモンド核生成層厚及びボイド含量を特徴づけして、薄く、実質的にボイドのないダイヤモンド核生成領域を有する界面領域を提供するためにシード処理及び初期段階CVDエッチング及び成長技術を適応させ得ることが分かった。例えば、下記特徴：
ダイヤモンド核生成層は、透過型電子顕微鏡画像化法を用いて測定した場合に50nm、45nm、35nm、25nm、又は20nm以下の平均厚を有し得る；
ダイヤモンド核生成層は、少なくとも200nm×100nmの面積を占める代表サンプルにおいて透過型電子顕微鏡画像化法を用いて測定した場合に10%、8%、6%、又は4%以下の体積分率のボイド有し得る；
ダイヤモンド核生成層は、少なくとも200nm×100nmの面積を占める代表サンプルにおいて20nm、15nm、10nm、又は5nm超えの厚さを有するボイドを持ち得ない；
ダイヤモンド核生成層は、少なくとも200nm×100nmの面積を占める代表サンプルにおいて透過型電子顕微鏡画像化法で識別できる可視ボイドを有し得ない；
の1つ以上を実現することができる。
上記定義どおりの半導体デバイス構造体は、実質的にボイドがなく、低比率の非ダイヤモンド相を有し、ダイヤモンド成長の初期段階では大きいダイヤモンド結晶粒径を有するダイヤモンド核生成層を含み、かつ、より高品質のバルク多結晶性CVDダイヤモンド材料に移行する前は、半導体基板と多結晶性CVDダイヤモンド材料との間の熱境界抵抗が低くなるように比較的薄い核生成層を有する。
本明細書に記載の技術を用いると、熱境界抵抗は50m2k/GW、35m2k/GW、30m2k/GW、25m2k/GW、20m2k/GW、15m2k/GW、又は10m2k/GW以下であり得る。これは、例えば、固有のダイヤモンド品質を高め(低欠陥)、初期段階成長におけるボイド及び非ダイヤモンド炭素の比率を低減しながら、ダイヤモンド核生成層の全厚を低減し、かつ初期段階ダイヤモンド成長中の結晶粒径を増大することによって達成可能である。
厚い層の良質ダイヤモンド材料を核生成層の上に成長させ得る。多結晶性CVDダイヤモンド材料の層は少なくとも5μm、10μm、20μm、30μm、50μm、80μm、100μm、150μm、200μm、又は250μmの厚さを有し得る。
窒化ガリウム半導体層を含む基板の上に多結晶性CVDダイヤモンドを成長させるときに本発明の実施形態を適用すると想定されるが、実施形態は他の半導体材料を利用することができる。例えば、上に多結晶性CVDダイヤモンドを成長させる基板は、ケイ素、ガリウム砒素(GaAs)、リン化インジウム(InP)、窒化アルミニウム(AlN)、窒化アルミニウムガリウム(AlGaN)、又は他のワイドギャップ半導体製の1つ以上の層を含み得る。さらに、界面領域は、ダイヤモンド核生成層と半導体材料の層との間に配置される1つ以上の接着層をさらに含んでよい。例えば、窒化ケイ素、二酸化ケイ素、炭化ケイ素又は窒化アルミニウムで形成された接着層を使用してよく、これは窒化ガリウム半導体構造体の使用と組み合わせると特に好ましい。好ましくは接着層は200nm、100nm、50nm、40nm、35nm、又は30nm以下の厚さを有する。このような薄い接着層は、半導体材料とダイヤモンド材料との間により低い熱境界抵抗をもたらす。
本発明の別の態様により、上記定義どおりの半導体デバイス構造体の作成方法であって、下記工程：
半導体材料の層を含む基板を準備する工程；
前記基板の表面をシード処理する工程；
化学蒸着技術を用いて前記基板上にダイヤモンド核生成層を成長させる工程；及び
このダイヤモンド核生成層の上に多結晶性CVDダイヤモンド材料のより厚い層を成長させる工程
を含んでなり、
さらに下記技術：
(a)シード処理工程のためにナノ結晶性ダイヤモンド粉末を使用すること（このナノ結晶性ダイヤモンド粉末は200nm以下の平均粒径及び500nm以下のD90粒径を有し、それによって、より大きいシード粒子を利用するシード処理プロセスと比較して、基板表面に形成される溝のサイズを低減し、結果として基板表面上のダイヤモンド成長中のボイド形成を低減する）；
(b)CVDダイヤモンド成長と非ダイヤモンド炭素エッチングの交互工程を用いてダイヤモンド核生成層を作成すること（この技術は、第1厚のダイヤモンド層を化学蒸着により成長させる工程、前記ダイヤモンド層の少なくとも一部をエッチングする工程、前記成長工程と前記ダイヤモンド層の少なくとも一部のエッチング工程とを前記ダイヤモンド層の全厚が第2厚に到達するまで繰り返す工程を含んでなり、前記ダイヤモンド層の少なくとも一部の前記エッチング工程は、ダイヤモンド相より非ダイヤモンド相を優先的にエッチングすることによって、非ダイヤモンド相に対するダイヤモンド核生成層内のダイヤモンド相の比率を高める）；
(c)シード処理後かつ基板表面上のダイヤモンド核生成層の成長前に基板表面に適用する成長前エッチング工程を使用すること（この場合、シード処理中に結晶シードが基板表面上に堆積され、成長前エッチング工程は、基板表面上の結晶シードより優先的に基板表面をエッチングするため及び基板表面を滑らかにすることによって、結晶シードによって与えられる核生成サイトと比べて基板表面上の鋭い溝縁によって形成される核生成サイトを減らすために選択される化学を用いてエッチングすることを含む）
の少なくとも1つを適用する工程を含む方法を提供する。
技術(a)を適用するとき、シード処理粉末の平均粒径は200nm、150nm、100nm、80nm、60nm、40nm、20nm、又は10nm以下であってよい。原理上ナノ結晶性ダイヤモンドシード処理粉末はできる限り微細であるように選択できると想定し得るが、実際には粉末が微細過ぎると、再現性のある均一な高密度シード処理が達成されないことが分かった。そうであるから、シード処理工程で用いるナノ結晶性ダイヤモンド粉末の平均粒径は、3nm、5nm、又は6nm以上であってよい。すなわち、シード粉末サイズの上記上限と下限との間の範囲が、本発明の特定実施形態に従うシード処理に最適であることが分かった。さらに、シード処理粉末は、乾燥状態で基板表面に適用し得るが、本発明の特定実施形態によれば、シード処理工程のためコロイド懸濁液にナノ結晶性ダイヤモンド粉末を懸濁させる。
上記と関連して、典型的に粒子は形状が不規則かつ非球形であることに注目し得る。この場合(かつ本明細書の目的では)粒径の上記定量的定義を非球形粒子に拡張しなければならない。本明細書で用いる定義は、所与の粒子をこの原粒子と同一の体積を有する仮想球に置き換えることに基づいている。これは所与の粒子と同じ体積を有する仮想球の直径を粒径の尺度として使用できることを意味する。さらに、極小粒子の収集物では、粒径は、比粒度分布で規定される確率変数であることが一般的である。従って該収集物又はコロイド懸濁液における「粒径」は、この分布に見られる平均粒径である。これはサンプル量によって、D50値とも呼ばれ、Malvern InstrumentsマスターサイザーS等のシステムを用いて測定可能である。このタイプの分析は一般的に粒子量の90%がその値以下に含まれる粒径に相当するD90値をも与える。最大粒径は、上にダイヤモンドが核生成するシード処理された非ダイヤモンド表面に、より大きい引っ掻き傷によって損傷が生じるのを回避するため、比較的小さいことも重要である。このD90サイズは、500nm、400nm、300nm、250nm、200nm、175nm、又は100nm未満であってよい。
技術(b)を適用するとき、10〜50nmの初期ダイヤモンド層厚をエッチング工程の適用前に成長させてよい。少なくとも50nmの最終成長厚に到達するまで成長及びエッチング工程を繰り返してよい。この成長とエッチングの交互段階後に、連続的なダイヤモンド成長段階を適用して、ミクロンスケールの相互成長したダイヤモンド結晶粒を有するバルク多結晶性CVDダイヤモンド材料のより厚い層を成長させ得る。
技術(c)を適用するとき、成長前エッチング工程は、基板表面を10nm以下だけエッチングしてよい。この点で、成長前エッチングは、シード処理中に基板表面の引っ掻きによって形成される鋭い縁を丸くすることを意図するだけである。エッチングが攻撃的過ぎると、シード結晶をエッチングにより除去することによって核生成密度を過度に低減し、及び／又は基板表面の欠陥を優先的にエッチングし始めることがある。
上記に加えて、初期段階ダイヤモンド成長中に炭素保有ガス濃度の増加及び／又は電力の増加及び／又は圧力の増加をもたらすことも有利であり得る。例えば、特に上記ナノ粉末シード処理、成長前エッチング、及び初期段階の成長とエッチングの交互技術を併用するときに、初期段階成長中にCVD雰囲気において低レベルの炭素保有ガスを供給すると、初期段階成長中の非ダイヤモンド炭素形成を減らすことができる。
図1は、CVDダイヤモンド基板102の上に配置された活性エピ層101を含み、任意的な中間接着層103を有する典型的な電子又は光電子デバイス100を示す。エピ層101は、一般的に異なる半導体材料の1より多くの層を含む。形成されるデバイス100は、一般的にその表面上に少なくとも1つの電気接点105を備え、かつ任意に、106で指し示すように、絶縁領域を形成するためエッチングにより除去された表面部分を含むことがある。エピ層101に窒化ガリウム及び関連(格子整合)化合物(AlGaN、InGaN等)を用いて高電子移動度トランジスタ、半導体レーザー、スーパールミネセントダイオード、又は発光ダイオードを形成することができる。その高熱伝導率のため、ダイヤモンド基板102は、デバイス100の活性層101に起因する熱用のヒートスプレッダとして役立つ。熱は、107に'xxxx'で模式的に示す領域に生じる。熱の流れは、熱が熱源107から接着層103を横切り、ダイヤモンド基板102を通って、チップの下のヒートシンク(図示せず)への金属界面104の上のチップの背面へ流れるように矢印108で模式的に示してある。デバイス100の熱抵抗は、層と、107に生じた熱が熱源107からチップの背面へ横切って行かなければならない界面104との特性によって決まる。最小熱抵抗を達成するためには、関与する全ての材料(エピ層101、基板102、及び接着層103)及びこれらの各層間の境界の熱抵抗を最小化すべきである。この量は接着層103のバルク抵抗及びエピ層101と接着層103との間の熱境界抵抗、接着層とダイヤモンド基板との間の界面の熱境界抵抗、並びにダイヤモンドの大部分の上層の如何なる低熱伝導性領域をも含める。接着層厚を制御かつ最小化できる(10〜50nmの厚さ範囲)のだから、基板近傍熱境界抵抗を含め、GaNエピ層101とダイヤモンド基板102との間の熱境界抵抗を最小化しなければならないことが残る。
窒化ガリウムとCVDダイヤモンドを統合するためのプロセスの1つがUS 7,595,507に記載されている。US 7,595,507では、誘電性接着層で覆われた基板上にCVDダイヤモンド層を成長させる。US 7,595,507に記載の方法を用いて、図1に示すデバイス100の接着層103下の典型的なダイヤモンド基板102及びエピ層101を形成することができる。代替プロセスでは、ダイヤモンド基板102を独立に形成し、接着層103及びエピ層101に付着させることができる。これらのいずれの場合でも、ダイヤモンド基板102は、当技術分野で知られている既知の方法でCVD成長によって得られる。さらに別の代替プロセスでは、ダイヤモンド膜が完成デバイスの上に堆積されて、熱拡散を助ける。いずれにしても、基板近傍熱境界抵抗はデバイス熱抵抗の決定に直接的な役割を果たし、それを最小化すべきである。この出願では、基板近傍は、上にダイヤモンドが核生成して成長する表面に近いことを意味する。
CVDダイヤモンドを単結晶性に成長させ得るが、一般的に、成長させるダイヤモンドの厚さ及びプロセス条件に応じて変化する結晶(又はドメイン)サイズを有する多結晶性に成長させる。上にダイヤモンドを成長させるべき表面は、適切な化学的性質を示さなければならず、ダイヤモンド結晶の効率的な核生成及びその後の成長を可能にするように調製しなければならない。上にCVDダイヤモンドを成長させ得る典型的材料としては、限定するものではないが、ケイ素、窒化ケイ素、窒化アルミニウム、炭化ケイ素、耐火金属炭化物、耐火金属又はダイヤモンドが挙げられる。ダイヤモンドの品質、例えば、ドメイン成長のサイズと速度及び非ダイヤモンド包有物の量は成長条件及び成長時間によって決まる。ダイヤモンドドメインのサイズは成長時間と共に増大し、これは、Diamond and Related Materials, vol. 2, p. 1059 (1993)に表題「最先端の化学蒸着(CVD)ダイヤモンドの熱伝導率及び微細構造(Thermal conductivity and the microstructure of state-of-the-art chemical-vapor-deposited (CVD) diamond)」で発表されたJ. E. Graebnerらによる公開された研究に見られるように、成長したダイヤモンド膜の熱伝導性に絶大な影響を及ぼすことは周知である。
ダイヤモンド核生成及びダイヤモンド成長の初期段階の制御は、膜の異方性、結晶粒径、及び膜内の微視的ボイドに敏感であるか、又は直接依存するダイヤモンド特性の制御に必須である。この現象は、膜の熱伝導性に特に影響を及ぼす。ダイヤモンドの不均質核生成は、安価な基板上に成長したダイヤモンド層及び基板をもたらすので、精力的研究及び知的財産創出の話題である。核生成は、ケイ素、耐火炭化物、及び他の材料等の非ダイヤモンド基板上でのダイヤモンドの成長の開始を伴う。これらの方法は、ダイヤモンド基板が最も経済的な選択肢でないエレクトロニクス産業で特に興味深い。水素及びその解離はダイヤモンド合成のみならず、成長中の非ダイヤモンド種のエッチング及びグラファイト相への再構築に対してダイヤモンド表面を終結させるのにも重要な役割を果たす。ダイヤモンド合成の詳細は、公文書及び出版物で入手可能である。例えば、この情報はDiamond Films Handbook(J. Asmussen and D. K. Reinhard編集、Marcel Drekker, Inc.出版, New York, 2002)で見つけられる。
ダイヤモンド膜の核生成は、少なくとも3つの段階で記述可能である：(1)基板の表面上に独立の結晶が形成されるインキュベーション期；(2)第1期中に形成された結晶上での新結晶の形成及び個々の結晶の三次元成長の休止；及び(3)隣接結晶の面を刻み、まとめて連続膜にし、この中でダイヤモンドドメインが基板から離れて上方へ成長(円柱状成長)する段階。
その持続時間は数分〜多時間の範囲にわたり得る初期段階を特徴づける関連パラメータは核生成密度ND、すなわち基板表面上に個々に形成された結晶子の数(典型的な数は約105cm-2〜1012cm-2の範囲である)及び核生成速度NR(典型的な数は103〜108cm-2時間-1)である。
いずれの追加の調製もしない多くの材料の上では、上述したインキュベーション期は、比較的低い核生成密度(ND≒105cm-2)をもたらすことが観察された。核生成密度を高めるため、シード処理又は引っ掻き処理として言及したプロセスが一般的に実施される。シード処理は基板表面の前処理であり、この処理では、乾燥状態又は液体に懸濁させた数ナノメートル(ナノ結晶性ダイヤモンド粉末)〜数百ナノメートル(ダイヤモンドグリット)の粒径を有するダイヤモンド粉末を用いて基板表面を引っ掻く。液体状態では、シード処理は典型的に超音波又はメガソニック浴内で行なわれる。シード処理は、ダイヤモンド核生成を増強するために最も広く使用されている技術であり；ダイヤモンド以外の材料(ホウ化物、炭化物、窒化物、ケイ化物、及びグラファイト)を用いて行なうことができる。シード処理後のダイヤモンド核生成密度は、未処理表面と比べて多数桁増加し得る：ND106cm-2〜1012cm-2。シード処理／引っ掻き処理は、下記：(a)引っ掻き処理によってもたらされたダイヤモンド粒子が表面に付着したままであり、その後の成長で核生成サイトになるダイヤモンドシード処理；及び(b)引っ掻かれた表面の鋭い縁でのダングリングボンド及びエネルギー的に有利な凸面がダイヤモンドの核生成に都合が良いことの組み合わせの結果として働くように見える。この理由で、当業界では用語「ダイヤモンド引っ掻き処理」及び「ダイヤモンドシード処理」を互換的に使用する。
CVD成長プロセス中のダイヤモンド層成長プロセス、及び核生成の開始から安定なドメイン成長へのダイヤモンド結晶形成は、ダイヤモンドと非ダイヤモンド包有物の成長が競合する化学反応の複雑なセットを伴う。未処理非ダイヤモンド基板上のダイヤモンド核生成は一般的に非常に少ない。例えば、ケイ素上では核生成密度は約105cm-2であるが、1010cm-2を超える核生成密度が望ましい。シード処理中、ダイヤモンド粒子は基板材料にぶつかって細かく砕け、基板の上面を傷つけ、粗膜を生じさせ得る。ダイヤモンド核生成を増強するための別の技術は、150nm、100nm、80nm、60nm、40nm、20nm、又は10nm未満の有効径を有するナノ結晶性ダイヤモンド(NCD)粒子で基板をシード処理することである。但し、ボイド形成を引き起こし、界面領域で相当なボイド分率をもたらす恐れがある100〜200nmサイズの大きいダイヤモンド結晶を粒度分布が含まないことを条件とする。
結果として、CVDダイヤモンドの第1成長層の品質及びボイド分率はプロセス条件に非常に左右される。それらは、ナノ結晶性相から非晶質相の種々の相及び結晶サイズを伴う。それゆえに、上にダイヤモンド層を成長させる基板とダイヤモンドのバルクとの間の界面が顕著な熱境界抵抗を示すということになる。
熱境界抵抗(TBR)の概念は、界面を横切る温度降下を定量化する手段である。それは、界面に垂直な方向の熱流への抵抗を定量化するパラメータであり；界面に平行な熱流については何も示さない。実際の界面は決してシャープでなく；それらは、ほとんどの場合未知で、ボイド領域を含み得る接合部に垂直な方向の熱伝導率の漸進的変化を伴う。次にTBRを用いて、該現実界面が界面に垂直な熱流に及ぼす正味の効果を定量化する。この量の定義は、接合面に垂直な方向zに熱が流れる時に2つのバルク材料201及び202間の金属学的接合部203を横切る典型的温度プロファイルT(z)を示す図2の助けを借りて与えてある。熱流が一次元、すなわち、界面に平行な熱流がないとしたら、材料201及び202における均一であるが異なる熱伝導率は、2つのバルク材料において異なる勾配で温度の線形変化をもたらすであろう。これは、図2の温度プロファイルの線形セグメント205及び206で示されている。金属学的接合部203周囲の狭小領域204では、熱伝導率は、2つの材料のバルク値間で漸進的であるが必ずしも単調的でなく変動すると仮定する。熱伝導率が領域204内で最小値を示す場合、図2に示すように、温度プロファイルT(z)は、漸進的な変化を示す。熱伝導率が変動する漸進的な拡張界面領域が温度プロファイルに及ぼす効果は、2つのバルク材料において温度の急激な増加ΔT及び完全に均一な熱伝導率を示す等価な界面を用いて効率的に描写可能である。すなわち、熱伝導率は203に不連続を有するが、金属学的接合部203の左側及び右側へは均一である。特徴づけ及びシミュレーションのためには、この同等性は、領域204の幅が、領域204内の界面に平行な熱流が構造内の熱流の残りに比べて無視できるようなものである限り良く働く。TBRが表される次元は面積*温度/電力であり、半導体産業で用いるさらに一般的な単位の1つはm2K/GWである。TBR値は、10〜100m2K/GWの範囲に入り得る。
ダイヤモンドを基板の上に成長させるとき、基板とダイヤモンドの第1成長層との間の界面を横切り、かつ第1の数百ナノメートルの成長ダイヤモンド内の漸進的に変動する熱伝導性領域を横切る熱境界抵抗はかなり大きく、熱が界面領域を横切って移動すべきときに問題を呈する。このことは、ダイヤモンド層を接着層の上に成長させる、US 7,595,507に記載されている構造及び方法で特に重要である。この後者の出願ではTBRは、接着層、ダイヤモンドの第1成長層におけるいずれのボイドの可能性及び漸進的な熱伝導率変化からの寄与の合計である。接着層の寄与は、接着層厚を低減することによって直接制御可能であるが、第1成長層のボイド分率及び熱伝導率からの寄与はかなりさらに困難であり、この発明の主題である。
基板近傍ダイヤモンド熱境界抵抗の原因の理解のための理論的基礎は、M. N. Touzelbaev及びK. E. Goodsonの表題「ダイヤモンド-基板境界近傍の熱抵抗への核生成密度の影響(Impact of Nucleation Density on Thermal Resistance near Diamond-Substrate Boundaries)」(Journal of Thermophysics and Heat Transfer）の研究で与えられている。この研究では、低い基板近傍ダイヤモンドTBRを達成するために制御すべき重要なパラメータとして核生成密度及びドメインとダイヤモンド層厚の成長速度を特定する。低TBRに達するという目標は、ダイヤモンド成長の初期段階でグラファイトと比べて結晶性ダイヤモンドの量を増やし、ダイヤモンド結晶のサイズをできる限り速く増大し、かつダイヤモンド成長の初期段階中のボイド形成を回避することの成果である。これをどうやって達成するかについて当業界では何の処方も方法も与えられていなかった。
本明細書は基板近傍ダイヤモンド熱境界抵抗を低減するための3つの方法を開示する。3つの各方法を個々に適用して低い基板近傍熱抵抗ダイヤモンド層の成長を達成できるが、これらの方法を組み合わせて、各技術の利益を享受することもできる。特定の方法の選択、又は方法の組み合わせは、ダイヤモンド成長のシステム及び方法によって決まる。さらに、開示方法を実施するための条件は、ダイヤモンド成長チャンバは構造が異なり、ひいては当然ながら同一の材料品質を達成するためにはプロセス条件のいくらかの微細な調整を必要とするので、正確な数ではなく範囲に関して与えてある。
低い基板近傍ダイヤモンド熱境界抵抗を達成するため又は低い基板近傍熱境界抵抗を有するダイヤモンド層を製造するための1つの手法は、非常に高い核生成密度を生じさせるように調製した表面上にダイヤモンドを成長させることによる。1010cm-2超え及び1011cm-2ほど高い高核生成密度が到達可能であり、例えば、10m2K/GW未満の熱境界抵抗を達成するために必要とされ得る。
このタイプの核生成にうまく利用できるダイヤモンドグリット源の例としては、破砕し、適切な粒度分布が得られるように選別した天然ダイヤモンド；破砕し、適切な粒度分布が得られるように選別した合成ダイヤモンド；及び化学的に処理してその非sp3殻層を除去し、適切な粒度分布が得られるように選別したデトネーション(detonation)ナノダイヤモンドが挙げられる。
コロイドは、連続相(分散媒)及び分散相(粒子又はエマルション滴)から成る二相系である。分散相の粒径は典型的に1nm〜1μmの範囲にある。コロイド分散系の例には、固体／液体(懸濁液)、液体／液体(エマルション)、及び気体／液体(泡)がある。水、エタノール又はメタノール中のナノ結晶性ダイヤモンドの懸濁液はコロイド懸濁液である。
本発明の一実施形態では、ダイヤモンド成長の前にナノ結晶性ダイヤモンド(NCD)粉末を用いて基板表面をシード処理する。6nm〜10nmの粒径範囲を有するNCD粉末をエタノール又はメタノール中に分散させ、基板を超音波又はメガソニック浴の内側に維持しながらシード処理を行なう。1リットルの液体毎に50グラムのNCDのコロイド懸濁液を用いてシード処理を達成する。液体の選択肢には脱イオン水、エタノール、イソプロパノール、アセトン又はメタノールがある。粒径が分かれば、表面のおよその充填密度を仮定することによって、可能な最大核生成密度を推定することができる。表面が、四方最密充填であるNCDの単一層で覆われている場合、核生成密度の最大値は、ND≒1/d2であると推定される。従って、NCDを用いたシード処理は、1011cm-2を超える核生成密度をもたらし得る。この推定は、O. A. Williamsらの表題「単分散ナノ結晶性ダイヤモンド上の増強されたダイヤモンド核生成(Enhanced diamond nucleation on monodispersed nanocrystalline diamond）」(Chemical Physics Letters, vol. 445, p. 255 (2007)）の出版物でも実証されている。シード処理後に基板をすすいで乾燥させ、ダイヤモンドのCVD成長の既知方法のいずれか1つを用いてダイヤモンド成長を行なうべき真空チャンバに装填する。
例えば上述したように調製した基板表面の上のダイヤモンド成長の初期段階の条件には、電力及び炭素ガス組成の段階的増加がある。圧力は、初期段階中は2〜30トールに固定したままでよい。初期成長段階時間は15分〜150分の範囲でよく、システムに送達される総電力によって決まる。100mmのウエハ上での普通の成長段階のCVDダイヤモンド成長システムに送達される作動電力は、ホットフィラメントシステムでは典型的に2.5〜7.5kWであり、マイクロ波プラズマシステムでは典型的に5〜35kWである。ダイヤモンド成長チャンバは構造が異なり、ひいては当然ながらプロセス条件のいくらかの微細な調整を必要とするので、これらの値は単に指針として与えられるだけであり、限定又は正確な設定値とはならない。前記調製表面上のダイヤモンド成長の好ましい初期段階中、システムに送達すべき電力は、システムに適した時間にわたって、ゼロ(ホットフィラメントシステム)又は最小プラズマ攻撃力(マイクロ波プラズマシステム)からゆっくり作動レベルまで高めながら、炭素保有ガスを少なくとも1段階、好ましくは数段階で作動流速度まで高める。例えば、水素中の炭素保有ガスの最終パーセンテージが4%であれば、炭素保有ガス設定値が1%、2%、及び3%である3段階が4%の作動設定値に先行し得る。
さらに、NCD増強シード処理は、初期段階成長結晶性と同程度の深さのずっと微細な溝の形成をもたらし、ひいてはダイヤモンド成長界面でのボイド形成を大いに減らす。図6(A)及び6(B)は、2つの明らかに異なって引っ掻き処理／シード処理された成長界面の透過型電子顕微鏡写真(TEM)である。6(A)に示す基板は100nmサイズの微結晶性ダイヤモンド粉末を用いて引っ掻き処理／シード処理されたが、6(B)に示す基板は、10nmサイズのNCDを用いて引っ掻き処理／シード処理された。図6(A)及び6(B)を精査すると、100nmのダイヤモンド粉末によって基板に引っ掻き処理されたより深い溝は、10nmのダイヤモンド粉末引っ掻き処理表面に比べて完全には充填されず、相当なボイド分率をもたらすことが容易に分かる。これらのボイドは必然的に低熱伝導率を有する。結果として生じる100m2k/GW程度のTBRは、Frank Kreithによる書籍「Principles of Heat Transfer」に記載されている複合材料についての方法を用いて計算可能であり、それぞれ0.2W/m.K程度の熱伝導率を有する20nmの高ボイド領域を想定する。
図3は、上記方法のプロセスブロック図を示す。低い基板近傍熱境界抵抗を有するダイヤモンド層の製造方法の一実施形態は、上面を有する基板(301)及びナノ結晶性ダイヤモンドのコロイド懸濁液(302)を準備した後、このコロイド懸濁液で上面をシード処理(303)し、ダイヤモンドを成長させる工程(304)を含む。一実施形態では上面は窒化ケイ素であり、さらに別の実施形態では上面は窒化アルミニウムである。ダイヤモンドの成長(304)は、所望厚に到達するまで(306)、炭素保有ガスを数工程で増やすこと(305)によって行なわれる。厚さ限界(306)は、核生成を完了するのに必要な所望厚によって規定される。図3に開示する核生成段階が「停止」ブロックを越えて完了すると、ダイヤモンド成長プロセスが続く。プリセット厚は10nm以上である。
低い基板近傍熱境界抵抗を達成するための方法の別の実施形態は、基板近傍領域における非ダイヤモンド相に対するダイヤモンド相の密度の比を高めることを利用する。これは次に、より低い熱境界抵抗をもたらす。ダイヤモンド成長及び層の特徴づけに関する公開文献には、ダイヤモンド成長表面を水素にさらし、ダイヤモンド相より非ダイヤモンド相を優先的にエッチングすることを示唆する報告があった。該報告の例は、N. Uchidaらによって、表題「CVDダイヤモンド膜に及ぼす水素の後エッチング効果(Hydrogen post-etching effect on CVD diamond film)」(Journal of Materials Science Letters, vol. 9, p. 251, 1990出版)で与えられている。ほとんどの公開報告は、数μm又は数十μm厚のダイヤモンド膜の表面上の非ダイヤモンド相含量は、成長表面を水素にさらすことによって変えられることを実証している。この事実は、活発なダイヤモンド成長中の水素の役割をも明らかにし、ダイヤモンド成長は、複合ダイヤモンド及び非ダイヤモンド相の成長間の差及び非ダイヤモンド相の優先的な除去の結果として起こる。
低い基板近傍熱境界抵抗を有するダイヤモンド層の製造方法の一実施形態では、ダイヤモンド成長の初期(核生成)段階に、ダイヤモンド成長の化学蒸着工程を、水素又は同様のガスを用いる非ダイヤモンド相in-situ又はex-situエッチング（これを用いて優先的に非ダイヤモンド相をエッチングする）と交互に行なう。本発明の一実施形態では、成長工程が10nm〜50nmのダイヤモンドをもたらしながら、エッチング工程が一部又は全部のダイヤモンド層をエッチングする。ダイヤモンド膜の所定全厚に到達するまで成長／エッチングプロセスを繰り返す。核生成面が完全にダイヤモンドドメインで覆われたときに交互プロセスを停止してよく、ダイヤモンドの普通の連続成長が開始し得る。核生成密度(新結晶が成長するダイヤモンドドメインの数)は、表面上のドメインサイズ分布と関係がある。熱境界抵抗は、核生成層厚対ドメインサイズの比と共に増加する。この比を低減することが目的であり、本発明の記載実施形態はこれを達成する。本発明の一実施形態では、核生成層が成長すべき全厚は50nmである。表面をフッ素、及びある程度は酸素にさらすことによって同様の結果を達成することもできる。
図4は、上記方法を図解するブロック図を示す。低い基板近傍熱境界抵抗を有するダイヤモンド層の製造方法は、上面を有する基板(401)及びダイヤモンド粒子のコロイド懸濁液(402)を準備した後、例えば、上記ナノ結晶性ダイヤモンド粉末を用いるこのコロイド懸濁液で上面をシード処理(403)し、ダイヤモンドを成長さる工程(404)を含む。一実施形態では、上面は窒化ケイ素であり、さらに別の実施形態では、上面は窒化アルミニウムである。ダイヤモンドの成長工程(404)後にエッチング工程(405)を行ない、この工程では、CVD成長ダイヤモンド膜内の非ダイヤモンド化合物をダイヤモンドより優先的にエッチングする。厚さ限界に到達するまで(406)成長及びエッチングの工程を交互に繰り返す。厚さ限界は、核生成を完了するのに必要な所望厚によって規定される。図4に開示する核生成段階が「停止」ブロックを越えて完了すると、ダイヤモンド基板成長プロセスが続く。プリセット厚(厚さ限界)は10nm以上である。
初期成長段階及び厚さを変えることを通じてTBRを変更する際のこの技術の影響を図6(C)及び6(D)に示す。界面のTEMは界面の厚さと構造の変化を実証する。対応して、Ken Goodsonらにより、表題「ダイヤモンド-ケイ素境界に垂直な熱伝導の実験的調査(Experimental investigation of thermal conduction normal to diamond-silicon boundaries)」(Journal of Applied Physics, vol. 77, p. 1385, 1995出版)で開発された技術によって測定したTBR値は、測定抵抗に関する変化を確証した。図6(C)は、非エッチング背面、すなわち約50nm厚の初期成長領域を有する成長したままの界面である。これは、画像の下部(核生成面)に向かう直線と、暗く、より円形のコントラスパターンとの間の領域として特定可能である。より円形のコントラスパターンの上の明るい領域は、バルクダイヤモンド層を含むより大きい、より規則正しい結晶子の開始を表す。図6(D)は、多工程エッチング背面及び約25nm成長領域厚を有する再蒸着界面である。2つのサンプルについてそれぞれ40.7及び32.1m2k/GWで明らかに異なるTBRが測定されたので、初期成長層の厚さ及び品質とTBRの値との間の相関性を支持する。
低い基板近傍熱境界抵抗を有するダイヤモンド層の製造方法の別の実施形態は、表面をダイヤモンド粉末でシード処理することによって前処理すると成長するタイプの層を制御することに基づいている。非ダイヤモンド表面、一実施形態では窒化ケイ素表面を、数ナノメートル〜0.2μm(マイクロメートル)の平均粒径を有し得るダイヤモンド粉末でシード処理する。この今や粗い表面上には、特定の数密度のダイヤモンド結晶が付着したままである。これらが核生成サイトになる。本発明の一実施形態では、シード処理後にプラズマエッチングを行なう。このプラズマエッチングでは、数ナノメートル、好ましくは10nm未満の露出窒化ケイ素表面をエッチングし、平滑にする。通常は、ダイヤモンド核生成は、接着シード結晶に加えて、シード処理によって生じた基板上の鋭い縁で起こる。適切なエッチングを選択して、シード処理によって生じた基板上の鋭い縁を滑らかにすると、接着シード結晶に対する基板上のダイヤモンド核生成の比率が低減する。プラズマエッチングの後にダイヤモンド成長が起こり、核生成サイトが、側方に成長するダイヤモンド結晶を生じさせる。このように、基板表面に隣接する開始ドメインサイズを大きくし、シード処理密度を制御することによって該開始ドメインサイズを良く制御することができる。一実施形態では、成長前エッチングをアルゴンプラズマ内で行なうが、酸素、塩素又はフッ素に基づく化学エッチングを行なって、基板表面化合物をエッチングすることができる。
低い基板近傍熱境界抵抗を有するダイヤモンド層の上記製造方法を、図5に示すブロック図と共に図7に示す対応表面構造を用いて説明する。このプロセスは、上面を有する基板を準備する工程501及びダイヤモンド粉末のコロイド懸濁液を準備する工程502の後に、基板上面をシード処理する工程503を含む。一実施形態では、ダイヤモンド粉末は、上記ナノ結晶性ダイヤモンドから成る。図7Aに、上面702を有する基板701を与えてあり、上面702は、基板701と同一材料製でなくてよい。一実施形態では、基板の上面702は窒化ケイ素から作られる。シード処理工程503は引っ掻き傷703を生じさせ、その引っ掻き面702の上にいくつかのダイヤモンド粒子704を残す。表面702上にいくつかの鋭くとがった先705が残り、これが、来たるダイヤモンド成長の核生成サイトになる。一実施形態では、工程504において、鋭い縁705が、図7(C)に示すエッチング表面706上の707に示すように鈍化し、滑らかになるように表面702をエッチングする。一実施形態ではエッチングをアルゴンプラズマで行ない、さらに別の実施形態ではエッチングは、フッ素に基づくプラズマ、例えばSF6、CF4又はケイ素化合物用の同様のエッチャントを伴う。さらに、工程505で、CVDダイヤモンド成長が開始し、粒子708のサイズが増大した図7(D)に示すように、ダイヤモンド成長は、表面706に付着したダイヤモンド粒子704の上で優先的に起こる。ダイヤモンド粒子708間の平滑領域706では新たなダイヤモンド核生成は起こらない。さらに成長するにつれて、ダイヤモンド結晶子708は、709に示すように合体するのに十分大きくなって、図7(F)に示すように、ダイヤモンド結晶で基板を完全に覆い、最終的に図7(F)に示すように円柱状成長710をもたらす。このように、核生成密度を制限することによって、基板のすぐ近くでダイヤモンド結晶のサイズを増大し、その結果、ダイヤモンド層の基板近傍熱抵抗を低減する。
低い基板近傍熱境界抵抗を有するダイヤモンド層の製造方法の一実施形態では、その上でダイヤモンド層が核生成し、成長する基板は、窒化ガリウム、窒化アルミニウム、炭化ケイ素、ケイ素、及びサファイアを含む群から選択されるいずれかの材料の少なくとも1つの層を含み得る。低い基板近傍熱境界抵抗を有するダイヤモンド層の製造方法のさらに別の実施形態では、ダイヤモンド層を完成電子又は光電子デバイス上に堆積させてよい。これらのデバイスは、当業者に周知なように、微量金属、誘電性コーティング、及びエッチング領域を含む。該基板上にダイヤモンド膜をコーティングすることは、デバイス上からの熱拡散を可能にするので非常に有利である。熱源と該デバイスの上の熱拡散ダイヤモンド層との間の境界は熱管理にとって障害である。低い基板近傍熱境界抵抗を有するダイヤモンド層の製造方法のいずれの実施形態も完成電子又は光電子デバイスの表面に適用可能である。デバイスの上面は、全てダイヤモンドの核となる種々の材料でパターン化可能である。例えば、耐火金属を用いてダイヤモンドの核にすることができ、また電子デバイスに用いる不動態化誘電材料、例えば窒化ケイ素も効率的なダイヤモンド核生成を可能にする。一実施形態では、上にダイヤモンド層を核生成させる予定の該電子又は光電子デバイスの上面は、少なくとも部分的に、ケイ素、二酸化ケイ素、窒化ケイ素、炭化ケイ素、窒化アルミニウム、及び耐火金属から成る群より選択される材料の1つで構成される。
本明細書に記載のボイド形成、結晶粒径、及び核生成層厚パラメータは、顕微鏡技術、例えば光学顕微鏡法、走査型電子顕微鏡法(SEM)、及び透過型電子顕微鏡法(TEM)を用いて測定可能である。さらに、非炭素ダイヤモンドに対するダイヤモンドの比率はラマン分光法及びフーリエ変換赤外(FTIR)分光法等の分光技術を用いて測定可能である。この点で、CVDにより成長したダイヤモンド膜では、炭素はダイヤモンド形と非ダイヤモンド形の両方で膜に組み込まれ得ることが認められる。非ダイヤモンド炭素は、膜内のグラファイト又は非晶質炭素領域であり得る。業界では、ラマン分光法及びフーリエ変換赤外(FTIR)分光法によってダイヤモンドを他の炭素形と区別できることが周知である。これらの方法は両方ともダイヤモンド振動スペクトル(フォノンスペクトル)を使用し、両者を用いてsp3混成軌道(ダイヤモンドのシグネチャ(signature))をsp2混成軌道(グラファイト及び非晶質炭素のシグネチャ)と区別することができる。
上記に関連して、TEM画像については図6(A)〜6(C)を参照して既に述べた。さらに、図8は、多結晶性CVDダイヤモンド核生成層のsp3及びsp2ピークが表示されたラマンスペクトル(514nm励起波長)の例を示す。2つの可視ピークは、約1332cm-1のダイヤモンド相(sp3)及び約1550cm-1の非ダイヤモンドグラファイト炭素に相当する。1332cm-1のsp3ピークの半値全幅(FWHM)は2.9cm-1である。CVDダイヤモンド膜の熱伝導率は、非ダイヤモンド材料に対する膜内のダイヤモンド分率に直接関係がある。図9は、ダイヤモンド膜の熱伝導率とダイヤモンド膜のラマンスペクトルにおけるsp3ピークの半値全幅との間の関連性を図解するグラフを示す。
本発明を特に実施形態を参照して示して説明したが、当業者には当然のことながら、添付の特許請求の範囲に記載の本発明の範囲を逸脱することなく、形態及び詳細の種々の変更を加えることができる。
上記に関連して、TEM画像については図6(A)〜6(C)を参照して既に述べた。さらに、図8は、多結晶性CVDダイヤモンド核生成層のsp3及びsp2ピークが表示されたラマンスペクトル(514nm励起波長)の例を示す。2つの可視ピークは、約1332cm-1のダイヤモンド相(sp3)及び約1550cm-1の非ダイヤモンドグラファイト炭素に相当する。1332cm-1のsp3ピークの半値全幅(FWHM)は2.9cm-1である。CVDダイヤモンド膜の熱伝導率は、非ダイヤモンド材料に対する膜内のダイヤモンド分率に直接関係がある。図9は、ダイヤモンド膜の熱伝導率とダイヤモンド膜のラマンスペクトルにおけるsp3ピークの半値全幅との間の関連性を図解するグラフを示す。
本発明を特に実施形態を参照して示して説明したが、当業者には当然のことながら、添付の特許請求の範囲に記載の本発明の範囲を逸脱することなく、形態及び詳細の種々の変更を加えることができる。
本発明のまた別の態様は、以下のとおりであってもよい。
〔１〕下記：
III-V化合物半導体材料の層；
多結晶性CVDダイヤモンド材料の層；及び
前記III-V化合物半導体材料の層と前記多結晶性CVDダイヤモンド材料の層との間の界面領域であって、前記界面領域には、多結晶性CVDダイヤモンド成長の初期核生成段階中に、前記III-V化合物半導体材料の層を含む基板の上に形成される多結晶性CVDダイヤモンドのダイヤモンド核生成層を含む、
を含んでなる半導体デバイス構造体であって、
前記ダイヤモンド核生成層は、前記ダイヤモンド核生成層を含む領域に焦点を合わせたレーザーによって生じたラマン信号が、1332cm -1 に、5.0cm -1 以下の半値全幅を有するsp3炭素ピークを示すものであり、
前記ダイヤモンド核生成層は、前記ラマン信号がさらに下記特徴：
(i)633nmのラマン励起源を使用するときはバックグラウンド減算後の前記1332cm -1 のsp3炭素ピークの高さの20%以下である高さを有する1550cm -1 のsp2炭素ピーク；及び
(ii)前記1332cm -1 のsp3炭素ピークは、785nmのラマン励起源を用いるラマンスペクトルの局所バックグラウンド強度の10%以上である
の一方又は両方を示すものであり、かつ
前記ダイヤモンド核生成層の核生成表面の平均核生成密度は1×10 8 cm -2 以上、1×10 12 cm -2 以下である、前記半導体デバイス構造体。
〔２〕前記1332cm -1 のsp3炭素ピークの半値全幅が4.0cm -1 、3.0cm -1 、2.5cm -1 、又は2.0cm -1 以下である、前記〔1〕に記載の半導体デバイス構造体。
〔３〕前記1550cm -1 のsp2炭素ピークが、633nmのラマン励起源を使用するときはバックグラウンド減算後の前記1332cm -1 のsp3炭素ピークの高さの10%、5%、1%、0.1%、0.01%、又は0.001%以下である、前記〔1〕又は〔2〕に記載の半導体デバイス構造体。
〔４〕前記1332cm -1 のsp3炭素ピークが、785nmのラマン励起源を用いるラマンスペクトルの局所バックグラウンド強度の20%、30%、40%、50%、60%、又は70%以上である、前記〔1〕〜〔3〕のいずれか1項に記載の半導体デバイス構造体。
〔５〕前記ダイヤモンド核生成層の核生成表面の平均核生成密度が、5×10 8 cm -2 、1×10 9 cm -2 、5×10 9 cm -2 、又は8×10 9 cm -2 以上である、前記〔1〕〜〔4〕のいずれか1項に記載の半導体デバイス構造体。
〔６〕前記ダイヤモンド核生成層の核生成表面の平均核生成密度が、5×10 11 cm -2 、1×10 11 cm -2 、5×10 10 cm -2 、又は3×10 10 cm -2 以下である、前記〔1〕〜〔5〕のいずれか1項に記載の半導体デバイス構造体。
〔７〕透過型電子顕微鏡画像化法を用いて測定した場合の前記ダイヤモンド核生成層の平均厚が50nm、45nm、35nm、25nm、又は20nm以下である、前記〔1〕〜〔6〕のいずれか1項に記載の半導体デバイス構造体。
〔８〕前記ダイヤモンド核生成層が、少なくとも200nm×100nmの面積を占める代表サンプルにおいて透過型電子顕微鏡画像化法を用いて測定した場合に10%以下のボイド体積分率を有し、及び／又は20nm超えの厚さを有するボイドを含まない、前記〔1〕〜〔7〕のいずれか1項に記載の半導体デバイス構造体。
〔９〕前記ダイヤモンド核生成層内の前記ボイド体積分率が8%、6%、又は4%以下である、前記〔8〕に記載の半導体デバイス構造体。
〔１０〕前記ダイヤモンド核生成層が、15nm、10nm、又は5nm超えの厚さを有するボイドを含まない、前記〔8〕又は〔9〕に記載の半導体デバイス構造体。
〔１１〕前記ダイヤモンド核生成層が、少なくとも200nm×100nmの面積を含む代表サンプルにおいて透過型電子顕微鏡画像化法で識別できる可視ボイドを持たない、前記〔8〕〜〔10〕のいずれか1項に記載の半導体デバイス構造体。
〔１２〕前記多結晶性CVDダイヤモンド材料の層が、少なくとも5μm、10μm、20μm、30μm、50μm、80μm、100μm、150μm、200μm、又は250μmの厚さを有する、前記〔1〕〜〔11〕のいずれか1項に記載の半導体デバイス構造体。
〔１３〕前記ダイヤモンド核生成層が50m 2 k/GW、35m 2 k/GW、30m 2 k/GW、25m 2 k/GW、20m 2 k/GW、15m 2 k/GW、又は10m 2 k/GW以下の熱境界抵抗を有する、前記〔1〕〜〔12〕のいずれか1項に記載の半導体デバイス構造体。
〔１４〕前記III-V化合物半導体材料が窒化ガリウムである、前記〔1〕〜〔13〕のいずれか1項に記載の半導体デバイス構造体。
〔１５〕前記界面領域が、前記ダイヤモンド核生成層と前記III-V化合物半導体材料の層との間に配置された接着層をさらに含む、前記〔1〕〜〔14〕のいずれか1項に記載の半導体デバイス構造体。
〔１６〕前記接着層が、窒化ケイ素又は窒化アルミニウムで形成されている、前記〔15〕に記載の半導体デバイス構造体。
〔１７〕前記接着層が、200nm、100nm、50nm、40nm、35nm、又は30nm以下の厚さを有する、前記〔15〕又は〔16〕に記載の半導体デバイス構造体。
〔１８〕前記〔1〕〜〔17〕のいずれか1項に記載の半導体デバイス構造体の作成方法であって、下記工程：
III-V化合物半導体材料の層を含む基板を準備する工程；
前記基板の表面をシード処理する工程；
化学蒸着(CVD)技術を用いて前記表面上にダイヤモンド核生成層を成長させる工程；及び
前記ダイヤモンド核生成層の上に多結晶性CVDダイヤモンド材料のより厚い層を成長させる工程を含んでなり、
さらに下記技術：
(d)前記シード処理工程のためにナノ結晶性ダイヤモンド粉末を使用すること、ここで前記ナノ結晶性ダイヤモンド粉末は200nm以下の平均粒径及び500nm以下のD90粒径を有し、それによって、より大きいシード粒子を利用するシード処理プロセスと比較して、基板表面に形成される溝のサイズを低減し、結果として前記基板表面上のダイヤモンド成長中のボイド形成を低減する；
(e)CVDダイヤモンド成長と非ダイヤモンド炭素エッチングの交互工程を用いて前記ダイヤモンド核生成層を製作すること、ここで前記技術は、第1厚のダイヤモンド層を化学蒸着により成長させる工程、前記ダイヤモンド層の少なくとも一部をエッチングする工程、前記成長工程と前記ダイヤモンド層の少なくとも一部のエッチング工程とを前記ダイヤモンド層の全厚が第2厚に到達するまで繰り返す工程を含んでなり、前記ダイヤモンド層の少なくとも一部の前記エッチング工程は、ダイヤモンド相より非ダイヤモンド相を優先的にエッチングすることによって、非ダイヤモンド相に対するダイヤモンド核生成層内のダイヤモンド相の比率を高める；
(f)シード処理後かつ基板表面上のダイヤモンド核生成層の成長前に基板表面に適用する成長前エッチング工程を使用すること、ここでシード処理中に結晶シードが基板表面上に堆積され、前記成長前エッチング工程は、基板表面上の結晶シードより優先的に基板表面をエッチングするため及び基板表面を滑らかにすることによって、結晶シードによって与えられる核生成サイトと比べて基板表面上の鋭い溝縁によって形成される核生成サイトを減らすために選択される化学を用いてエッチングすることを含む、
の少なくとも1つを適用する工程を含む、前記方法。
〔１９〕技術(a)において、前記シード処理工程に用いる前記ナノ結晶性ダイヤモンド粉末の平均粒径が150nm、100nm、80nm、60nm、40nm、20nm、若しくは10nm以下、及び／又は3nm、5nm、若しくは6nm以上である、前記〔18〕に記載の方法。
〔２０〕技術(a)において、前記シード処理工程に用いる前記ナノ結晶性ダイヤモンド粉末のD90粒径が400nm、300nm、250nm、200nm、175nm、又は100nm以下である、前記〔18〕又は〔19〕に記載の方法。
〔２１〕技術(a)において、前記シード処理工程のために前記ナノ結晶性ダイヤモンド粉末をコロイド懸濁液に懸濁させる、前記〔18〕〜〔20〕のいずれか1項に記載の方法。
〔２２〕技術(b)において、前記第1厚が少なくとも10nmかつ50nm未満である、前記〔18〕〜〔21〕のいずれか1項に記載の方法。
〔２３〕技術(b)において、前記第2厚が少なくとも50nmである、前記〔18〕〜〔22〕のいずれか1項に記載の方法。
〔２４〕技術(c)において、前記成長前エッチング工程が、前記基板表面を10nm以下だけエッチングする、前記〔18〕〜〔23〕のいずれか1項に記載の方法。
〔２５〕技術(a)〜(c)の2つ又は3つ全てを組み合わせて利用する、前記〔18〕〜〔24〕のいずれか1項に記載の方法。
〔２６〕前記ダイヤモンド核生成層の成長が、炭素保有ガス濃度の増加を含む、前記〔18〕〜〔25〕のいずれか1項に記載の方法。

Claims (26)

  1. 下記：
    III-V化合物半導体材料の層；
    多結晶性CVDダイヤモンド材料の層；及び
    前記III-V化合物半導体材料の層と前記多結晶性CVDダイヤモンド材料の層との間の界面領域であって、前記界面領域には、多結晶性CVDダイヤモンド成長の初期核生成段階中に、前記III-V化合物半導体材料の層を含む基板の上に形成される多結晶性CVDダイヤモンドのダイヤモンド核生成層を含む、界面領域、
    を含んでなる半導体デバイス構造体であって、
    前記ダイヤモンド核生成層は、前記ダイヤモンド核生成層を含む領域に焦点を合わせたレーザーによって生じたラマン信号が、1332cm-1に、5.0cm-1以下の半値全幅を有するsp3炭素ピークを示すものであり、
    前記ダイヤモンド核生成層は、前記ラマン信号がさらに下記特徴：
    (i)633nmのラマン励起源を使用するときはバックグラウンド減算後の前記1332cm-1のsp3炭素ピークの高さの20%以下である高さを有する1550cm-1のsp2炭素ピーク；及び
    (ii)前記1332cm-1のsp3炭素ピークは、785nmのラマン励起源を用いるラマンスペクトルの局所バックグラウンド強度の10%以上である
    の一方又は両方を示すものであり、かつ
    前記ダイヤモンド核生成層の核生成表面の平均核生成密度は1×108cm-2以上、1×1012cm-2以下である、前記半導体デバイス構造体。
  2. 前記1332cm-1のsp3炭素ピークの半値全幅が4.0cm-1、3.0cm-1、2.5cm-1、又は2.0cm-1以下である、請求項1に記載の半導体デバイス構造体。
  3. 前記1550cm-1のsp2炭素ピークが、633nmのラマン励起源を使用するときはバックグラウンド減算後の前記1332cm-1のsp3炭素ピークの高さの10%、5%、1%、0.1%、0.01%、又は0.001%以下である、請求項1又は2に記載の半導体デバイス構造体。
  4. 前記1332cm-1のsp3炭素ピークが、785nmのラマン励起源を用いるラマンスペクトルの局所バックグラウンド強度の20%、30%、40%、50%、60%、又は70%以上である、請求項1〜3のいずれか1項に記載の半導体デバイス構造体。
  5. 前記ダイヤモンド核生成層の核生成表面の平均核生成密度が、5×108cm-2、1×109cm-2、5×109cm-2、又は8×109cm-2以上である、請求項1〜4のいずれか1項に記載の半導体デバイス構造体。
  6. 前記ダイヤモンド核生成層の核生成表面の平均核生成密度が、5×1011cm-2、1×1011cm-2、5×1010cm-2、又は3×1010cm-2以下である、請求項1〜5のいずれか1項に記載の半導体デバイス構造体。
  7. 透過型電子顕微鏡画像化法を用いて測定した場合の前記ダイヤモンド核生成層の平均厚が50nm、45nm、35nm、25nm、又は20nm以下である、請求項1〜6のいずれか1項に記載の半導体デバイス構造体。
  8. 前記ダイヤモンド核生成層が、少なくとも200nm×100nmの面積を占める代表サンプルにおいて透過型電子顕微鏡画像化法を用いて測定した場合に10%以下のボイド体積分率を有し、及び／又は20nm超えの厚さを有するボイドを含まない、請求項1〜7のいずれか1項に記載の半導体デバイス構造体。
  9. 前記ダイヤモンド核生成層内の前記ボイド体積分率が8%、6%、又は4%以下である、請求項8に記載の半導体デバイス構造体。
  10. 前記ダイヤモンド核生成層が、15nm、10nm、又は5nm超えの厚さを有するボイドを含まない、請求項8又は9に記載の半導体デバイス構造体。
  11. 前記ダイヤモンド核生成層が、少なくとも200nm×100nmの面積を含む代表サンプルにおいて透過型電子顕微鏡画像化法で識別できる可視ボイドを持たない、請求項8〜10のいずれか1項に記載の半導体デバイス構造体。
  12. 前記多結晶性CVDダイヤモンド材料の層が、少なくとも5μm、10μm、20μm、30μm、50μm、80μm、100μm、150μm、200μm、又は250μmの厚さを有する、請求項1〜11のいずれか1項に記載の半導体デバイス構造体。
  13. 前記ダイヤモンド核生成層が50m2k/GW、35m2k/GW、30m2k/GW、25m2k/GW、20m2k/GW、15m2k/GW、又は10m2k/GW以下の熱境界抵抗を有する、請求項1〜12のいずれか1項に記載の半導体デバイス構造体。
  14. 前記III-V化合物半導体材料が窒化ガリウムである、請求項1〜13のいずれか1項に記載の半導体デバイス構造体。
  15. 前記界面領域が、前記ダイヤモンド核生成層と前記III-V化合物半導体材料の層との間に配置された接着層をさらに含む、請求項1〜14のいずれか1項に記載の半導体デバイス構造体。
  16. 前記接着層が、窒化ケイ素又は窒化アルミニウムで形成されている、請求項15に記載の半導体デバイス構造体。
  17. 前記接着層が、200nm、100nm、50nm、40nm、35nm、又は30nm以下の厚さを有する、請求項15又は16に記載の半導体デバイス構造体。
  18. 請求項1〜17のいずれか1項に記載の半導体デバイス構造体の作成方法であって、下記工程：
    III-V化合物半導体材料の層を含む基板を準備する工程；
    前記基板の表面をシード処理する工程；
    化学蒸着(CVD)技術を用いて前記表面上にダイヤモンド核生成層を成長させる工程；及び
    前記ダイヤモンド核生成層の上に多結晶性CVDダイヤモンド材料のより厚い層を成長させる工程を含んでなり、
    さらに下記技術：
    (d)前記シード処理工程のためにナノ結晶性ダイヤモンド粉末を使用すること、ここで前記ナノ結晶性ダイヤモンド粉末は200nm以下の平均粒径及び500nm以下のD90粒径を有し、それによって、より大きいシード粒子を利用するシード処理プロセスと比較して、基板表面に形成される溝のサイズを低減し、結果として前記基板表面上のダイヤモンド成長中のボイド形成を低減する；
    (e)CVDダイヤモンド成長と非ダイヤモンド炭素エッチングの交互工程を用いて前記ダイヤモンド核生成層を作成すること、ここで前記技術は、第1厚のダイヤモンド層を化学蒸着により成長させる工程、前記ダイヤモンド層の少なくとも一部をエッチングする工程、前記成長工程と前記ダイヤモンド層の少なくとも一部のエッチング工程とを前記ダイヤモンド層の全厚が第2厚に到達するまで繰り返す工程を含んでなり、前記ダイヤモンド層の少なくとも一部の前記エッチング工程は、ダイヤモンド相より非ダイヤモンド相を優先的にエッチングすることによって、非ダイヤモンド相に対するダイヤモンド核生成層内のダイヤモンド相の比率を高める；
    (f)シード処理後かつ基板表面上のダイヤモンド核生成層の成長前に基板表面に適用する成長前エッチング工程を使用すること、ここでシード処理中に結晶シードが基板表面上に堆積され、前記成長前エッチング工程は、基板表面上の結晶シードより優先的に基板表面をエッチングするため及び基板表面を滑らかにすることによって、結晶シードによって与えられる核生成サイトと比べて基板表面上の鋭い溝縁によって形成される核生成サイトを減らすために選択される化学を用いてエッチングすることを含む、
    の少なくとも1つを適用する工程を含む、前記方法。
  19. 技術(a)において、前記シード処理工程に用いる前記ナノ結晶性ダイヤモンド粉末の平均粒径が150nm、100nm、80nm、60nm、40nm、20nm、若しくは10nm以下、及び／又は3nm、5nm、若しくは6nm以上である、請求項18に記載の方法。
  20. 技術(a)において、前記シード処理工程に用いる前記ナノ結晶性ダイヤモンド粉末のD90粒径が400nm、300nm、250nm、200nm、175nm、又は100nm以下である、請求項18又は19に記載の方法。
  21. 技術(a)において、前記シード処理工程のために前記ナノ結晶性ダイヤモンド粉末をコロイド懸濁液に懸濁させる、請求項18〜20のいずれか1項に記載の方法。
  22. 技術(b)において、前記第1厚が少なくとも10nmかつ50nm未満である、請求項18〜21のいずれか1項に記載の方法。
  23. 技術(b)において、前記第2厚が少なくとも50nmである、請求項18〜22のいずれか1項に記載の方法。
  24. 技術(c)において、前記成長前エッチング工程が、前記基板表面を10nm以下だけエッチングする、請求項18〜23のいずれか1項に記載の方法。
  25. 技術(a)〜(c)の2つ又は3つ全てを組み合わせて利用する、請求項18〜24のいずれか1項に記載の方法。
  26. 前記ダイヤモンド核生成層の成長が、炭素保有ガス濃度の増加を含む、請求項18〜25のいずれか1項に記載の方法。
JP2016540296A 2013-09-02 2014-08-29 基板近傍の熱伝導性が改善された多結晶性ｃｖｄダイヤモンドを含む半導体デバイス構造体 Active JP6262352B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361872803P 2013-09-02 2013-09-02
US61/872,803 2013-09-02
GBGB1319117.6A GB201319117D0 (en) 2013-10-30 2013-10-30 Semiconductor device structures comprising polycrystalline CVD Diamond with improved near-substrate thermal conductivity
GB1319117.6 2013-10-30
PCT/US2014/053544 WO2015031833A2 (en) 2013-09-02 2014-08-29 Semiconductor device structures comprising polycrystalline cvd diamond with improved near-substrate thermal conductivity

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017238378A Division JP6516824B2 (ja) 2013-09-02 2017-12-13 基板近傍の熱伝導性が改善された多結晶性ｃｖｄダイヤモンドを含む半導体デバイス構造体

Publications (2)

Publication Number Publication Date
JP2016539510A true JP2016539510A (ja) 2016-12-15
JP6262352B2 JP6262352B2 (ja) 2018-01-17

Family

ID=49767346

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2016540296A Active JP6262352B2 (ja) 2013-09-02 2014-08-29 基板近傍の熱伝導性が改善された多結晶性ｃｖｄダイヤモンドを含む半導体デバイス構造体
JP2017238378A Active JP6516824B2 (ja) 2013-09-02 2017-12-13 基板近傍の熱伝導性が改善された多結晶性ｃｖｄダイヤモンドを含む半導体デバイス構造体

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2017238378A Active JP6516824B2 (ja) 2013-09-02 2017-12-13 基板近傍の熱伝導性が改善された多結晶性ｃｖｄダイヤモンドを含む半導体デバイス構造体

Country Status (5)

Country Link
US (2) US9548257B2 (ja)
EP (1) EP3042389B1 (ja)
JP (2) JP6262352B2 (ja)
GB (3) GB201319117D0 (ja)
WO (1) WO2015031833A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018206955A (ja) * 2017-06-05 2018-12-27 富士通株式会社 半導体装置、電源装置、増幅器及び半導体装置の製造方法
KR20210122768A (ko) * 2018-09-19 2021-10-12 아카시 시스템즈, 인크. 위성 통신을 위한 시스템들 및 방법들

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201502954D0 (en) * 2015-02-23 2015-04-08 Element Six Technologies Ltd Compound semiconductor device structures comprising polycrystalline CVD diamond
JP6799007B2 (ja) * 2015-05-21 2020-12-09 エーファウ・グループ・エー・タルナー・ゲーエムベーハー シード層上に成長層を施す方法
US11676880B2 (en) 2016-11-26 2023-06-13 Texas Instruments Incorporated High thermal conductivity vias by additive processing
US10256188B2 (en) 2016-11-26 2019-04-09 Texas Instruments Incorporated Interconnect via with grown graphitic material
US11004680B2 (en) 2016-11-26 2021-05-11 Texas Instruments Incorporated Semiconductor device package thermal conduit
US10811334B2 (en) 2016-11-26 2020-10-20 Texas Instruments Incorporated Integrated circuit nanoparticle thermal routing structure in interconnect region
US10529641B2 (en) 2016-11-26 2020-01-07 Texas Instruments Incorporated Integrated circuit nanoparticle thermal routing structure over interconnect region
US10861763B2 (en) 2016-11-26 2020-12-08 Texas Instruments Incorporated Thermal routing trench by additive processing
EP3556454A1 (en) * 2018-04-16 2019-10-23 IMEC vzw Formation of diamond membranes
JP7115297B2 (ja) * 2018-12-25 2022-08-09 株式会社Sumco 多結晶ダイヤモンド自立基板及びその製造方法
JP7071775B2 (ja) * 2019-05-10 2022-05-19 国立研究開発法人産業技術総合研究所 ダイヤモンド結晶体を備える複合体
EP4125113A1 (en) * 2021-07-30 2023-02-01 Imec VZW Method for fabricating a gan based electronic device
TWI792550B (zh) * 2021-09-09 2023-02-11 合晶科技股份有限公司 製造複合基板的方法
CN116143518A (zh) 2021-11-23 2023-05-23 燕山大学 导电高强金刚石/非晶碳复合材料及其制备方法
CN114974468B (zh) * 2022-03-22 2024-04-16 武汉大学 金刚石基复合材料界面热阻的优化方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7595507B2 (en) * 2005-04-13 2009-09-29 Group4 Labs Llc Semiconductor devices having gallium nitride epilayers on diamond substrates
US20130175546A1 (en) * 2012-01-06 2013-07-11 Akhan Technologies, Inc. Diamond Semiconductor System and Method
JP2015517205A (ja) * 2012-03-20 2015-06-18 ノースロップ グラマン システムズ コーポレーション ＧａＮＨＥＭＴデバイスに関する裏面バイアのダイヤモンドの直接成長

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5927754B2 (ja) * 1981-12-17 1984-07-07 科学技術庁無機材質研究所長 ダイヤモンドの合成法
JP4068817B2 (ja) * 2001-05-11 2008-03-26 信越化学工業株式会社 ダイヤモンド膜の製造方法及びダイヤモンド膜
GB0317854D0 (en) * 2003-07-30 2003-09-03 Element Six Ltd Method of manufacturing diamond substrates
US7498191B2 (en) 2006-05-22 2009-03-03 Chien-Min Sung Semiconductor-on-diamond devices and associated methods
US8236594B2 (en) * 2006-10-20 2012-08-07 Chien-Min Sung Semiconductor-on-diamond devices and associated methods
WO2008091910A2 (en) * 2007-01-22 2008-07-31 Group4 Labs, Llc Composite wafers having bulk-quality semiconductor layers
US7781256B2 (en) 2007-05-31 2010-08-24 Chien-Min Sung Semiconductor-on-diamond devices and associated methods
US20090278233A1 (en) * 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
JP2010126669A (ja) * 2008-11-28 2010-06-10 Nihon Micro Coating Co Ltd 微小ダイヤモンド粒子分散液の製造方法及び微小ダイヤモンド粒子分散液
US8183086B2 (en) 2009-06-16 2012-05-22 Chien-Min Sung Diamond GaN devices and associated methods
WO2012076927A1 (en) 2010-12-07 2012-06-14 Chien-Min Sung Diamond semiconductor devices and associated methods
JP5822259B2 (ja) * 2011-06-16 2015-11-24 国立研究開発法人物質・材料研究機構 ダイヤモンド結晶成長方法及びダイヤモンド結晶成長装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7595507B2 (en) * 2005-04-13 2009-09-29 Group4 Labs Llc Semiconductor devices having gallium nitride epilayers on diamond substrates
US20130175546A1 (en) * 2012-01-06 2013-07-11 Akhan Technologies, Inc. Diamond Semiconductor System and Method
JP2015517205A (ja) * 2012-03-20 2015-06-18 ノースロップ グラマン システムズ コーポレーション ＧａＮＨＥＭＴデバイスに関する裏面バイアのダイヤモンドの直接成長

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018206955A (ja) * 2017-06-05 2018-12-27 富士通株式会社 半導体装置、電源装置、増幅器及び半導体装置の製造方法
KR20210122768A (ko) * 2018-09-19 2021-10-12 아카시 시스템즈, 인크. 위성 통신을 위한 시스템들 및 방법들
JP2022502842A (ja) * 2018-09-19 2022-01-11 アカーシュ・システムズ・インコーポレイテッド 衛星通信のためのシステム及び方法
JP7314257B2 (ja) 2018-09-19 2023-07-25 アカーシュ・システムズ・インコーポレイテッド 衛星通信のためのシステム及び方法
KR102602505B1 (ko) * 2018-09-19 2023-11-14 아카시 시스템즈, 인크. 위성 통신을 위한 시스템들 및 방법들

Also Published As

Publication number Publication date
WO2015031833A2 (en) 2015-03-05
EP3042389A2 (en) 2016-07-13
WO2015031833A3 (en) 2015-05-07
JP6262352B2 (ja) 2018-01-17
JP2018074172A (ja) 2018-05-10
GB2518752B (en) 2018-05-30
GB201319117D0 (en) 2013-12-11
GB201415353D0 (en) 2014-10-15
US9679764B2 (en) 2017-06-13
GB2553477A (en) 2018-03-07
JP6516824B2 (ja) 2019-05-22
GB201719861D0 (en) 2018-01-10
EP3042389B1 (en) 2021-04-14
GB2518752A (en) 2015-04-01
US20170084450A1 (en) 2017-03-23
US20160197027A1 (en) 2016-07-07
US9548257B2 (en) 2017-01-17

Similar Documents

Publication Publication Date Title
JP6516824B2 (ja) 基板近傍の熱伝導性が改善された多結晶性ｃｖｄダイヤモンドを含む半導体デバイス構造体
Chayahara et al. The effect of nitrogen addition during high-rate homoepitaxial growth of diamond by microwave plasma CVD
Bühlmann et al. Characterization of ballas diamond depositions
TW200839041A (en) Production of single-crystal semiconductor material using a nanostructure template
Tang et al. Coalescence overgrowth of GaN nanocolumns on sapphire with patterned metal organic vapor phase epitaxy
JP4757234B2 (ja) ダイヤモンド被覆非ダイヤモンド炭素部材
Navamathavan et al. Different growth behaviors of GaN nanowires grown with Au catalyst and Au+ Ga solid solution nano-droplets on Si (111) substrates by using MOCVD
CN107135666A (zh) 包含多晶化学气相沉积钻石的化合物半导体装置结构
JP4009090B2 (ja) ダイヤモンド被覆非ダイヤモンド炭素部材の製造方法
JP2021525828A (ja) ナノパターン化基板上のダイヤモンド
JP4294140B2 (ja) ダイヤモンド薄膜の改質方法及びダイヤモンド薄膜の改質及び薄膜形成方法並びにダイヤモンド薄膜の加工方法
Dychalska et al. A Raman spectroscopy study of the effect of thermal treatment on structural and photoluminescence properties of CVD diamond films
Yang et al. Bright silicon vacancy centers in diamond/SiC composite films synthesized by a MPCVD method
Hu et al. High-rate growth of single-crystal diamond with an atomically flat surface by microwave plasma chemical vapor deposition
JP5124781B2 (ja) ｎ型伝導性を有するナノダイヤモンド薄膜及びその製造方法
Hamidinezhad et al. Influence of growth time on morphology and structural properties of silicon nanowires grown by VHF-PECVD
Konenkova et al. Raman spectroscopy of GaN nucleation and free-standing layers grown by hydride vapor phase epitaxy on oxidized silicon
Feygelson et al. Reduced-stress nanocrystalline diamond films for heat spreading in electronic devices
JP5042134B2 (ja) ダイヤモンド薄膜
WO2023157599A1 (ja) シリコン基板上へのダイヤモンド成長方法、及びシリコン基板上への選択的ダイヤモンド成長方法
Yang et al. Lift-off process to get free-standing high quality single crystal diamond films and suspended single crystal diamond devices
Ullah et al. Electrical conductivity of CVD diamond thin films
Wang et al. Interface study of diamond films grown on (100) silicon
JP4535956B2 (ja) 高配向性ダイヤモンド膜の製造方法
Nugera et al. Effect of CH4 concentration on the early growth stage of patterned diamond using high seeding density and hot filament chemical vapor deposition

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20160923

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170523

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170713

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171121

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171213

R150 Certificate of patent or registration of utility model

Ref document number: 6262352

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250