JP2016533640A - スタック化されたダイの位置を制御するための技術 - Google Patents

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ホプキンス，アール・デイビッド
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    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/81122—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors by detecting inherent features of, or outside, the semiconductor or solid-state body
    • H01L2224/81129—Shape or position of the other item
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81141—Guiding structures both on and outside the body
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    • H01L2224/8185—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81897—Mechanical interlocking, e.g. anchoring, hook and loop-type fastening or the like
    • H01L2224/81898—Press-fitting, i.e. pushing the parts together and fastening by friction, e.g. by compression of one part against the other
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    • H01L2224/8313—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
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    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83136—Aligning involving guiding structures, e.g. spacers or supporting members
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
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    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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Abstract

組立コンポーネント（１００）および当該組立コンポーネントを用いてチップパッケージを組立てるための技術が記載されている。このチップパッケージは、垂直方向にスタック内に配置される一組の半導体ダイ（３１０−１〜３１０−Ｎ）を含み、当該一組の半導体ダイは、垂直スタックの一方の側に階段状テラス（１１２−１）を規定するために水平方向に互いにオフセットされている。さらに、チップパッケージは、組立コンポーネント（１００）を用いて組立てられ得る。特に、組立コンポーネントは、一対の階段状テラス（１１２−１，１１２−２）を含み得て、当該一対の階段状テラスは、チップパッケージの階段状テラスをほぼ反映し、チップパッケージの組立て中に一組の半導体ダイを垂直スタック内に位置決めする組立ツールに対して垂直位置基準を与える。

Description

背景
分野
本開示は、概して、半導体チップパッケージを製造するプロセスに関する。より具体的には、本開示は、組立コンポーネント、および、階段状テラスを規定するために垂直スタックにおいて互いにオフセットされたチップの群を含むチップパッケージを組立てるための関連の技術に関する。
関連技術
スタック化された半導体チップまたはダイを含むチップパッケージは、プリント回路基板に接続された従来の個別にパッケージ化されたチップに比べて、非常に高い性能を提供することができる。これらのチップパッケージは、スタック内における異なるチップに対して異なるプロセスを使用することができること、高密度のロジックとメモリとを組み合わせることができること、および、より少ない電力でデータを転送することができることなどの特定の利点も提供する。例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を実装するチップのスタックは、入出力（Ｉ／Ｏ）およびコントローラ機能を実現するためにベースチップ内において高位の金属層カウント（high-metal-layer-count）で高性能のロジックプロセスを使用することができ、残余のスタックのために、より低位の金属層カウント（lower metal-layer-count）でＤＲＡＭ専用のプロセスチップが使用され得る。このように、組み合わせられた一組のチップは、ＤＲＡＭプロセスを用いて製造されたＩ／Ｏおよびコントローラの機能を含む単一のチップ、ロジックプロセスを用いて製造されたメモリ回路を含む単一のチップ、および／または、ロジックおよびメモリ双方の物理構造を製造するために単一のプロセスを使用しようと試みることよりも、良好な性能でかつ低コストを有し得る。
しかし、スタック化された半導体チップを含むチップパッケージを組立てることは困難であり得る。特に、既存の組立技術は、時間がかかる可能性があり、歩留りが低い可能性がある（チップパッケージのコストを上昇させ得る）。例えば、多くの既存の組立技術では、半導体チップのスタックに対する垂直位置誤差合計は、各々の半導体チップに関連付けられる垂直位置誤差の合計である。その結果、複数の半導体チップを含むスタックの垂直位置誤差合計は、法外に大きくなり得る。これは、個々の垂直位置誤差を減少させるために厳しい製造公差をもたらす可能性があり（半導体ダイのコストを上昇させ得て）、および／または、スタック内に組立てられることができる半導体チップの数を制約する可能性がある（性能を制限し得る）。
したがって、上記の問題なしにチップのスタックを組立てるための技術が必要である。
概要
本開示の一実施例は、組立コンポーネントを提供し、当該組立コンポーネントは、段の垂直スタックを有する一対の階段状テラスを含み、垂直スタックでは、一対の階段状テラスを規定するために、所与の段が段の平面における隣接する段からオフセットされる。一対の階段状テラスにおける段は、一組の半導体ダイが垂直スタック内に配置される傾斜スタックチップパッケージの組立て中に組立ツールの垂直位置を制約する垂直基準位置を与える。さらに、傾斜スタックチップパッケージ内の所与の半導体ダイは、階段状テラスを規定するために、一組の半導体ダイの平面における隣接する半導体ダイからオフセットされる。一対の階段状テラスが組立ツールの垂直位置を制約する傾斜スタックチップパッケージの組立て中に、組立ツールは、所与の半導体ダイの上面に機械的に結合され、所与の半導体ダイの底面は、傾斜スタックチップパッケージに機械的に結合される。
一組の半導体ダイは、（４０個以上の半導体ダイなどの）Ｎ個の半導体ダイを含み得て、垂直スタックに沿った垂直方向の傾斜スタックチップパッケージ内の一組の半導体ダイの位置誤差は、傾斜スタックチップパッケージにおける垂直位置から独立していてもよいことに注目されたい。例えば、位置誤差は、各々±２０μｍ未満であってもよい。さらに、組立コンポーネントは、垂直スタックに沿った垂直方向の一組の半導体ダイにわたる累積位置誤差が、一組の半導体ダイおよび半導体ダイ間の接着層に関連付けられる位置誤差の合計未満であることにより、傾斜スタックチップパッケージの組立てを容易にし得る。累積位置誤差は、半導体ダイの厚みのばらつきおよび／または接着層の厚みのばらつきに関連付けられ得る。
さらに、所与の半導体ダイは、上面上にはんだパッドおよびバンプを含み得て、組立ツールは、はんだパッドおよびバンプが位置する領域以外の上面の領域において所与の半導体ダイを持ち上げ得る。
いくつかの実施例では、階段状テラスは、一対の階段状テラスの鏡像である。
所与の半導体ダイは、公称厚みを有し得て、階段状テラスにおける所与の段の垂直方向のずれは、公称厚みよりも大きくてもよいことに注目されたい。
さらに、組立コンポーネントは、傾斜スタックチップパッケージに対する傾斜コンポーネントの固定的な（rigid）機械的結合を容易にし得る。この傾斜コンポーネントは、垂直スタックの一方の側に位置決めされ得て、一組の半導体ダイの平面における水平方向と垂直スタックに沿った垂直方向との間である階段状テラスに沿った方向にほぼ平行であり得る。
別の実施例は、傾斜スタックチップパッケージを組立てるための方法を提供する。この方法の間に、一組の半導体ダイが垂直スタック内に配置される傾斜スタックチップパッケージにおける半導体ダイの上面に接着剤が適用され、垂直スタック内の所与の半導体ダイは、階段状テラスを規定するために一組の半導体ダイの平面における隣接する半導体ダイからオフセットされる。次いで、組立ツールを用いて、第２の半導体ダイの上面上で第２の半導体ダイが持ち上げられる。次に、傾斜スタックチップパッケージの両側に配置される一対の階段状テラスを有する組立コンポーネントにおける所与の段によって組立ツールの垂直位置を制約しつつ、第２の半導体ダイの底面が、半導体ダイの上面上の接着剤の上に設置され、一対の階段状テラスにおける段は、垂直基準位置を与える。
適用する動作、持ち上げる動作および設置する動作は、傾斜スタックチップパッケージを組立てるために一組の半導体ダイにおけるさらなる半導体ダイについて繰返され、組立ツールの垂直位置は、傾斜スタックチップパッケージが組立てられる際に一対の階段状テラスにおける段によって制約されることに注目されたい。
なお、図面全体を通して、類似の参照番号は対応する部分を指す。さらに、同一部分の複数のインスタンスは、ダッシュ記号によってインスタンス番号から分離された共通の接頭辞によって示される。
本開示の実施例に係るチップパッケージを組立てるための組立コンポーネントの上面図を示すブロック図である。 本開示の実施例に係る図１の組立コンポーネントの側面図を示すブロック図である。 本開示の実施例に係る図１および図２の組立コンポーネントを用いたチップパッケージの組立ての側面図を示すブロック図である。 本開示の実施例に係る図１および図２の組立コンポーネントを用いたチップパッケージの組立ての正面図を示す図である。 本開示の実施例に係る組立てられたチップパッケージの側面図を示すブロック図である。 本開示の実施例に係る組立てられたチップパッケージの上面図を示すブロック図である。 本開示の実施例に係る図１および図２の組立コンポーネントを用いてチップパッケージを組立てるための方法を示すフロー図である。
詳細な説明
組立コンポーネントおよび当該組立コンポーネントを用いてチップパッケージを組立てるための方法の実施例について説明する。このチップパッケージは、垂直方向にスタック内に配置される一組の半導体ダイを含み、当該一組の半導体ダイは、垂直スタックの一方の側に階段状テラス（stepped terrace）を規定するために水平方向に互いにオフセットされている。さらに、チップパッケージは、階段状テラスに沿った方向にほぼ平行な垂直スタックの一方の側に位置決めされた傾斜コンポーネントを含む。このチップパッケージは、組立コンポーネントを用いて組立てられ得る。特に、組立コンポーネントは、一対の階段状テラスを含み得て、当該一対の階段状テラスは、チップパッケージの階段状テラスをほぼ反映し、チップパッケージの組立て中に一組の半導体ダイを垂直スタック内に位置決めする組立ツールに対して垂直位置基準を与える。
チップパッケージの組立てを容易にすることによって、組立コンポーネントおよび組立技術は、（高帯域幅のインターコネクトを有するチップパッケージなどの）高性能のチップパッケージの低コストで高スループットの製造を可能にし得る。特に、これらの実施例は、当該チップパッケージおよびチップパッケージ内のコンポーネントのサイズおよび位置の機械的ばらつきに対して耐性があるチップパッケージの組立て中の機械的誤差を減少させることを容易にすることができる。例えば、これらの実施例を用いて、半導体ダイおよび半導体ダイ間の接着層に関連付けられる垂直位置誤差（時には「垂直誤差」と称される）未満のスタックに対する垂直位置誤差合計により、一組の半導体ダイは、チップパッケージに組立てられ得る。これは、（組立て中にスタック内の所与の半導体ダイを直前の半導体ダイに対して機械的に参照付ける代わりに）チップパッケージ内の各半導体ダイを位置決めする組立ツールを組立コンポーネントに対して独立して参照付けることによって達成可能である。したがって、組立コンポーネントおよび関連の組立技術は、個々の垂直位置誤差が悪化することを防止することができる。
ここで、組立コンポーネントおよびチップパッケージの実施例について説明する。図１は、（時には「製造固定具」と称される）組立コンポーネント１００の上面図を示すブロック図であり、当該組立コンポーネント１００は、（時には「傾斜スタックチップパッケージ」と称される図５および図６におけるチップパッケージ５００などの）チップパッケージの組立て中に半導体ダイ（またはチップ）を位置決めおよび固定するために使用可能である。この組立コンポーネントは、粉砕機を用いて作製され得る一対の階段状テラス１１２を含む。これらの階段状テラスは、組立てられる傾斜スタックチップパッケージの両側にあってもよい。さらに、（階段状テラス１１２−１などの）所与の階段状テラスは、垂直方向１１６（図２）に一連の段１１４を含む。段１１４−１の後の各々の段は、一連の段１１４における直前の段から、オフセット値１２０のうちの関連付けられるオフセット値だけ、水平方向１１８にオフセットされていることに注目されたい。さらに、オフセット値１２０は、各々が一連の段１１４についてほぼ一定の値を有していてもよく、または一連の段１１４にわたって変化してもよい（すなわち、一対の階段状テラス１１２における異なる段１１４のオフセット値は、異なっていてもよい）。
さらに、組立コンポーネント１００の側面図を示すブロック図である図２に示されるように、（段１１４−１または段１１４−Ｎのもの以外の）一連の段１１４に関連付けられる垂直方向のずれ１２２は、各々がほぼ一定の値を有していてもよく、または一連の段１１４にわたって変化してもよい（すなわち、階段状テラス１１２における異なる段１１４の垂直方向のずれは、異なっていてもよい）。
この組立コンポーネントを用いたチップパッケージの組立ての側面図を示すブロック図である図３に示されるように、一対の階段状テラスは、一組の半導体ダイ３１０が垂直方向１１６にスタック３１２内に配置されるように一組の半導体ダイ３１０（例えば５０個の半導体ダイ３１０）を位置決めする組立ツール３０８と噛み合うように構成され得る。垂直方向１１６は、スタック３１２内の半導体ダイ３１０−１（したがって水平方向１１８）に対して実質的に垂直であることに注目されたい。さらに、半導体ダイ３１０−１の後の各半導体ダイは、スタック３１２内の直前の半導体ダイから、オフセット値３１４のうちの関連付けられるオフセット値だけ、水平方向１１８にオフセットされ得て、それによって、スタック３１２の一方の側に階段状テラスを規定する。これらのオフセット値は、一組の半導体ダイ３１０についてほぼ一定の値を有していてもよく、または一組の半導体ダイ３１０にわたって変化してもよい（すなわち、階段状テラス１１２−１における異なる段のオフセット値は、異なっていてもよい）。
所与の一対の段１１４（図１および図２）と噛み合わせられる組立ツール３０８の垂直位置を一対の階段状テラスが制約するチップパッケージの組立て中に、組立ツール３０８は、所与の半導体ダイの上面に機械的に結合され（例えば、所与の半導体ダイは、真空を用いて所定の位置に保持され得て）、所与の半導体ダイの底面は、（例えばのりなどの接着剤を用いて）チップパッケージに機械的に結合される。所与の半導体ダイの底面が基準として用いられる既存の組立技術とは異なって、上面を基準として用いることによって、この組立技術は、スタック３１２において位置誤差を生じさせる可能性がある（不均一な薄層化に関連付けられる厚み３２０のばらつきなどの）半導体ダイ３１０の厚みのばらつきに対してそれほど敏感でなくなり得る。特に、一対の階段状テラスにおける所与の一対の段および上面は、所与の半導体ダイの底面が正しい位置にあることを確実にする。
所与の半導体ダイは、上面にはんだパッドおよびバンプを含み得ることに注目されたい。その結果、（この配置も半導体ダイ３１０の厚みのばらつきに対してそれほど敏感でないとしても）表を下にして半導体ダイ３１０をスタック３１２上に設置することによってチップパッケージを組立てることはできない可能性がある。なぜなら、これは、はんだパッドおよびバンプに損傷を与える恐れがあるからである。その代わりに、はんだパッドおよびバンプが位置する領域以外の上面の領域において、組立ツール３０８は、所与の半導体ダイを持ち上げ得る。また、組立ツール３０８は、所与の半導体ダイが一対の階段状テラスと接触しないことを確実にすることができる。特に、組立ツール３０８は、１つ以上の端縁で半導体ダイ３１０の上に張り出し得る。（翼部３２８−１などの）これらのいわゆる「翼（よく）部」は、一対の階段状テラスにおける段に対して設置され得る剛性構造であってもよい。これらの段は、組立ツール３０８、したがって所与の半導体ダイの上面の位置を制御する剛性の止め具の役割を果たす。これは、チップパッケージ４１０のための組立プロセスの正面図を示す図である図４に示されている。図４では、（のりなどの）接着層３２２で充填される意図的な間隙が半導体ダイ３１０間に存在し得て、最終的な設置精度または位置誤差に影響を及ぼさないように半導体ダイ３１０の厚みのばらつきを許容することが可能であり得ることに注目されたい。しかし、この組立技術は、スタック３１２内の半導体ダイ３１０−１の厚みに対して敏感であり得る。なぜなら、この半導体ダイは、一対の階段状テラスを保持する固定具の上に載っている可能性があるからである。この問題に対する１つの解決策は、半導体ダイ３１０−１のための「ダミー」ダイを使用するというものであり、これは、スタック３１２内の実際の半導体ダイ３１０を無駄にすることなくスタック３１２における第１の位置を犠牲にすることができるであろう。この場合、スタック３１２の合計高さは、スタック３１２が同一の数の実際の半導体ダイ３１０を含むように調整され得る。
さらなる半導体ダイ３１０を設置する際、組立ツール３０８は、一対の階段状テラスの各々に沿って上方および後方に移動し得て、毎回、水平方向のオフセットを有する状態で新たな一組の同一平面上の段の上に載る。スタック３１２に半導体ダイを設置する前に、スタック３１２における直前の半導体ダイの上面上に接着層が配設され得る。既存の組立技術とは対照的に、これらの接着層は、チップパッケージを組立てる際に一度設定される必要があるのみであり得ることに注目されたい。
組立てられたチップパッケージ５００の側面図を示すブロック図である図５に示されるように、組立コンポーネント１００（図１および図２）は、チップパッケージ５００の組立てを容易にすることができ、高帯域幅の傾斜コンポーネント５１２は、半導体ダイ３１０に固定的に機械的および電気的に結合され、それによって、半導体ダイ３１０間の通信を容易にし、電力を半導体ダイ３１０に供給し、傾斜コンポーネント５１２は、スタック３１２（図３）の一方の側に位置決めされ、傾斜コンポーネント５１２は、水平方向１１８と垂直方向１１６との間である階段状テラス１１２−１（図３）に沿った（角度５１６における）方向５１４にほぼ平行である。
再び図３を参照して、組立てを容易にするために、一対の階段状テラスは、ほぼ階段状テラス１１２−１の鏡像であり得る。さらに、一組の半導体ダイ３１０における所与の半導体ダイは、公称厚み３２０を有し得て、一連の段１１４（図１および図２）における所与の段の垂直方向のずれは、公称厚み３２０よりも大きくてもよい（または、半導体ダイ３１０のいずれかの最大厚みよりも大きくてもよい）。しかし、いくつかの実施例では、スタック３１２内の半導体ダイ３１０のうちの少なくともいくつかの厚みは異なっていてもよい（例えば、厚みはスタック３１２にわたって変化してもよい）ことに注目されたい。
例示的な実施例では、垂直方向のずれ１２２（図２）は、各々、１５０±５μｍの公称厚み３２０に対して１６０μｍであってもよい（しかし、他の実施例では、厚み３２０は、９０μｍなどの３０〜２５０μｍであってもよい）。この厚み３２０に対するさらなる垂直方向のずれは、接着層３２２における接着剤が組立て中に拡散することを可能にし得る。公称厚み３２０が１５０μｍである場合には、角度５１６（図５）は、１５〜２０°であってもよいことに注目されたい。一般に、公称厚み３２０は、一部には、スタック３１２内の半導体ダイ３１０の数に依存する。さらに、接着層３２２の公称厚み３２４は、１０μｍであってもよいことに注目されたい。しかし、他の実施例では、接着層３２２の厚みは、スタック３１２における垂直方向１１６に沿って変化してもよい（なお、接着層３２２は、スタック３１２における垂直位置誤差に対する公差を与え得る）。
さらに、一対の階段状テラス１１２（図１および図２）における所与の段におけるオフセット値は、階段状テラス１１２−１における関連のオフセット値と同一であってもよく、または関連のオフセット値よりも大きくてもよい。一般に、オフセット値１２０（図１および図２）およびオフセット値３１４は、図５における方向５１４（または角度５１６）および傾斜コンポーネント５１２（図５）を一組の半導体ダイ３１０に固定的に機械的に結合するために使用される（図５におけるはんだボール５１８などの）はんだの公称厚みに基づいて決定され得る。はんだの厚みは、スタックにわたってほぼ一定であってもよく、またはスタックにわたって（すなわち垂直方向１１６に沿って）変化してもよいことに注目されたい。
組立コンポーネント１００（図１および図２）が（厚み３２０などの）半導体ダイ３１０の厚みのばらつきに対するチップパッケージの敏感さを減少させるので、組立コンポーネント１００（図１および図２）は、垂直方向１１６の一組の半導体ダイ３１０にわたる累積位置誤差（すなわち、スタック３１２にわたる半導体ダイの垂直位置における累積位置誤差）が、一組の半導体ダイ３１０および半導体ダイ３１０間の（１５０℃で１０秒で硬化するエポキシまたはのりなどの）接着層３２２に関連付けられる垂直誤差の合計未満であることにより、一組の半導体ダイ３１０の組立てを容易にすることができる。例えば、累積垂直位置誤差は、半導体ダイ３１０の厚みのばらつき、接着層３２２の厚みのばらつき、および／または、接着層３２２のうちの少なくともいくつかにおける（圧縮グラファイト繊維などの）任意の熱拡散材料３２６の厚みのばらつきに関連付けられ得る。いくつかの実施例では、累積垂直位置誤差は、（１μｍ未満などの）数ミクロンであってもよく、０μｍと同じぐらい小さくてもよい。例示的な実施例では、所与の半導体ダイの垂直位置誤差は、２０μｍの±１０である。いくつかの実施例では、これは、図１および図２における組立コンポーネント１００および／または半導体ダイ３１０上の（基準マーカなどの）光学式アライメントマーカとともにチップパッケージ５００（図５）を組立てるために（ピックアンドプレースマシンに結合され得る）組立ツールを用いることによって実現可能である。代替的にまたは加えて、いくつかの実施例では、図１および図２における組立コンポーネント１００は、ポリイミドを用いて作製された機械的止め具などの機械的止め具を含み、組立ツールは、図５におけるチップパッケージ５００の組立て中にこれらの機械的止め具に対して押し上げられ得て、それによって、水平方向１１８および／または垂直方向１１６の所望の公差を容易にする。
いくつかの実施例では、垂直および／または水平基準を与える局部位置決めシステムを用いて組立コンポーネント１００（図１および図２）に対して組立ツールを水平にすることによって、位置誤差はさらに低減される。さらに、図１のいくつかの実施例では、一対の階段状テラス１１２と同一平面にあるが一対の階段状テラス１１２から水平にオフセットされている第３の階段状テラスが存在する。一対の階段状テラス１１２とともに、この第３の階段状テラスは、三点平面を与え得り、当該三点平面上に組立ツールは載っており、組立ツールは、自己水平化の際に当該三点平面を基準として使用することができ、それによって、図５における傾斜スタックチップパッケージ５００が組立てられる際に半導体ダイ３１０の位置精度を向上させる。
再び図５を参照して、垂直方向１１６の機械的アライメント誤差を吸収するために、（はんだパッド５２２−１および／またははんだパッド５２２−２などの）はんだバンプもしくはパッド、および／または、はんだボール５１８、の高さおよびピッチは、垂直方向１１６に沿って半導体ダイ３１０のうちの少なくともいくつかの間で変化してもよいことに注目されたい。例えば、距離５２０（すなわち、半導体ダイ３１０−１のためののこぎり状レーンの中心に対するはんだパッド５２２−１の位置）は、６０μｍであってもよく、はんだパッド５２２は、各々、８０μｍの幅を有していてもよい。さらに、（はんだボール５１８などの）はんだボールは、リフローまたは溶融の前には１２０μｍの直径を有していてもよく、溶融後は約４０〜６０μｍの厚みを有していてもよい。いくつかの実施例では、２列以上のはんだボールが、傾斜コンポーネント５１２を所与の半導体ダイに固定的に結合し得る。
図６は、スタック３１２（図３）が４個の半導体ダイ３１０を含む組立てられたチップパッケージ５００の上面図を示すブロック図である。チップパッケージ５００のこの図は、いくつかの実施例でははんだパッド６１０が非矩形形状を有し得ることを示している。例えば、はんだパッド６１０は、幅が８０μｍであり長さが１２０μｍであるものなどの楕円形状を有していてもよい。半導体ダイ３１０および／または傾斜コンポーネント５１２上のこれらのはんだパッドの形状は、いくつかの水平および／または垂直位置誤差を許容することができる。
いくつかの実施例では、はんだパッドは、傾斜コンポーネント５１２の端縁に移動されてもよい。これは、垂直配向（すなわち、図５における角度５１６は０°であり得る）を容易にすることができる。この構成は、入力／出力（Ｉ／Ｏ）信号線および電力線に関連付けられる接触部またはパッドが（「背」の下側に代えて）傾斜コンポーネントの端縁にあるメモリモジュールを容易にすることができる。このように、傾斜コンポーネントにおける多数の拡散層を減少させることができる。例えば、このメモリモジュールでは、傾斜コンポーネント５１２の端縁に沿って６０個の接触部またはパッドが存在してもよい。
チップパッケージ５００の組立て中のスタックプロセスを（図３におけるスタック３１２における直前の半導体ダイとは対照的に）図１および図２における組立コンポーネント１００に参照付けることを可能にすることによって、この組立コンポーネントは、チップパッケージ５００におけるコンポーネントのサイズおよび厚みの機械的ばらつきに関連付けられる水平および／または垂直位置誤差を事実上減少させることができる。例えば、半導体ダイ３１０の垂直位置誤差は、各々、±２０μｍ未満であってもよい。したがって、図１および図２における組立コンポーネント１００は、チップパッケージ５００の非常に正確で高歩留りの組立てを容易にすることができる。さらに、この組立コンポーネントは、（ピックアンドプレースマシンなどの）高容量で低コストの製造技術の使用も容易にするので、チップパッケージ５００のコストを大幅に減少させることができる。
また、低コストで高歩留りのチップパッケージを組立てることができることは、高性能の装置を容易にすることができる。例えば、いくつかの実施例では、（チップパッケージ５００などの）傾斜スタックチップパッケージは、デュアルインラインメモリモジュールに含まれる。例えば、傾斜スタックチップパッケージには（ダイナミックランダムアクセスメモリまたは別のタイプのメモリ記憶装置などの）８０個までのメモリ装置が存在してもよい。必要であれば、「不良な」または欠陥のあるメモリ装置はディスエーブルにされ得る。したがって、（８０個のうち）７２個のメモリ装置が使用可能である。さらに、この構成は、メモリモジュールにおいてメモリ装置の全帯域幅を利用させ得るため、メモリ装置のいずれかにアクセスする際の待ち時間遅延はほとんどまたは全くない。
代替的に、デュアルインラインメモリモジュールは、各々が傾斜スタックチップパッケージを含み得る複数のフィールドを含み得る。例えば、デュアルインラインメモリモジュールには４個の傾斜スタックチップパッケージ（その各々が９個のメモリ装置を含む）が存在してもよい。
いくつかの実施例では、（１つ以上の傾斜スタックチップパッケージを含み得る）これらのデュアルインラインメモリモジュールのうちの１つ以上は、プロセッサに結合され得る。例えば、プロセッサは、容量結合された信号の容量性近接通信（ＰｘＣ）を用いて１つ以上のデュアルインラインメモリモジュールに結合されてもよい。さらに、プロセッサは、Ｃ４はんだボールを用いて基板上に実装され得る。
いくつかの実施例では、組立ツールは、半導体ダイの平面における動きを認めることなく、傾きコンプライアンス（tilt compliance）および垂直に移動する能力を有する。代替的に、（カップに据え付けられるロッドの端部の剛体球などの）玉継ぎ手が使用されてもよい。この玉継ぎ手は、３つ全ての回転軸を中心としたいくらかの回転を可能にするが並進運動を認めない継ぎ手を提供し得る。組立ツールでは、ロッドは、ピックアンドプレースマシンに取付けられる取付けシャフトであってもよく、カップは、回動点が半導体ダイのできるだけ近くにあるようにピック面内に設置されてもよい。この配置は、ピックアンドプレースマシンの面が組立ツールと接触するように傾くことを可能にし得るが、並進運動をサポートすることはできない。玉継ぎ手は、垂直方向のいかなるコンプライアンスも有することはできないことに注目されたい。しかし、玉継ぎ手は、３つ全ての回転軸に沿った回転を可能にし得るため、組立ツールは、取付けシャフトを中心として回転可能である。さらに別の可能性は、ピックアンドプレースマシンの面上の小さなカップ内に玉を閉じ込める代わりに、ピックアンドプレースマシンの面全体がより大きな球面内にあり得ること以外は玉継ぎ手に類似している球面軸受である。この球面は、さらに大きな球面内に含まれ得て、２つの球面が互いに対して回転することを可能にし得る。玉継ぎ手と同様に、球面軸受は、組立ツールの不所望の並進運動ではなく３つ全ての回転軸に沿った所望の回転を可能にする。
ここで、組立技術の実施例について説明する。図７は、組立コンポーネント１００（図１および図２）を用いてチップパッケージを組立てるための方法７００を示すフロー図である。この方法の間に、一組の半導体ダイが垂直スタック内に配置される傾斜スタックチップパッケージにおける半導体ダイの上面に接着剤が適用され（動作７１０）、垂直スタック内の所与の半導体ダイは、階段状テラスを規定するために一組の半導体ダイの平面における隣接する半導体ダイからオフセットされている。次いで、組立ツールを用いて、第２の半導体ダイの上面上で第２の半導体ダイが持ち上げられる（動作７１２）。次に、傾斜スタックチップパッケージの両側に配置される一対の階段状テラスを有する組立コンポーネントにおける所与の段によって組立ツールの垂直位置を制約しつつ、半導体ダイの上面上の接着剤の上に第２の半導体ダイの底面が設置され（動作７１４）、一対の階段状テラスにおける段は、垂直基準位置を与える。
方法７００のいくつかの実施例では、追加のまたはより少ない数の動作があってもよい。例えば、スタックは、半導体ダイのサブセットを含むコンポーネントの状態で組立てられてもよく、当該コンポーネントは、その後完全なスタックに組み合わせられる。さらに、傾斜コンポーネントが、半導体ダイおよび第２の半導体ダイに固定的に機械的に結合され得て、傾斜コンポーネントは、垂直スタックの一方の側に位置決めされ、傾斜コンポーネントは、水平方向と垂直方向との間である階段状テラスに沿った方向にほぼ平行である。
さらに、傾斜コンポーネントを半導体ダイおよび第２の半導体ダイに固定的に機械的に結合することは、傾斜コンポーネントおよび／または半導体ダイおよび第２の半導体ダイ上ではんだを溶融することを含み得る。はんだをリフローする場合、傾斜コンポーネントはスタック上に設置され得て、逆もまた同様である。これは、傾斜コンポーネント（または半導体ダイのスタック）の重量がはんだの表面張力に打ち勝つのを助けることを可能にし得る。
傾斜コンポーネントを半導体ダイおよび第２の半導体ダイに固定的に機械的に結合する際に、圧縮力が垂直方向にかけられ得ることに注目されたい。これは、組立てられたチップパッケージが所望の高さを有することを確実にすることができる。いくつかの実施例では、圧縮力は、傾斜コンポーネントに対する法線に沿ってかけられる。これらの圧縮力のいずれかは、例えばチップパッケージ内のコンポーネント間の間隙を充填または減少させることによってスタック内の熱伝達を向上させることができる。
さらに、図７における動作の順序は、変更されてもよく、および／または、２つ以上の動作が単一の動作に組み合わせられてもよい。
組立コンポーネント１００（図１および図２）およびチップパッケージ５００（図５および図６）は、より少ない数のコンポーネントまたは追加のコンポーネントを含んでいてもよいことに注目されたい。例えば、傾斜コンポーネント上に半導体ダイのうちの１つ以上のためのはんだパッドを含まないことなどによって、傾斜スタックチップパッケージ内の半導体ダイのスタックに遮断部が規定されてもよい。さらに、これらの装置およびシステムは、多数のディスクリートアイテムを有するものとして示されているが、これらの実施例は、本明細書に記載されている実施例の構造概略図ではなく、存在し得るさまざまな特徴の機能的説明であるよう意図されている。その結果、これらの実施例では、２つ以上のコンポーネントが単一のコンポーネントに組み合わせられてもよく、および／または、１つ以上のコンポーネントの位置は、変更されてもよい。
前述の実施例では、チップパッケージにおいて（シリコンなどの）半導体ダイが使用されるが、他の実施例では、半導体とは異なる材料がこれらのチップのうちの１つ以上において基板材料として使用されてもよい。しかし、シリコンが使用される実施例では、半導体ダイ３１０（図３〜図６）は、標準的なシリコン処理を用いて作製され得る。これらの半導体ダイは、ロジックおよび／またはメモリ機能をサポートするシリコン領域を提供し得る。
さらに、図５および図６では、傾斜コンポーネント５１２は、半導体ダイ３１０に電気的に結合するために金属トレースを有するプラスチック基板などの受動コンポーネントであり得る。例えば、傾斜コンポーネント５１２は、射出成形プラスチックを用いて作製されてもよい。代替的に、傾斜コンポーネント５１２は、リソグラフィによって規定されたワイヤまたは信号線を有する別の半導体ダイであってもよい。傾斜コンポーネント５１２が半導体ダイを含む実施例では、信号線間のクロストークを減少させるために、制限増幅器などの能動装置が含まれてもよい。さらに、差動シグナリングを用いて能動または受動傾斜コンポーネント５１２のいずれかにおいてクロストークを減少させてもよい。
いくつかの実施例では、傾斜コンポーネント５１２は、トランジスタと、（はんだボール５１８などの）はんだボールを介して半導体ダイ３１０の中でデータおよび電力信号を遣り取りさせるワイヤとを含む。例えば、傾斜コンポーネント５１２は、高電圧信号を含んでいてもよい。これらの信号は、（キャパシタ・トゥ・キャパシタ降圧レギュレータなどの）降圧レギュレータ、ならびに、半導体ダイ３１０に結合するためのキャパシタおよび／またはインダクタディスクリートコンポーネントを用いて、半導体ダイ３１０上で用いられるように降圧され得る。
さらに、傾斜コンポーネント５１２は、メモリのためのバッファもしくはロジックチップ、ならびに／または、外部装置および／もしくはシステムに対するＩ／Ｏコネクタを含み得る。例えば、Ｉ／Ｏコネクタは、外部装置に結合するための１つ以上のボールボンド、ワイヤボンド、エッジコネクタおよび／またはＰｘＣコネクタを含んでいてもよい。いくつかの実施例では、これらのＩ／Ｏコネクタは、傾斜コンポーネント５１２の裏面上にあり得て、傾斜コンポーネント５１２は、Ｉ／Ｏコネクタをはんだパッド５２２−２などのはんだパッドに結合する１つ以上の貫通シリコンビア（ＴＳＶ）を含み得る。
いくつかの実施例では、チップパッケージ５００における傾斜コンポーネント５１２および半導体ダイ３１０は、（プリント回路基板または半導体ダイなどの）任意の基板上に実装される。この任意の基板は、外部装置に結合するためのボールボンド、ワイヤボンド、エッジコネクタおよび／またはＰｘＣコネクタを含み得る。これらのＩ／Ｏコネクタが任意の基板の裏面上にある場合、当該任意の基板は、１つ以上のＴＳＶを含み得る。
傾斜コンポーネント５１２および半導体ダイ３１０の電気的および機械的結合の例示として前述の実施例でははんだボールが使用されているが、他の実施例では、これらのコンポーネントは、マイクロスプリング、（下記のボールインピット構成における）ミクロスフェア、および／または、（時には「異方性導電性フィルム」と称される異方性エラストマフィルムなどの）異方性フィルムなどの他の技術を用いて電気的および／または機械的に結合され得る。
チップパッケージ内のコンポーネントが、（傾斜コンポーネント５１２と半導体ダイ３１０との間のＰｘＣ、傾斜コンポーネント５１２と外部装置との間のＰｘＣ、傾斜コンポーネント５１２と任意の基板との間のＰｘＣ、任意の基板と半導体ダイ３１０との間のＰｘＣ、および／または、任意の基板と外部装置との間のＰｘＣなどの）電磁結合された信号のＰｘＣと通信する実施例では、ＰｘＣは、（「電気的近接通信」と称される）容量結合された信号の通信、（「光学式近接通信」と称される）光結合された信号の通信、（「電磁的近接通信」と称される）電磁結合された信号の通信、誘導結合された信号の通信、および／または、導電結合された信号の通信を含み得る。
一般に、結果として生じる電気的接触部のインピーダンスは、導電性および／または容量性であり得て、すなわち、同相成分および／または異相成分を含む複素インピーダンスを有し得る。（はんだ、マイクロスプリング、異方性層などの）電気的接触部の機構にかかわらず、接触部に関連付けられるインピーダンスが導電性である場合には、チップパッケージ５００内のコンポーネントにおいて従来の送受信Ｉ／Ｏ回路が使用され得る。しかし、複素（場合によっては可変）インピーダンスを有する接触部では、送受信Ｉ／Ｏ回路は、２００９年４月１７日に出願されたロバート・Ｊ．ドロスト等による「可変複素インピーダンスを有するコネクタのための受信回路」と題される米国特許出願番号第１２／４２５，８７１号（代理人整理番号ＳＵＮ０９−０２８５）に記載されている１つ以上の実施例を含み得て、当該米国特許出願番号第１２／４２５，８７１号の内容は、引用により本明細書に援用される。
いくらかの改変を可能にするパッケージング技術は、パッケージングおよび組立ての前に広範囲にわたって試験するために半導体ダイの歩留りの低下またはコスト高に直面したときに、費用効率が高くなることに注目されたい。したがって、半導体ダイ３１０と傾斜コンポーネント５１２との間の機械的および／または電気的結合が再接合可能である実施例では、（組立て、試験またはバーンイン中に特定される不良なチップの交換などの）改変を可能にすることによって、チップパッケージ５００の歩留りを上げることができる。この点に関して、再接合可能な機械的または電気的結合は、改変または（はんだなどによる）加熱を必要とすることなく繰返し（すなわち２回以上）構築および破壊され得る機械的または電気的結合であると理解されるべきである。いくつかの実施例では、再接合可能な機械的または電気的結合は、（噛み合うコンポーネントなどの）互いに結合するよう設計されたオスおよびメスコンポーネントを含む。
図５および図６は、チップパッケージ５００の特定の構成を示しているが、組立コンポーネント１００（図１および図２）を用いて、または組立コンポーネント１００（図１および図２）を用いることなく、機械的アライメントおよび組立てを実現するために、多数の技術および構成を使用することができる。例えば、半導体ダイ３１０および／または傾斜コンポーネント５１２は、ボールインピットアライメント技術（より一般的には、ポジティブ特徴・イン・ネガティブ特徴（positive-feature-in-negative-feature）アライメント技術）を用いて互いに対して位置決めされてもよい。特に、スタック３１２（図３）内の半導体ダイ３１０などのコンポーネントを相対的に位置合わせするために、エッチングピットにボールが位置決めされ得る。ポジティブ特徴の他の例は、半球形状のバンプを含む。しかし、チップパッケージ５００を位置合わせおよび／または組立てるために、チップパッケージ５００内のコンポーネント上の、機械的にロックするポジティブおよびネガティブ表面特徴の任意の組み合わせが使用されてもよい。
図３を参照して、上記のように、いくつかの実施例では、任意の熱拡散材料３２６（より一般的には、高い熱伝導性を有する半導体ダイ３１０間の中間材料）は、１つ以上の半導体ダイ３１０および／または傾斜コンポーネント５１２（図５および図６）上の回路の動作中に生成される熱を除去するのを助け得る。この熱管理は、半導体ダイ３１０の平面における第１の熱経路、接着層３２２の平面における第２の熱経路、および／または、任意の熱拡散材料３２６の平面における第３の熱経路のうちのいずれかを含み得る。特に、これらの熱経路に関連付けられる熱流束は、チップパッケージの端縁における熱結合を介して互いに独立して管理され得る。この熱管理は、相変化冷却、浸漬冷却および／または冷却板の使用を含み得ることに注目されたい。チップパッケージの端縁における断面領域を介して拡散する、第１の熱経路に関連付けられる熱流束は、公称厚み３２０の関数であることにも注目されたい。したがって、半導体ダイ３１０の公称厚みがより大きいまたは小さいチップパッケージでは、熱管理は異なり得る。
チップパッケージ５００（図５および図６）の少なくとも一部の周囲には任意の封入部が存在してもよいことに注目されたい。さらに、チップパッケージ５００（図５および図６）内のコンポーネント間の空隙は、熱の除去を向上させるためにアンダーフィルされてもよい。これは、図５における角度５１６を減少させることによって容易にされることができ、すなわち、半導体ダイ３１０は、より垂直方向１１６の方に傾けられ得る。
上記の説明は、当業者が本開示を実施および使用することができるよう意図されており、特定の用途およびその要件の文脈において提供されている。さらに、本開示の実施例の上記の説明は、単に例示および説明の目的で提供されている。上記の説明は、網羅的であるよう意図されたものではなく、または開示されている形態に本開示を限定するよう意図されたものではない。したがって、多くの変形および変更が当業者に明らかであり、本明細書に規定されている一般的原理は、本開示の精神および範囲から逸脱することなく他の実施例および用途に適用可能である。さらに、前述の実施例の説明は、本開示を限定するよう意図されたものではない。したがって、本開示は、示されている実施例に限定されるよう意図されたものではなく、本明細書に開示されている原理および特徴に一致する最も広い範囲を付与されるよう意図されている。

Claims (20)

  1. 組立コンポーネントであって、段の垂直スタックを有する一対の階段状テラスを備え、前記垂直スタックでは、前記一対の階段状テラスを規定するために、所与の段が前記段の平面における隣接する段からオフセットされ、前記一対の階段状テラスにおける前記段は、傾斜スタックチップパッケージの組立て中に組立ツールの垂直位置を制約する垂直基準位置を与えるように構成され、
    前記傾斜スタックチップパッケージ内の一組の半導体ダイは、垂直スタック内に配置され、前記垂直スタックでは、階段状テラスを規定するために、所与の半導体ダイが前記一組の半導体ダイの平面における隣接する半導体ダイからオフセットされ、
    前記一対の階段状テラスが前記組立ツールの垂直位置を制約する前記傾斜スタックチップパッケージの組立て中に、前記組立ツールは、前記所与の半導体ダイの上面に機械的に結合され、前記所与の半導体ダイの底面は、前記傾斜スタックチップパッケージに機械的に結合される、組立コンポーネント。
  2. 前記一組の半導体ダイは、Ｎ個の半導体ダイを含み、
    前記垂直スタックに沿った垂直方向の前記傾斜スタックチップパッケージ内の前記一組の半導体ダイの位置誤差は、前記傾斜スタックチップパッケージにおける垂直位置から独立している、請求項１に記載の組立コンポーネント。
  3. Ｎは４０よりも大きい、請求項２に記載の組立コンポーネント。
  4. 前記位置誤差は、各々±２０μｍ未満である、請求項１に記載の組立コンポーネント。
  5. 前記組立コンポーネントは、前記垂直スタックに沿った垂直方向の前記一組の半導体ダイにわたる累積位置誤差が、前記一組の半導体ダイおよび前記半導体ダイ間の接着層に関連付けられる位置誤差の合計未満であることにより、前記傾斜スタックチップパッケージの組立てを容易にする、請求項１に記載の組立コンポーネント。
  6. 前記累積位置誤差は、前記半導体ダイの厚みのばらつきおよび前記接着層の厚みのばらつきのうちの１つに関連付けられる、請求項５に記載の組立コンポーネント。
  7. 前記所与の半導体ダイは、前記上面上にはんだパッドおよびバンプを含み、
    前記組立ツールは、前記はんだパッドおよび前記バンプが位置する領域以外の前記上面の領域において前記所与の半導体ダイを持ち上げる、請求項１に記載の組立コンポーネント。
  8. 前記階段状テラスは、前記一対の階段状テラスの鏡像である、請求項１に記載の組立コンポーネント。
  9. 前記所与の半導体ダイは、公称厚みを有し、
    前記階段状テラスにおける前記所与の段の垂直方向のずれは、前記公称厚みよりも大きい、請求項１に記載の組立コンポーネント。
  10. 前記組立コンポーネントは、前記傾斜スタックチップパッケージに対する傾斜コンポーネントの固定的な機械的結合を容易にし、
    前記傾斜コンポーネントは、前記垂直スタックの一方の側に位置決めされ、
    前記傾斜コンポーネントは、前記一組の半導体ダイの前記平面における水平方向と前記垂直スタックに沿った垂直方向との間である前記階段状テラスに沿った方向にほぼ平行である、請求項１に記載の組立コンポーネント。
  11. 傾斜スタックチップパッケージを組立てるための方法であって、
    一組の半導体ダイが垂直スタック内に配置される前記傾斜スタックチップパッケージにおける半導体ダイの上面に接着剤を適用するステップを備え、前記垂直スタック内の所与の半導体ダイは、階段状テラスを規定するために前記一組の半導体ダイの平面における隣接する半導体ダイからオフセットされ、前記方法はさらに、
    組立ツールを用いて、第２の半導体ダイの上面上で前記第２の半導体ダイを持ち上げるステップと、
    前記傾斜スタックチップパッケージの両側に配置される一対の階段状テラスを有する組立コンポーネントにおける所与の段によって前記組立ツールの垂直位置を制約しつつ、前記第２の半導体ダイの底面を前記半導体ダイの前記上面上の前記接着剤の上に設置するステップとを備え、前記一対の階段状テラスにおける段は、垂直基準位置を与える、方法。
  12. 前記適用する動作、持ち上げる動作および設置する動作は、前記傾斜スタックチップパッケージを組立てるために前記一組の半導体ダイにおけるさらなる半導体ダイについて繰返され、
    前記組立ツールの垂直位置は、前記傾斜スタックチップパッケージが組立てられる際に前記一対の階段状テラスにおける前記段によって制約される、請求項１１に記載の方法。
  13. 前記一組の半導体ダイは、Ｎ個の半導体ダイを含み、
    前記垂直スタックに沿った垂直方向の前記傾斜スタックチップパッケージ内の前記一組の半導体ダイの位置誤差は、前記傾斜スタックチップパッケージにおける位置から独立している、請求項１２に記載の方法。
  14. Ｎは４０よりも大きい、請求項１３に記載の方法。
  15. 前記位置誤差は、各々±２０μｍ未満である、請求項１３に記載の方法。
  16. 前記組立コンポーネントは、前記垂直スタックに沿った垂直方向の前記一組の半導体ダイにわたる累積位置誤差が、前記一組の半導体ダイおよび前記半導体ダイ間の接着層に関連付けられる位置誤差の合計未満であることにより、前記傾斜スタックチップパッケージの組立てを容易にする、請求項１１に記載の方法。
  17. 前記半導体ダイは、前記上面上にはんだパッドおよびバンプを含み、
    前記組立ツールは、前記はんだパッドおよび前記バンプが位置する領域以外の前記上面の領域において前記半導体ダイを持ち上げる、請求項１１に記載の方法。
  18. 前記階段状テラスは、前記一対の階段状テラスの鏡像である、請求項１１に記載の方法。
  19. 前記所与の半導体ダイは、公称厚みを有し、
    前記階段状テラスにおける前記所与の段の垂直方向のずれは、前記公称厚みよりも大きい、請求項１１に記載の方法。
  20. 前記組立コンポーネントは、前記傾斜スタックチップパッケージに対する傾斜コンポーネントの固定的な機械的結合を容易にし、
    前記傾斜コンポーネントは、前記垂直スタックの一方の側に位置決めされ、
    前記傾斜コンポーネントは、前記一組の半導体ダイの前記平面における水平方向と前記垂直スタックに沿った垂直方向との間である前記階段状テラスに沿った方向にほぼ平行である、請求項１１に記載の方法。
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