JP2011040418A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2011040418A
JP2011040418A JP2007325937A JP2007325937A JP2011040418A JP 2011040418 A JP2011040418 A JP 2011040418A JP 2007325937 A JP2007325937 A JP 2007325937A JP 2007325937 A JP2007325937 A JP 2007325937A JP 2011040418 A JP2011040418 A JP 2011040418A
Authority
JP
Japan
Prior art keywords
connection terminal
semiconductor device
connection
semiconductor chips
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2007325937A
Other languages
English (en)
Inventor
Masayoshi Takeuchi
正宜 竹内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alps Alpine Co Ltd
Original Assignee
Alps Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alps Electric Co Ltd filed Critical Alps Electric Co Ltd
Priority to JP2007325937A priority Critical patent/JP2011040418A/ja
Priority to PCT/JP2008/070318 priority patent/WO2009078229A1/ja
Publication of JP2011040418A publication Critical patent/JP2011040418A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04034—Bonding areas specifically adapted for strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/3701—Shape
    • H01L2224/37012—Cross-sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40105—Connecting bonding areas at different heights
    • H01L2224/40106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40105—Connecting bonding areas at different heights
    • H01L2224/40111—Connecting bonding areas at different heights the strap connector extending above another semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/40147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked with an intermediate bond, e.g. continuous strap daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/40227—Connecting the strap to a bond pad of the item
    • H01L2224/40229—Connecting the strap to a bond pad of the item the bond pad protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/404—Connecting portions
    • H01L2224/40475—Connecting portions connected to auxiliary connecting means on the bonding areas
    • H01L2224/40477—Connecting portions connected to auxiliary connecting means on the bonding areas being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/40479—Connecting portions connected to auxiliary connecting means on the bonding areas being a pre-ball (i.e. a ball formed by capillary bonding) on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/404—Connecting portions
    • H01L2224/40475—Connecting portions connected to auxiliary connecting means on the bonding areas
    • H01L2224/40477—Connecting portions connected to auxiliary connecting means on the bonding areas being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/4048—Connecting portions connected to auxiliary connecting means on the bonding areas being a pre-ball (i.e. a ball formed by capillary bonding) outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73213—Layer and strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/77—Apparatus for connecting with strap connectors
    • H01L2224/776—Means for supplying the connector to be connected in the bonding apparatus
    • H01L2224/77621—Holding means, e.g. wire clampers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/77—Apparatus for connecting with strap connectors
    • H01L2224/777—Means for aligning
    • H01L2224/77743—Suction holding means
    • H01L2224/77745—Suction holding means in the upper part of the bonding apparatus, e.g. in the wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/84001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】小型化および製造時間の短縮化を図ることができる半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置１は、実装配線板２、複数の半導体チップ３および複数の薄膜配線４を備えている。薄膜配線４はその接続前においてベースフィルム１０に貼付されている。接続ヘッド１１によってベースフィルム１０を吸着し、第１の接続端子５および第２の接続端子６が接合するように接続ヘッド１０を実装配線板２および複数の半導体チップ３の配設方向に押下すると、複数の薄膜配線４が実装配線板２および複数の半導体チップ３に一回で同時に接続される。ベースフィルムは薄膜配線４の接続後に接続ヘッドによて剥離される。
【選択図】図１０

Description

本発明は、半導体装置およびその製造方法に係り、特に、配線を用いて実装配線板に半導体チップを接続する際に好適に利用できる半導体装置に関する。
従来の半導体装置１０１は、その一例として、図２０に示すように、実装配線板１０２、複数の半導体チップ１０３および複数の配線を備えている。実装配線板１０２および半導体チップ１０３の表面１０２ａ、１０３ａには金属製の接続パッド１０５が形成されており、その接続パッド１０５が露出するように半導体チップ１０３が実装配線板１０２に載置されている。配線としてはワイヤ１０４が用いられており、ワイヤボンディング法を用いて半導体チップ１０３と実装配線板１０２とを電気的に接続させていた（特許文献１を参照）。
特開２００３−３１７２８号公報
しかしながら、従来の半導体装置１０１においては、配線にワイヤ１０４を用いていることから、そのワイヤ１０４が複数の接続パッド１０５の間において弧を描くように形成されてしまい、半導体装置１０１の実装体積が大きくなるので、半導体装置１０１の小型化を図ることが困難であるという問題があった。
また、従来の半導体装置１０１の製造方法においては、配線として用いるワイヤ１０４をワイヤボンディング法により１本ずつ接合させていたので、配線の本数分だけ接合工程を行なわなければならず、半導体装置１０１の製造時間の短縮化を図ることが困難であるという問題があった。
そこで、本発明はこれらの点に鑑みてなされたものであり、小型化および製造時間の短縮化を図ることができる半導体装置およびその製造方法を提供することを本発明の目的としている。
前述した目的を達成するため、本発明の半導体装置の製造方法は、その第１の態様として、実装配線板および半導体チップの表面に形成された複数の第１の接続端子がそれぞれ露出するように複数の半導体チップを実装配線板に載置する工程Ａと、ベースフィルムの表面に貼付された複数の薄膜配線の表面にそれぞれ形成された複数の第２の接続端子を実装配線板および半導体チップの第１の接続端子にそれぞれ接続する工程Ｂと、工程Ｂの終了後に複数の薄膜配線からベースフィルムを剥離する工程Ｃとを備えていることを特徴としている。
本発明の第１の態様の半導体装置の製造方法によれば、薄膜配線の本数にかかわりなく実装配線板および半導体チップに対して複数の薄膜配線を一回で同時に接続することができる。
本発明の第２の態様の半導体装置の製造方法は、第１の態様の半導体装置の製造方法において、複数の半導体チップは、階段状に積層されており、複数の第１の接続端子は、複数の半導体チップを階段状に積層することにより露出した複数の半導体チップの表面に、それぞれ形成されていることを特徴としている。
本発明の第２の態様の半導体装置の製造方法によれば、第１の接続端子と第２の接続端子との接続を阻害することなく複数の半導体チップをコンパクトに積層することができるので、半導体装置を小型化させることができる。
本発明の第３の態様の半導体装置の製造方法は、第２の態様の半導体装置の製造方法において、工程Ｂにおいて、第１の接続端子および第２の接続端子の接続は、階段状に積層された複数の半導体チップの階段形状と同形状に形成された接続ヘッドの接触面をベースフィルムの裏面側から複数の半導体チップの載置方向に押下して第１の接続端子および第２の接続端子を接合することにより、行なわれることを特徴としている。
本発明の第３の態様の半導体装置の製造方法によれば、薄膜配線の第２の接続端子が半導体チップおよび実装配線板の第１の接続端子に対して斜めに押下されて第１の接続端子および第２の接続端子に接続不良が生じてしまうことを防止することができる。
本発明の第４の態様の半導体装置の製造方法は、第１から第３のいずれか１の態様の半導体装置の製造方法において、第１の接続端子または第２の接続端子のどちらか一方の接続端子は、軟質金属製バンプであり、他方の接続端子は、その形成面から起立する１個または２個以上の側壁部と、側壁部の側面から側方に膨張形成された膨張部とを有する立体パッドであって、第１の接続端子および第２の接続端子は、他方の接続端子の側壁部に囲まれてなる間隙に一方の接続端子が挿入された際に他方の接続端子の膨張部が一方の接続端子に食い込むことにより、相互に接合されていることを特徴としている。
本発明の第４の態様の半導体装置の製造方法によれば、第１の接続端子および第２の接続端子が圧入により接合されるので、半導体装置に対して超音波振動や熱を加えることなく第１の接続端子および第２の接続端子を接合することができる。
本発明の第５の態様の半導体装置の製造方法は、第４の態様の半導体装置の製造方法において、複数の側壁部は、一方の接続端子の対向断面よりも大きな領域内に散在していることを特徴としている。
本発明の第５の態様の半導体装置の製造方法によれば、一方の接続端子（軟質金属製バンプ）が他方の接続端子（立体パッド）の中心からずれてその他方の接続端子に圧入されたとしても、散在する側壁部の膨張部のいずれかが一方の接続端子に食い込んで第１の接続端子および第２の接続端子を強固に接合することができる。
本発明の第６の態様の半導体装置の製造方法は、第５の態様の半導体装置の製造方法において、複数の側壁部は、領域内に均等に散在していることを特徴としている。
本発明の第６の態様の半導体装置の製造方法によれば、一方の接続端子（軟質金属製バンプ）が他方の接続端子（立体パッド）の中心からどの方向にずれたとしても、第１の接続端子および第２の接続端子を強固に接合することができる。
本発明の第７の態様の半導体装置の製造方法は、第１から第３のいずれか１の態様の半導体装置の製造方法において、第１の接続端子および第２の接続端子は、ＡｕバンプまたはＡｕパッドであって、それらを用いてＡｕ−Ａｕ接合されていることを特徴としている。
本発明の第７の態様の半導体装置の製造方法によれば、第１の接続端子と第２の接続端子とを強固な金属結合によって接合させることができる。
本発明の第８の態様の半導体装置の製造方法は、第１から第３のいずれか１の態様の半導体装置の製造方法において、第１の接続端子または第２の接続端子のどちらか一方の接続端子は、半田バンプもしくは半田パッドまたは金属パッドの表面に設けられた半田ボールであり、その他方の接続端子は金属パッドであって、第１の接続端子および第２の接続端子は、一方の接続端子に用いた半田を溶融して半田接合されていることを特徴としている。
本発明の第８の態様の半導体装置の製造方法によれば、安価かつ簡易な方法で第１の接続端子および第２の接続端子を接合することができる。
また、前述した目的を達成するため、本発明の半導体装置は、その第１の態様として、複数の第１の接続端子を表面に有する複数の半導体チップと、複数の第１の接続端子を表面に有しておりそれぞれの複数の第１の接続端子が露出するように複数の半導体チップが載置される実装配線板と、複数の第２の接続端子を表面に有する複数の薄膜配線とを備えており、複数の薄膜配線は第１の接続端子を第２の接続端子に接続させることにより実装配線板および複数の半導体チップを相互に接続させていることを特徴としている。
本発明の第１の態様の半導体装置によれば、半導体チップと実装配線板とを接続する配線として半導体装置にボンディングしたワイヤの代わりに薄膜配線を用いているので、配線を低背化することができる。
本発明の第２の態様の半導体装置は、第１の態様の半導体装置において、複数の半導体チップは階段状に積層されており、複数の第１の接続端子は複数の半導体チップを階段状に積層することにより露出した複数の半導体チップの表面に、それぞれ形成されていることを特徴としている。
本発明の第２の態様の半導体装置によれば、第１の接続端子と第２の接続端子との接続を阻害することなく複数の半導体チップをコンパクトに積層することができるので、半導体装置を小型化させることができる。
本発明の第３の態様の半導体装置は、第２の態様の半導体装置において、薄膜配線は、階段状に積層された複数の半導体チップの階段形状と同形状に形成されており、第２の接続端子は、薄膜配線の表面における第１の接続端子との対向面に配設されていることを特徴としている。
本発明の第３の態様の半導体装置によれば、薄膜配線の第２の接続端子が半導体チップおよび実装配線板の第１の接続端子に対して斜めに接続されて第１の接続端子および第２の接続端子に接続不良が生じてしまうことを防止することができる。
本発明の第４の態様の半導体装置は、第１から第３のいずれか１の態様の半導体装置において、第１の接続端子または第２の接続端子のどちらか一方の接続端子は、軟質金属製バンプであり、他方の接続端子は、その形成面から起立する１個または２個以上の側壁部と、側壁部の側面から側方に膨張形成された膨張部とを有する立体パッドであって、第１の接続端子および第２の接続端子は、他方の接続端子の側壁部に囲まれてなる間隙に一方の接続端子が挿入された際に他方の接続端子の膨張部が一方の接続端子に食い込むことにより、相互に接合されていることを特徴としている。
本発明の第４の態様の半導体装置によれば、第１の接続端子および第２の接続端子が圧入により接合されるので、半導体装置に対して超音波振動や熱を加えることなく第１の接続端子および第２の接続端子を接合することができる。
本発明の第５の態様の半導体装置は、第４の態様の半導体装置において、複数の側壁部は、一方の接続端子の対向断面よりも大きな領域内に散在していることを特徴としている。
本発明の第５の態様の半導体装置によれば、一方の接続端子（軟質金属製バンプ）が他方の接続端子（立体パッド）の中心からずれてその他方の接続端子に圧入されたとしても、散在する側壁部の膨張部のいずれかが一方の接続端子に食い込むので、第１の接続端子および第２の接続端子を接合させることができる。
本発明の第６の態様の半導体装置は、第５の態様の半導体装置において、複数の側壁部は、領域内に均等に散在していることを特徴としている。
本発明の第６の態様の半導体装置によれば、一方の接続端子（軟質金属製バンプ）が他方の接続端子（立体パッド）の中心からどの方向にずれたとしても、第１の接続端子および第２の接続端子を確実に接合することができる。
本発明の第７の態様の半導体装置は、第１から第３のいずれか１の態様の半導体装置において、第１の接続端子および第２の接続端子は、ＡｕバンプまたはＡｕパッドであって、それらを用いてＡｕ−Ａｕ接合されていることを特徴としている。
本発明の第７の態様の半導体装置によれば、第１の接続端子と第２の接続端子とを強固な金属結合によって接合させることができる。
本発明の第８の態様の半導体装置は、第１から第３のいずれか１の態様の半導体装置において、第１の接続端子または第２の接続端子のどちらか一方の接続端子は、半田バンプもしくは半田パッドまたは金属パッドの表面に設けられた半田ボールであり、その他方の接続端子は金属パッドであって、第１の接続端子および第２の接続端子は、一方の接続端子に用いた半田を溶融して半田接合されていることを特徴としている。
本発明の第８の態様の半導体装置によれば、安価かつ簡易な方法で第１の接続端子および第２の接続端子を接合することができる。
本発明の半導体装置の製造方法によれば、薄膜配線の本数にかかわりなく薄膜配線が一回で同時に半導体チップおよび実装配線板に接続されるので、半導体装置の製造時間の短縮化を図ることができるという効果を奏する。
また、本発明の半導体装置によれば、配線の低背化により半導体装置の実装体積が減少するので、半導体装置の小型化を図ることができるという効果を奏する。
以下、本発明の半導体装置およびその製造方法をその一実施形態により説明する。
本実施形態の半導体装置１を図１および図２に示す。本実施形態の半導体装置１は、図１および図２に示すように、実装配線板２、複数の半導体チップ３、複数の薄膜配線４を備えている。
実装配線板２は、その表面２ａに複数の半導体チップ３を載置してそれらを実装する配線板である。この実装配線板２は、複数の薄膜配線４を介して複数の半導体チップ３と接続するため、その表面２ａに複数の第１の接続端子５を有している。これらの第１の接続端子５は複数の半導体チップ３を載置しても露出する位置に配設されている。実装配線板２の厚さ（第１の接続端子５の厚さを除く）は５０〜５００μｍ程度であり、第１の接続端子５の高さはその形状に依存するが１０〜２０μｍ程度である。第１の接続端子５の詳細については後述する第２の接続端子６とあわせて説明する。
複数の半導体チップ３は、実装配線板２に形成された第１の接続端子５と同形状の複数の第１の接続端子５を表面３ａに有して形成されるベアチップであり、それら第１の接続端子５が露出するように実装配線板２にそれぞれ載置されている。これらの半導体チップ３の載置方法は様々あるが、本実施形態の複数の半導体チップ３は階段状に積層されている。そのため、本実施形態の複数の半導体チップ３においては、それらを階段状に積層した後も露出している表面３ａに複数の第１の接続端子５がそれぞれ形成されている。半導体チップ３の厚さ（第１の接続端子５の厚さを除く）は１０〜４０μｍ程度である。
複数の薄膜配線４は、Ｎｉ−Ｐ／Ｃｕめっき薄膜やＡｕ／Ｎｉ−Ｐ／Ｃｕめっき薄膜などの導電性材料を用いて薄膜状に形成された配線である。薄膜配線４は単体で存在可能であり、薄膜配線４を保持する基板を必要としない。実装配線板２および半導体チップ３の表面２ａ、３ａに対向する薄膜配線４の表面４ａには複数の第２の接続端子６が形成されており、それら第２の接続端子６が前述した複数の第１の接続端子５にそれぞれ接続される。つまり、第１の接続端子５および第２の接続端子６がそれぞれ適切に接続されることにより、薄膜配線４を介して実装配線板２および複数の半導体チップ３が相互に接続される。薄膜配線４の厚さ（第２の接続端子６の厚さを除く）は１０μｍ程度であり、第２の接続端子６の高さはその形状に依存するが１０〜２０μｍ程度である。
また、この薄膜配線４は、階段状に積層された複数の半導体チップ３の階段形状と同形状に形成されている。その際、第２の接続端子６は、薄膜配線４の表面４ａであって実装配線板２および半導体チップ３との対向面に配設されている。
次に、第１の接続端子５および第２の接続端子６を図３〜図６に示す。図２に示すように、第１の接続端子５は実装配線板２および半導体チップ３に形成されており、第２の接続端子６は薄膜配線４の表面４ａに形成される。そして、これらの第１の接続端子５および第２の接続端子６は、図６に示すように、それらを相互に圧入することによって接合される。
ここで、第１の接続端子５としては、図２および図５に示すように、導電性および軟質性を有する軟質金属製バンプが選択されている。軟質金属製バンプの具体的な材質としては、ＡｕまたはＡｕを主成分とする金属などがこれに該当する。
また、第２の接続端子６としては、図３〜図５に示すように、Ｎｉ−ＰまたはＮｉ−Ｐを主材料とする金属など、第１の接続端子５の硬さよりも硬い金属を用いた立体パッド７が選択されている。第２の接続端子６として用いられる立体パッド７は、側壁部８および膨張部９を有している。
本実施形態の側壁部８は、図３〜図５に示すように、薄膜配線４の表面４ａから起立している。この側壁部８の形状は、円柱状に形成されている。また、この側壁部８は複数形成されており、側壁部８に囲まれた部分には第１の接続端子５（軟質金属製バンプ）の一部分が変形しながら挿入される間隙８Ｓが形成されている。
ここで、複数の側壁部８は、図３および図４に示すように、第１の接続端子５の対向断面５ａよりも大きな領域ＡＲ内に散在していることが好ましい。この大きな領域ＡＲとは、例えば第１の接続端子５（軟質金属製バンプ）が設計範囲内においてずれた位置に形成されたり、第１の接続端子５が形成される実装配線板２や半導体チップ３が設計範囲内においてずれて配設されたりして、第１の接続端子５と第２の接続端子６との位置関係が中心位置からずれた場合であっても、ずれた第１の接続端子５Ｓの対向断面５Ｓａの位置に第２の接続端子６が存在して第２の接続端子６が第１の接続端子５を許容する領域である。
膨張部９は、図３〜図５に示すように、側壁部８の上端部においてその側面から側方に膨張して形成された側壁部８の一部である。この膨張部９の形状としては、側壁部８の一部が側壁部８の側方に膨張した形状であればどのような形状でも良い。例えば、図５に示したきのこ傘の形状、図示はしないが側壁部８の側面の上方から下方にかけて傾斜した逆テーパ形状などがこれに該当する。本実施形態の側壁部８の形状は、図５に示すように、きのこ傘の形状になっている。
これら第２の接続端子６の側壁部８および膨張部９の製造方法としては、その一例として、図７に示すように、薄膜配線４の表面４ａにＣｕ等のシード膜２０を生成し、そのシード膜２０の表面にレジスト膜２１を形成して円柱状にパターンニングを施した後、シード膜２０に対してレジスト膜２１の高さよりも高くなるようにＮｉ−Ｐのめっきを行なう。このめっき形成によって、レジストパターン２１ａの内部に第２の接続端子６の側壁部８が円柱状に形成され、レジストパターン２１ａを超えた部分に第２の接続端子６の膨張部９がきのこ傘状に形成される。膨張部９の形成が終了したら、レジスト膜２１を除去剤によって化学除去し、シード膜２０をイオンミリングにより除去する。シード膜２０の除去後に側壁部８および膨張部９に導電性の良いＡｕをコーティングしても良い。
第２の接続端子６の側壁部８および膨張部９の製造方法については前述の方法に限らず種々の方法がある。他の一例としては、レジストパターン２１ａによって側壁部８および膨張部９の形状をレジスト膜２１にパターンニングしてめっきする方法がこれに該当する。それらの方法を本実施形態に適用することは可能である。
なお、第１の接続端子５および第２の接続端子６については、それらの選択を逆に適用しても成立する。例えば、第１の接続端子５として立体パッド７が形成されており、第２の接続端子６としてＡｕバンプが形成されていても良い。
次に、本実施形態の半導体装置１の製造方法について説明する。
図８〜図１１は本実施形態の製造方法を示している。本実施形態の半導体装置１は、工程Ａ〜Ｃを順に経て、製造される。
工程Ａは半導体チップ３の載置工程である。この工程Ａにおいては、図８に示すように、複数の半導体チップ３を実装配線板２に載置する。その際、実装配線板２および半導体チップ３の表面２ａ、３ａに形成された複数の第１の接続端子５が隠れることなくそれぞれ露出するように半導体チップ３を載置させる。前述したように、本実施形態の第１の接続端子５は、Ａｕバンプ等の軟質金属製バンプである。
半導体チップ３の載置パターンとしては種々のものが考えられる。例えば、図８に示したように、複数の半導体チップ３を階段状に載置させるパターンや、図示はしないが、異なる大きさの複数の半導体チップ３を下から大きい順に積層させてピラミッド状に載置させるパターンや、複数の半導体チップ３を積層させずに実装配線板２の表面２ａ上に散在させて載置するパターンなどが挙げられる。本実施形態の半導体チップ３は、図８に示すように、階段状に積層されている。そして、複数の第１の接続端子５は、複数の半導体チップ３を階段状に積層することにより露出した複数の半導体チップ３の表面３ａにそれぞれ形成されている。
工程Ｂにおいては、実装配線板２および複数の半導体チップ３に複数の薄膜配線４を接続する。複数の薄膜配線４は、図８に示すように、ベースフィルム１０の表面１０ａに貼付されており、その薄膜配線４の表面４ａに複数の第２の接続端子６がそれぞれ形成されている。また、前述の通り、実装配線板２および複数の半導体チップ３の表面２ａ、３ａにはそれぞれ第１の接続端子５が形成されている。つまり、工程Ｂにおいては、これら複数の第２の接続端子６を実装配線板２および半導体チップ３の第１の接続端子５にそれぞれ接続する。
第１の接続端子５および第２の接続端子６の接続は、接続ヘッド１１を用いた第１の接続端子５および第２の接続端子６の接合により、行なわれる。本実施形態の半導体チップ３は階段状に積層されているので、本実施形態の接続ヘッド１１の接触面１１ａは、図８に示すように、その半導体チップ３の階段形状と同様の形状に形成されている。この接続ヘッド１１の接触面１１ａには吸引口１２が形成されており、その吸引口１２には吸引機１３が接続されているので、図８および図９の順に示すように、吸引機１３を用いて薄膜配線４のベースフィルム１０が接続ヘッド１１の接触面１１ａに吸着するようになっている。そして、図５に示したように第１の接続端子５および第２の接続端子６が当接する位置を調整した後、図９および図１０に示した順に薄膜配線４のベースフィルム１０を吸着した接続ヘッド１１の接触面１１ａを載置された複数の半導体チップ３の方向に押下することにより、第１の接続端子５および第２の接続端子６が接合される。
この接合方法には、例えば、圧入接合、超音波振動接合、半田接合が挙げられる。本実施形態の第１の接続端子５にはＡｕバンプ等の軟質金属製バンプが採用されており、本実施形態の第２の接続端子６には図３および図４に示したように側壁部８および膨張部９を有する立体パッド７が採用されているため、本実施形態の接合方法としては、圧入接合が採用されている。
図９から図１０の順に示すように、接続ヘッド１１によって第２の接続端子６が第１の接続端子５に圧入されると、図５から図６の順に示すように、軟質の第１の接続端子５が変形しながら第２の接続端子６の間隙８Ｓに挿入される。その際に、第２の接続端子６の膨張部９が第１の接続端子５に食い込むので、超音波振動や加熱をせずとも圧入のみによって第１の接続端子５および第２の接続端子６が相互に接合される。
なお、第２の接続端子６の側壁部８は、前述したように、第１の接続端子５の対向断面５ａよりも大きな領域ＡＲ内に均等に散在していることが好ましい。また、第１の接続端子５として立体パッド７が形成されており、第２の接続端子６としてＡｕバンプが形成されていても同様の接合が期待できる。
工程Ｃにおいては、工程Ｂの終了後に複数の薄膜配線４からベースフィルム１０を剥離する。ベースフィルム１０の剥離方法としては、種々のものが適用できる。例えば、熱剥離やＵＶ（紫外線）剥離がこれに該当する。本実施形態においては、接続ヘッド１１に設けられた図示しない熱源を用いてベースフィルム１０を熱剥離している。
次に、本実施形態の半導体装置１の作用を説明する。
本実施形態の半導体装置１においては、図１および図２に示すように、第１の接続端子５を第２の接続端子６に接続させることにより、複数の薄膜配線４が実装配線板２および複数の半導体チップ３を相互に接続させている。従来の半導体装置１０１においては、図２０に示すように、実装配線板１０２および複数の半導体チップ１０３をワイヤボンティングにより接続されていたので、そのワイヤ１０４が複数の接続パッド１０５の間において弧を描くように形成されてしまい、半導体装置１０１の実装体積が大きくなっていた。
そこで、本実施形態の半導体装置１においては、図１および図２に示すように、半導体チップ３と実装配線板２とを接続する配線としてそのワイヤ１０４の代わりに薄膜配線４を用いている。そのため、図１および図２に示すように、実装配線板２および半導体チップ３の表面２ａ、３ａに近づけて薄膜配線４を配設することができるので、実装配線板２および半導体チップ３を接続する配線を低背化することができる。配線が低背化すれば、半導体装置１の実装体積が減少するので、その小型化が図れる。
ここで、実装配線板２に載置される半導体チップ３の積層枚数は徐々に増加しているので、半導体チップ３の積層方法を誤ると半導体装置１の実装体積が不必要に大きくなる。そこで、本実施形態の半導体装置１においては、薄膜配線４を接続する複数の半導体チップ３を階段状に積層させている。これにより、半導体チップ３の表面３ａを部分的に露出させ、その露出した表面３ａに第１の接続端子５を形成することができるので、第１の接続端子５と第２の接続端子６との接続を阻害することなく複数の半導体チップ３をコンパクトに積層することができる。その結果、半導体装置１の実装体積が減少するので、その小型化が図れる。
また、配線のさらなる低背化を図るため、本実施形態の薄膜配線４は、階段状に形成されている。この薄膜配線４の階段形状は半導体チップ３の階段状の積層形状と同形状になっているので、半導体チップ３の積層形状に沿って薄膜配線４を接続することができる。また、薄膜配線４が平板状に形成されていると、第２の接続端子６が第１の接続端子５に対して斜めに接続されてしまうこともあるが、本実施形態の薄膜配線４は階段状に形成されているので、第１の接続端子５および第２の接続端子６が相互に正面に対向して接続し、それらに接続不良が生じてしまうことを防止することができる。
本実施形態の第１の接続端子５は、Ａｕバンプなどの軟質金属製バンプである。また、第２の接続端子６は、図３および図４に示すように、複数の側壁部８および膨張部９を有する立体パッド７である。そして、第１の接続端子５および第２の接続端子６は、図５および図６の順に示すように、圧入により接続される。そのため、半導体装置１に対して超音波振動や熱を加えることなく第１の接続端子５および第２の接続端子６を接合することができる。
ただし、図４〜図６に示すように、第１の接続端子５の形成位置や当接位置が第２の接続端子６の中央Ｃからずれることにより、ずれた第１の接続端子５Ｓが第２の接続端子６の側壁部８の空隙に挿入されなければ、ずれた第１の接続端子５Ｓに第２の接続端子６の膨張部９が適切に食い込まず、接続不良の原因となる。
そこで、本実施形態の複数の側壁部８は、第１の接続端子５の対向断面５ａよりも大きな領域ＡＲ内に散在している。そのため、図５および図６の順に示すように、第２の接続端子６の中心からずれた第１の接続端子５Ｓが第２の接続端子６に圧入されたとしても、散在する側壁部８の間隙８Ｓに第１の接続端子５が挿入され、膨張部９のいずれかが第１の接続端子５に食い込む。つまり、第１の接続端子５の形成位置や当接位置がずれても第１の接続端子５および第２の接続端子６が適切に接合できるので、接続不良が生じることを防止することができる。
本実施形態の側壁部８は、図３および図４に示すように、同一形状になっている。そのため、これら複数の側壁部８が前述した領域ＡＲ内において均等に散在していれば、第１の接続端子５が第２の接続端子６の中心からどの方向にずれたとしても、第１の接続端子５および第２の接続端子６を確実に接合することができる。
すなわち、本実施形態の半導体装置１によれば、配線の低背化により半導体装置１の実装体積が減少するので、半導体装置１の小型化を図ることができるという作用効果を奏する。
次に、本実施形態の半導体装置１の製造方法についての作用を説明する。
本実施形態の半導体装置１の製造方法は工程Ａ〜Ｃを備えている。ここで、工程Ｂにおいては、図１０に示すように、ベースフィルム１０の表面１０ａに貼付された複数の薄膜配線４を実装配線板２および複数の半導体チップ３に接続させている。そのため、ワイヤボンディングとは異なり、薄膜配線４の本数にかかわりなく実装配線板２および半導体チップ３に対して複数の薄膜配線４を一回で同時に接続することができる。薄膜配線４を一回で同時に接続することができれば、従来のように複数のワイヤを一本ずつ接続するよりも作業数を少なくすることができるので、工程Ｂに費やす時間が短くなる。
また、工程Ｂにおいては、図８および図９に示すように、接続ヘッド１１の接触面１１ａが階段状に形成されている。本実施形態の半導体チップ３は階段状に積層されているため、実装配線板２および半導体チップ３の表面２ａ、３ａに対して接続ヘッド１１の接触面１１ａから押下力が垂直に印加される。これにより、第１の接続端子５が第２の接続端子６に適切に挿入されるので、第１の接続端子５が第２の接続端子６に対して斜めに挿入されて接続不良が生じてしまうことを防止することができる。
なお、半導体チップ３の階段積層に係る作用効果（第２の態様）、第１の接続端子５および第２の接続端子６の圧入接合に係る作用効果（第４の態様）、側壁部８の散在形成に係る作用効果（第５の態様）および側壁部８の均等散在に係る作用効果（第６の態様）については、前述した本実施形態の半導体装置１に係る作用効果と同様である。
すなわち、本実施形態の半導体装置１の製造方法によれば、薄膜配線４の本数にかかわりなく薄膜配線４が一回で同時に半導体チップ３および実装配線板２に接続されるので、半導体装置１の製造時間の短縮化を図ることができるという作用効果を奏する。
なお、本発明は、前述した実施形態などに限定されるものではなく、必要に応じて種々の変更が可能である。
例えば、本実施形態の半導体装置１およびその製造方法においては、第１の接続端子５および第２の接続端子６の接続方法の違いに応じて種々のパターンがある。本実施形態を第１パターンとして、第２パターンを図１２〜図１３に、第３パターンを図１４〜図１５に、第４のパターンを図１６〜図１７に、第５のパターンを図１８〜図１９に示す。
第２パターンは、図１２および図１３に示すように、第１パターンと同様、第１の接続端子５および第２の接続端子６を圧入することによってそれらが接合されるパターンである。第１の接続端子５は本実施形態と同様に軟質金属製バンプである。第２の接続端子６は、円環状に形成された複数の側壁部８および膨張部９を有する立体パッド３０である。側壁部８が環状に形成されていれば、中央Ｃの円環状の側壁の内部および隣位する側壁部８の間に間隙８Ｓが設けられるので、第１パターンと同様、第１の接続端子５および第２の接続端子６を圧入によって接合することができる。ここで、側壁部８は第１の接続端子５の対向断面５ａよりも大きな領域ＡＲになるようにその直径を大きくして形成されており、また、その領域ＡＲにおいて複数の側壁部８の間隔がいずれも一定になるように均等に散在していれば、第１の接続端子５の形成位置や当接位置が第２の接続端子６の中央Ｃから多少ずれても、ずれた第１の接続端子５Ｓの接続を許容することができる。
第３パターンは、図１４および図１５に示すように、第１および第２パターンと同様、第１の接続端子５および第２の接続端子６を圧入することによってそれらが接合されるパターンである。第１の接続端子５は本実施形態と同様に軟質金属製バンプである。第２の接続端子６は、横たわった２本の長方体状の側壁部８および膨張部９を有する立体パッド３１である。側壁部８が前述の直方体状に形成されていれば、それらの間に間隙８Ｓが設けられるので、第１パターンと同様、第１の接続端子５および第２の接続端子６を圧入によって接合することができる。
第４パターンは、図１６および図１７に示すように、第１の接続端子５および第２の接続端子６を相互に超音波振動することによってそれらが接合されるパターンである。図１６に示すように、第１の接続端子５はＡｕパッド４１であり、第２の接続端子６はＡｕバンプ（スタッドバンプ形状を含む）３２である。図１７に示すように、第１の接続端子５および第２の接続端子６がともにＡｕパッド４１、３３であってもよい。また、Ａｕパッド４１およびＡｕバンプ３２はＡｕのみを用いて形成されたものだけでなく、Ａｕ以外の金属の表面にＡｕをめっきして形成されたものであってもよい。いずれにおいても、第１の接続端子５および第２の接続端子６の全表面にＡｕが存在すれば、それらを当接させた後に超音波振動を加えることにより、それらがＡｕ−Ａｕ接合される。これにより、第１の接続端子５と第２の接続端子６とを強固な金属結合によって接合させることができる。
第５パターンは、図１８および図１９に示すように、第１の接続端子５および第２の接続端子６を相互に半田付けすることによってそれらが接合されるパターンである。図１８に示すように、第１の接続端子５は金属パッド４２であって、第２の接続端子６は半田パッド３４である。図１９に示すように、第２の接続端子６は金属パッド３５およびその表面に設けられた半田ボール３６であってもよい。いずれにおいても、第２の接続端子６に半田が存在すれば、第１の接続端子５および第２の接続端子６は第２の接続端子６に用いた半田を溶融して半田接合される。これにより、安価かつ簡易な方法で第１の接続端子５および第２の接続端子６を接合することができる。
なお、第１パターンと同様、第２パターン〜第５パターンにおいても、第１の接続端子５および第２の接続端子６に関する選択を逆に適用しても成立する。
本実施形態の半導体装置を示す全体斜視図 本実施形態の半導体装置を示す縦断面図 本実施形態の第２の接続端子を示す斜視図 本実施形態の第２の接続端子を示す平面図 本実施形態の第１の接続端子および第２の接続端子が接続される前の状態を示す縦断面図 本実施形態の第１の接続端子および第２の接続端子が接続された状態を示す縦断面図 本実施形態の第２の接続端子の製造方法を示す縦断面図 本実施形態の半導体装置の製造方法において接続ヘッドが薄膜配線のベースフィルムを吸着する前の状態を示す縦断面図 本実施形態の半導体装置の製造方法において接続ヘッドが薄膜配線のベースフィルムを吸着した状態を示す縦断面図 本実施形態の薄膜配線が接続ヘッドの押下によって実装配線板および複数の半導体チップに接続した状態を示す縦断面図 本実施形態の接続ヘッドが薄膜配線のベースフィルムを剥離した状態を示す縦断面図 第２のパターンの第２の接続端子を示す斜視図 第２のパターンの第１の接続端子および第２の接続端子が接続される前の状態を示す縦断面図 第３のパターンの第２の接続端子を示す斜視図 第３のパターンの第１の接続端子および第２の接続端子が接続される前の状態を示す縦断面図 第４のパターンの第１の接続端子および第２の接続端子が接続された状態であって第２の接続端子がＡｕバンプである場合を示す縦断面図 第４のパターンの第１の接続端子および第２の接続端子が接続された状態であって第２の接続端子がＡｕパッドである場合を示す縦断面図 第５のパターンの第１の接続端子および第２の接続端子が接続された状態であって第２の接続端子が半田パッドである場合を示す縦断面図 第５のパターンの第１の接続端子および第２の接続端子が接続された状態であって第２の接続端子が金属パッドに半田ボールをセットにしたものである場合を示す縦断面図 従来の半導体装置を示す正面図
符号の説明
１ 半導体装置
２ 実装配線板
３ 半導体チップ
４ 薄膜配線
５ 第１の接続端子
６ 第２の接続端子
７ 立体パッド
８ 側壁部
９ 膨張部
１０ ベースフィルム
１１ 接続ヘッド

Claims (16)

  1. 実装配線板および半導体チップの表面に形成された複数の第１の接続端子がそれぞれ露出するように複数の前記半導体チップを前記実装配線板に載置する工程Ａと、
    ベースフィルムの表面に貼付された複数の薄膜配線の表面にそれぞれ形成された複数の第２の接続端子を前記実装配線板および前記半導体チップの第１の接続端子にそれぞれ接続する工程Ｂと、
    前記工程Ｂの終了後に前記複数の薄膜配線から前記ベースフィルムを剥離する工程Ｃと
    を備えていることを特徴とする半導体装置の製造方法。
  2. 前記複数の半導体チップは、階段状に積層されており、
    前記複数の第１の接続端子は、前記複数の半導体チップを階段状に積層することにより露出した前記複数の半導体チップの表面に、それぞれ形成されている
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記工程Ｂにおいて、前記第１の接続端子および前記第２の接続端子の接続は、階段状に積層された前記複数の半導体チップの階段形状と同形状に形成された接続ヘッドの接触面を前記ベースフィルムの裏面側から前記複数の半導体チップの載置方向に押下して前記第１の接続端子および前記第２の接続端子を接合することにより、行なわれる
    ことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第１の接続端子または前記第２の接続端子のどちらか一方の接続端子は、軟質金属製バンプであり、
    他方の接続端子は、その形成面から起立する１個または２個以上の側壁部と、前記側壁部の側面から側方に膨張形成された膨張部とを有する立体パッドであって、
    前記第１の接続端子および前記第２の接続端子は、前記他方の接続端子の側壁部に囲まれてなる間隙に前記一方の接続端子が挿入された際に前記他方の接続端子の膨張部が前記一方の接続端子に食い込むことにより、相互に接合されている
    ことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記複数の側壁部は、前記一方の接続端子の対向断面よりも大きな領域内に散在している
    ことを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記複数の側壁部は、前記領域内に均等に散在している
    ことを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記第１の接続端子および前記第２の接続端子は、ＡｕバンプまたはＡｕパッドであって、それらを用いてＡｕ−Ａｕ接合されている
    ことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置の製造方法。
  8. 前記第１の接続端子または前記第２の接続端子のどちらか一方の接続端子は、半田バンプもしくは半田パッドまたは金属パッドの表面に設けられた半田ボールであり、その他方の接続端子は金属パッドであって、
    前記第１の接続端子および前記第２の接続端子は、前記一方の接続端子に用いた半田を溶融して半田接合されている
    ことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置の製造方法。
  9. 複数の第１の接続端子を表面に有する複数の半導体チップと、
    複数の第１の接続端子を表面に有しており、それぞれの前記複数の第１の接続端子が露出するように前記複数の半導体チップが載置される実装配線板と、
    複数の第２の接続端子を表面に有する複数の薄膜配線と、
    を備えており、
    前記複数の薄膜配線は、前記第１の接続端子を前記第２の接続端子に接続させることにより、前記実装配線板および前記複数の半導体チップを相互に接続させている
    ことを特徴とする半導体装置。
  10. 前記複数の半導体チップは、階段状に積層されており、
    前記複数の第１の接続端子は、前記複数の半導体チップを階段状に積層することにより露出した前記複数の半導体チップの表面に、それぞれ形成されている
    ことを特徴とする請求項９に記載の半導体装置。
  11. 前記薄膜配線は、階段状に積層された前記複数の半導体チップの階段形状と同形状に形成されており、
    前記第２の接続端子は、前記薄膜配線の表面における前記第１の接続端子との対向面に配設されている
    ことを特徴とする請求項９に記載の半導体装置。
  12. 前記第１の接続端子または前記第２の接続端子のどちらか一方の接続端子は、軟質金属製バンプであり、
    他方の接続端子は、その形成面から起立する１個または２個以上の側壁部と、前記側壁部の側面から側方に膨張形成された膨張部とを有する立体パッドであって、
    前記第１の接続端子および前記第２の接続端子は、前記他方の接続端子の側壁部に囲まれてなる間隙に前記一方の接続端子が挿入された際に前記他方の接続端子の膨張部が前記一方の接続端子に食い込むことにより、相互に接合されている
    ことを特徴とする請求項９から請求項１１のいずれか１項に記載の半導体装置。
  13. 前記複数の側壁部は、前記一方の接続端子の対向断面よりも大きな領域内に散在している
    ことを特徴とする請求項１２に記載の半導体装置。
  14. 前記複数の側壁部は、前記領域内に均等に散在している
    ことを特徴とする請求項１３に記載の半導体装置。
  15. 前記第１の接続端子および前記第２の接続端子は、ＡｕバンプまたはＡｕパッドであって、それらを用いてＡｕ−Ａｕ接合されている
    ことを特徴とする請求項９から請求項１１のいずれか１項に記載の半導体装置。
  16. 前記第１の接続端子または前記第２の接続端子のどちらか一方の接続端子は、半田バンプもしくは半田パッドまたは金属パッドの表面に設けられた半田ボールであり、その他方の接続端子は金属パッドであって、
    前記第１の接続端子および前記第２の接続端子は、前記一方の接続端子に用いた半田を溶融して半田接合されている
    ことを特徴とする請求項９から請求項１１のいずれか１項に記載の半導体装置。
JP2007325937A 2007-12-18 2007-12-18 半導体装置およびその製造方法 Withdrawn JP2011040418A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007325937A JP2011040418A (ja) 2007-12-18 2007-12-18 半導体装置およびその製造方法
PCT/JP2008/070318 WO2009078229A1 (ja) 2007-12-18 2008-11-07 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007325937A JP2011040418A (ja) 2007-12-18 2007-12-18 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2011040418A true JP2011040418A (ja) 2011-02-24

Family

ID=40795348

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007325937A Withdrawn JP2011040418A (ja) 2007-12-18 2007-12-18 半導体装置およびその製造方法

Country Status (2)

Country Link
JP (1) JP2011040418A (ja)
WO (1) WO2009078229A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016533640A (ja) * 2013-10-21 2016-10-27 オラクル・インターナショナル・コーポレイション スタック化されたダイの位置を制御するための技術

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02156546A (ja) * 1988-12-08 1990-06-15 Sumitomo Metal Ind Ltd 半導体装置の製造方法
JPH06310565A (ja) * 1993-04-20 1994-11-04 Fujitsu Ltd フリップチップボンディング方法
JP2004063569A (ja) * 2002-07-25 2004-02-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
WO2006028155A1 (ja) * 2004-09-08 2006-03-16 Nec Corporation モジュール型電子部品及び電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016533640A (ja) * 2013-10-21 2016-10-27 オラクル・インターナショナル・コーポレイション スタック化されたダイの位置を制御するための技術

Also Published As

Publication number Publication date
WO2009078229A1 (ja) 2009-06-25

Similar Documents

Publication Publication Date Title
JP2009506572A (ja) 相互接続構造を含むマイクロフィーチャ組立品およびそのような相互接続構造を形成するための方法
JP4980295B2 (ja) 配線基板の製造方法、及び半導体装置の製造方法
JP2010514217A (ja) チップ・コンデンサ組み込み型ｐｗｂ
JP5187714B2 (ja) 半導体チップの電極接続構造
JP2006210745A5 (ja)
JP2003243436A (ja) バンプの形成方法、バンプ付き半導体素子及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP5478890B2 (ja) 回路インターフェースのための電気的マイクロフィラメント
JP2005167244A (ja) 集積回路積層に用いられる薄いパッケージ
TW201117332A (en) Semiconductor chip assembly with post/base heat spreaderand substrate
JP2003243441A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005191053A5 (ja)
JP2009027068A (ja) 半導体装置
JP2002246418A5 (ja)
JP4920754B2 (ja) リードピン付き配線基板
KR100752672B1 (ko) 신뢰성 있는 범프 접속 구조를 갖는 인쇄 회로 기판 및 그제조방법, 및 이를 이용한 반도체 패키지
TWI249270B (en) Pin-grid-array electrical connector
JP2005079070A (ja) 基板間電極接合方法及び構造体
JP2011040418A (ja) 半導体装置およびその製造方法
JP2004153260A5 (ja)
JP4745185B2 (ja) 半導体回路モジュールの製造方法
JP2007188945A (ja) 半導体装置とそれを用いた電子部品モジュール
JP2007220873A (ja) 半導体装置及びその製造方法
JP2003224228A5 (ja)
JP6762871B2 (ja) 平坦化によってはんだパッド形態差を低減する方法
TWI404482B (zh) 電路板及其形成方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20110301