JP2016533535A - 配列基板及び液晶表示パネル - Google Patents
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Abstract
Description
図3〜図5を参照する。本発明の実施例1の配列基板は、複数本の第一走査線11と、複数本の第二走査線12と、複数本の第三走査線13と、複数本のデータ線14と、複数個の行列状に配列した画素ユニット15とからなる。配列基板には、更にコモン電圧の入力に用いられるコモン電極16が設けられる。各画素ユニット15は、1本の第一走査線11・1本の第二走査線12・1本の第三走査線13・データ線14と対応する。
図6を参照する。本発明の実施例2の配列基板において、第二制御回路252は、第六スイッチQ6からなる。第六スイッチQ6の制御端は、第三走査線23と接続され、第六スイッチQ6の第一端は、第二画素電極M2’と接続され、第六スイッチQ6の第二端は、コモン電極26と接続される。配列基板のその他の部分は、図5に示した構造の作用と同等であるため、ここで重複して述べることはしない。このうち、第六スイッチQ6は、薄膜トランジスタであるとともに、制御端は薄膜トランジスタのゲートに相当し、第一端は薄膜トランジスタのソースに相当し、第二端は薄膜トランジスタのドレインに相当する。本実施例の第六スイッチQ6も同様に、導通時間内において第二画素電極M2’の電圧を変化させることが出来る。
図7を参照する。本発明の実施例3における液晶表示パネルは、配列基板701と、カラーフィルタ基板702と、配列基板701とカラーフィルタ基板702の間に位置する液晶層703とからなる。このうち、配列基板701は、図3に示した配列基板である。このほか、本実施例の液晶表示パネルには、更に複数個の第一走査駆動器704と、一個の第二走査駆動器705と、複数個の第三走査駆動器706と、複数個のデータ駆動器707が設けられる。その他の実施例において、配列基板701は、上述した実施例の中のいずれかの配列基板であることが可能である。
1 薄膜トランジスタ
2 薄膜トランジスタ
3 薄膜トランジスタ
4 薄膜トランジスタ
5 電気容量
A サブ画素エリア
B サブ画素エリア
C サブ画素エリア
(本発明)
11 第一走査線
12 第二走査線
13 第三走査線
14 データ線
15 画素ユニット
151 第一制御回路
152 第二制御回路
16 コモン電極
21 第一走査線
22 第二走査線
23 第三走査線
24 データ線
25 画素ユニット
251 第一制御回路
252 第二制御回路
26 コモン電極
701 配列基板
702 カラーフィルタ基板
703 液晶層
704 第一走査駆動器
705 第二走査駆動器
706 第三走査駆動器
707 データ駆動器
C1 電気容量素子
M1 第一画素電極
M2 第二画素電極
M3 第三画素電極
M1’ 第一画素電極
M2’ 第二画素電極
M3’ 第三画素電極
Q1 第一スイッチ
Q2 第二スイッチ
Q3 第三スイッチ
Q4 第四スイッチ
Q5 第五スイッチ
Q6 第六スイッチ
Q1’ 第一スイッチ
Q2’ 第二スイッチ
Q3’ 第三スイッチ
Q4’ 第四スイッチ
Claims (20)
- 複数本の第一走査線と、複数本の第二走査線と、複数本の第三走査線と、複数本のデータ線と、複数個の行列状に配列した画素ユニットと、コモン電圧の入力に用いられるコモン電極とからなる、配列基板であって、
各前記画素ユニットは、1本の第一走査線・1本の第二走査線・1本の第三走査線・1本のデータ線と対応するとともに、
各前記画素ユニットは、第一画素電極・第二画素電極・第三画素電極と、それぞれ前記第一画素電極・第二画素電極・第三画素電極に作用する第一スイッチ・第二スイッチ・第三スイッチとからなり、
更に、各前記画素ユニットには、第一制御回路と第二制御回路が設けられ、
前記画素ユニットと対応する前記データ線は、それぞれ前記第一スイッチ・第二スイッチ・第三スイッチを通して、前記第一画素電極・第二画素電極・第三画素電極と接続されることで、データ信号を提供し、
前記第一スイッチ・第二スイッチ・第三スイッチは、前記画素ユニットと対応する前記第一走査線が第一走査信号を入力した時に導通し、
前記第一制御回路は、前記コモン電極と接続されるとともに、
前記第一制御回路は、前記画素ユニットと対応する前記第二走査線が第二走査信号を入力した時、前記画素ユニットの前記第一画素電極に作用し、
これにより、前記第一画素電極と前記コモン電極の間における電圧差がゼロになることで、前記第一画素電極が黒画面に対応した画像表示の状態となり、
前記第二制御回路は、前記コモン電極と接続されるとともに、
前記第二制御回路は、前記画素ユニットと対応する前記第三走査線が第三走査信号を入力した時、前記画素ユニットの前記第二画素電極に作用し、
これにより、前記第二画素電極の電圧が変化し、
更にこのうち、2D表示モードにおいて、
前記第一画素電極・第二画素電極・第三画素電極は、前記画素ユニットと対応する前記第一走査線と前記データ線の作用によって、2D画面に対応した画像表示の状態となり、
前記画素ユニットと対応する前記第二走査線が第四走査信号を入力した時、
前記第一制御回路によって、前記画素ユニットの前記第一画素電極は、2D画面に対応した画像表示の状態となるように制御され、
この後、前記画素ユニットと対応する前記第三走査線が第三走査信号を入力することで、前記第二制御回路が前記画素ユニットの第二画素電極に作用するように制御され、
前記第二画素電極の電圧は、前記第二制御回路の作用によって変化し、
これにより、前記画素ユニットの前記第二画素電極は、それぞれ前記第一画素電極及び第三画素電極との間に、ゼロではない電圧差を備えるようになり、
更にこのうち、3D表示モードにおいて、
前記画素ユニットと対応する前記第二走査線が第二走査信号を入力することで、前記第一制御回路が前記画素ユニットの前記第一画素電極に作用するように制御され、
前記第二画素電極と第三画素電極は、前記画素ユニットと対応する前記第一走査線とデータ線の作用によって、3D画面に対応した画像表示の状態となり、
前記第一画素電極は、前記第一制御回路の作用によって、黒画面に対応した画像表示の状態となり、
この後、前記画素ユニットと対応する前記第三走査線が第三走査信号を入力することで、前記第二制御回路が前記画素ユニットの前記第二画素電極に作用するように制御され、
前記第二画素電極の電圧は、前記第二制御回路の作用によって変化し、
これにより、前記画素ユニットの前記第二画素電極と第三画素電極の間には、ゼロではない電圧差が備わるようになることを特徴とする、配列基板。 - 更に、前記第一制御回路は、第四スイッチからなり、
前記第四スイッチは、制御端と、第一端と、第二端とからなるとともに、
前記第四スイッチの制御端は、前記画素ユニットと対応する前記第二走査線と接続され、
前記第四スイッチの第一端は、前記画素ユニットの第一画素電極と接続され、
前記第四スイッチの第二端は、前記コモン電極と接続され、
前記画素ユニットと対応する前記第二走査線が第二走査信号を入力した時、前記第四スイッチが導通することで、前記画素ユニットの前記第一画素電極と前記コモン電極が電気的に接続され、
且つ前記第四スイッチの導通時間内において、前記第一画素電極と前記コモン電極の間における電圧差は、ゼロになるように制御されることを特徴とする、請求項1に記載の配列基板。 - 更に、前記第二制御回路は、第五スイッチと、電気容量素子とからなり、
前記第五スイッチは、制御端と、第一端と、第二端とからなるとともに、
前記第五スイッチの制御端は、前記画素ユニットと対応する前記第三走査線と接続され、
前記第五スイッチの第一端は、前記画素ユニットの前記第二画素電極と接続され、
前記第五スイッチの第二端は、前記電気容量素子の一端と接続され、
前記電気容量素子の他端は、前記コモン電極と接続され、
前記画素ユニットと対応する前記第三走査線が第三走査信号を入力した時、前記第五スイッチが導通することで、前記画素ユニットの前記第二画素電極と前記電気容量素子が電気的に接続され、
これにより、第二画素電極の電圧は、前記電気容量素子を通して変化することを特徴とする、請求項1に記載の配列基板。 - 更に、前記電気容量素子は、前記第一走査線を形成する金属と、前記データ線を形成する金属によってなることを特徴とする、請求項3に記載の配列基板。
- 更に、前記第二制御回路は、第六スイッチからなり、
前記第六スイッチは、制御端と、第一端と、第二端とからなるとともに、
前記第六スイッチの制御端は、前記画素ユニットと対応する前記第三走査線と接続され、
前記第六スイッチの第一端は、前記画素ユニットの前記第二画素電極と接続され、
前記第六スイッチの第二端は、前記コモン電極と接続され、
前記画素ユニットと対応する前記第三走査線が第三走査信号を入力した時、前記第六スイッチが導通するとともに、
前記第六スイッチの導通時間内において、前記第二画素電極の電圧は変化することを特徴とする、請求項1に記載の配列基板。 - 更に、全ての前記第二走査線は、前記配列基板の周囲領域と電気的に接続されることを特徴とする、請求項1に記載の配列基板。
- 複数本の第一走査線と、複数本の第二走査線と、複数本の第三走査線と、複数本のデータ線と、複数個の行列状に配列した画素ユニットと、コモン電圧の入力に用いられるコモン電極とからなる、配列基板であって、
各前記画素ユニットは、1本の第一走査線・1本の第二走査線・1本の第三走査線・1本のデータ線と対応するとともに、
各前記画素ユニットは、第一画素電極・第二画素電極・第三画素電極と、それぞれ前記第一画素電極・第二画素電極・第三画素電極に作用する第一スイッチ・第二スイッチ・第三スイッチとからなり、
更に、各前記画素ユニットには、第一制御回路と第二制御回路が設けられ、
前記画素ユニットと対応する前記データ線は、それぞれ前記第一スイッチ・第二スイッチ・第三スイッチを通して、前記第一画素電極・第二画素電極・第三画素電極と接続されることで、データ信号を提供し、
前記第一スイッチ・第二スイッチ・第三スイッチは、前記画素ユニットと対応する前記第一走査線が第一走査信号を入力した時に導通し、
前記第一制御回路は、前記画素ユニットと対応する前記第二走査線が第二走査信号を入力した時、前記画素ユニットの前記第一画素電極に作用し、
これにより、前記第一画素電極が黒画面に対応した画像表示の状態となり、
前記第二制御回路は、前記画素ユニットと対応する前記第三走査線が第三走査信号を入力した時、前記画素ユニットの前記第二画素電極に作用し、
これにより、前記第二画素電極の電圧が変化し、
更にこのうち、2D表示モードにおいて、
前記第一画素電極・第二画素電極・第三画素電極は、前記画素ユニットと対応する前記第一走査線と前記データ線の作用によって、2D画面に対応した画像表示の状態となり、
前記画素ユニットと対応する前記第二走査線が第四走査信号を入力した時、
前記第一制御回路によって、前記画素ユニットの前記第一画素電極は、2D画面に対応した画像表示の状態となるように制御され、
この後、前記画素ユニットと対応する前記第三走査線が第三走査信号を入力することで、前記第二制御回路が前記画素ユニットの第二画素電極に作用するように制御され、
前記第二画素電極の電圧は、前記第二制御回路の作用によって変化し、
これにより、前記画素ユニットの前記第二画素電極は、それぞれ前記第一画素電極及び第三画素電極との間に、ゼロではない電圧差を備えるようになり、
更にこのうち、3D表示モードにおいて、
前記画素ユニットと対応する前記第二走査線が第二走査信号を入力することで、前記第一制御回路が前記画素ユニットの前記第一画素電極に作用するように制御され、
前記第二画素電極と第三画素電極は、前記画素ユニットと対応する前記第一走査線とデータ線の作用によって、3D画面に対応した画像表示の状態となり、
前記第一画素電極は、前記第一制御回路の作用によって、黒画面に対応した画像表示の状態となり、
この後、前記画素ユニットと対応する前記第三走査線が第三走査信号を入力することで、前記第二制御回路が前記画素ユニットの前記第二画素電極に作用するように制御され、
前記第二画素電極の電圧は、前記第二制御回路の作用によって変化し、
これにより、前記画素ユニットの前記第二画素電極と第三画素電極の間には、ゼロではない電圧差が備わるようになることを特徴とする、配列基板。 - 更に、前記第一制御回路は、前記コモン電極と接続され、
前記画素ユニットと対応する前記第二走査線が第二走査信号を入力した時、
前記第一制御回路によって、前記画素ユニットの前記第一画素電極と前記コモン電極の間における電圧差がゼロになるように制御され、
これにより、前記第一画素電極は、黒画面に対応した画像表示の状態となることを特徴とする、請求項7に記載の配列基板。 - 更に、前記第一制御回路は、第四スイッチからなり、
前記第四スイッチは、制御端と、第一端と、第二端とからなるとともに、
前記第四スイッチの制御端は、前記画素ユニットと対応する前記第二走査線と接続され、
前記第四スイッチの第一端は、前記画素ユニットの第一画素電極と接続され、
前記第四スイッチの第二端は、前記コモン電極と接続され、
前記画素ユニットと対応する前記第二走査線が第二走査信号を入力した時、前記第四スイッチが導通することで、前記画素ユニットの前記第一画素電極と前記コモン電極が電気的に接続され、
且つ前記第四スイッチの導通時間内において、前記第一画素電極と前記コモン電極の間における電圧差は、ゼロになるように制御されることを特徴とする、請求項8に記載の配列基板。 - 更に、前記第二制御回路は、前記コモン電極と接続され、
前記画素ユニットと対応する前記第三走査線が第三走査信号を入力した時、
前記第二制御回路によって、前記第二画素電極の電圧が変化することを特徴とする、請求項7に記載の配列基板。 - 更に、前記第二制御回路は、第五スイッチと、電気容量素子とからなり、
前記第五スイッチは、制御端と、第一端と、第二端とからなるとともに、
前記第五スイッチの制御端は、前記画素ユニットと対応する前記第三走査線と接続され、
前記第五スイッチの第一端は、前記画素ユニットの前記第二画素電極と接続され、
前記第五スイッチの第二端は、前記電気容量素子の一端と接続され、
前記電気容量素子の他端は、前記コモン電極と接続され、
前記画素ユニットと対応する前記第三走査線が第三走査信号を入力した時、前記第五スイッチが導通することで、前記画素ユニットの前記第二画素電極と前記電気容量素子が電気的に接続され、
これにより、第二画素電極の電圧は、前記電気容量素子を通して変化することを特徴とする、請求項10に記載の配列基板。 - 更に、前記電気容量素子は、前記第一走査線を形成する金属と、前記データ線を形成する金属によってなることを特徴とする、請求項11に記載の配列基板。
- 更に、前記第二制御回路は、第六スイッチからなり、
前記第六スイッチは、制御端と、第一端と、第二端とからなるとともに、
前記第六スイッチの制御端は、前記画素ユニットと対応する前記第三走査線と接続され、
前記第六スイッチの第一端は、前記画素ユニットの前記第二画素電極と接続され、
前記第六スイッチの第二端は、前記コモン電極と接続され、
前記画素ユニットと対応する前記第三走査線が第三走査信号を入力した時、前記第六スイッチが導通するとともに、
前記第六スイッチの導通時間内において、前記第二画素電極の電圧は変化することを特徴とする、請求項10に記載の配列基板。 - 更に、全ての前記第二走査線は、前記配列基板の周囲領域と電気的に接続されることを特徴とする、請求項7に記載の配列基板。
- 複数個の第一走査駆動器と、少なくとも一つの第二走査駆動器と、複数個の第三走査駆動器と、複数個のデータ駆動器と、配列基板と、カラーフィルタ基板と、前記配列基板とカラーフィルタ基板の間に位置する液晶層とからなる、液晶表示パネルであって、
前記配列基板は、複数本の第一走査線と、複数本の第二走査線と、複数本の第三走査線と、複数本のデータ線と、複数個の行列状に配列した画素ユニットと、コモン電圧の入力に用いられるコモン電極とからなるとともに、
各前記画素ユニットは、1本の第一走査線・1本の第二走査線・1本の第三走査線・1本のデータ線と対応し、
各前記第一走査駆動器は、1本の前記第一走査線と接続されるとともに、前記第一走査線に対して第一走査信号を入力し、
少なくとも一つの前記第二走査駆動器は、前記第二走査線と接続されるとともに、前記第二走査線に対して第二走査信号と第四走査信号を入力し、
各前記第三走査駆動器は、1本の前記第三走査線と接続されるとともに、前記第三走査線に対して第三走査信号を入力し、
各前記データ駆動器は、1本の前記データ線と接続されるとともに、前記データ線に対してデータ信号を入力し、
各前記画素ユニットは、第一画素電極・第二画素電極・第三画素電極と、それぞれ前記第一画素電極・第二画素電極・第三画素電極に作用する第一スイッチ・第二スイッチ・第三スイッチとからなり、
更に、各前記画素ユニットには、第一制御回路と第二制御回路が設けられ、
前記画素ユニットと対応する前記データ線は、それぞれ前記第一スイッチ・第二スイッチ・第三スイッチを通して、前記第一画素電極・第二画素電極・第三画素電極と接続されることで、データ信号を提供し、
前記第一スイッチ・第二スイッチ・第三スイッチは、前記画素ユニットと対応する前記第一走査線が第一走査信号を入力した時に導通し、
前記第一制御回路は、前記画素ユニットと対応する前記第二走査線が第二走査信号を入力した時、前記画素ユニットの前記第一画素電極に作用し、
これにより、前記第一画素電極が黒画面に対応した画像表示の状態となり、
前記第二制御回路は、前記画素ユニットと対応する前記第三走査線が第三走査信号を入力した時、前記画素ユニットの前記第二画素電極に作用し、
これにより、前記第二画素電極の電圧が変化し、
更にこのうち、2D表示モードにおいて、
前記第一画素電極・第二画素電極・第三画素電極は、前記画素ユニットと対応する前記第一走査線と前記データ線の作用によって、2D画面に対応した画像表示の状態となり、
前記画素ユニットと対応する前記第二走査線が第四走査信号を入力した時、
前記第一制御回路によって、前記画素ユニットの前記第一画素電極は、2D画面に対応した画像表示の状態となるように制御され、
この後、前記画素ユニットと対応する前記第三走査線が第三走査信号を入力することで、前記第二制御回路が前記画素ユニットの第二画素電極に作用するように制御され、
前記第二画素電極の電圧は、前記第二制御回路の作用によって変化し、
これにより、前記画素ユニットの前記第二画素電極は、それぞれ前記第一画素電極及び第三画素電極との間に、ゼロではない電圧差を備えるようになり、
更にこのうち、3D表示モードにおいて、
前記画素ユニットと対応する前記第二走査線が第二走査信号を入力することで、前記第一制御回路が前記画素ユニットの前記第一画素電極に作用するように制御され、
前記第二画素電極と第三画素電極は、前記画素ユニットと対応する前記第一走査線とデータ線の作用によって、3D画面に対応した画像表示の状態となり、
前記第一画素電極は、前記第一制御回路の作用によって、黒画面に対応した画像表示の状態となり、
この後、前記画素ユニットと対応する前記第三走査線が第三走査信号を入力することで、前記第二制御回路が前記画素ユニットの前記第二画素電極に作用するように制御され、
前記第二画素電極の電圧は、前記第二制御回路の作用によって変化し、
これにより、前記画素ユニットの前記第二画素電極と第三画素電極の間には、ゼロではない電圧差が備わるようになることを特徴とする、液晶表示パネル。 - 更に、前記第一制御回路は、前記コモン電極と接続され、
前記画素ユニットと対応する前記第二走査線が第二走査信号を入力した時、
前記第一制御回路によって、前記画素ユニットの前記第一画素電極と前記コモン電極の間における電圧差がゼロになるように制御され、
これにより、前記第一画素電極は、黒画面に対応した画像表示の状態となることを特徴とする、請求項15に記載の液晶表示パネル。 - 更に、前記第一制御回路は、第四スイッチからなり、
前記第四スイッチは、制御端と、第一端と、第二端とからなるとともに、
前記第四スイッチの制御端は、前記画素ユニットと対応する前記第二走査線と接続され、
前記第四スイッチの第一端は、前記画素ユニットの第一画素電極と接続され、
前記第四スイッチの第二端は、前記コモン電極と接続され、
前記画素ユニットと対応する前記第二走査線が第二走査信号を入力した時、前記第四スイッチが導通することで、前記画素ユニットの前記第一画素電極と前記コモン電極が電気的に接続され、
且つ前記第四スイッチの導通時間内において、前記第一画素電極と前記コモン電極の間における電圧差は、ゼロになるように制御されることを特徴とする、請求項16に記載の液晶表示パネル。 - 更に、前記第二制御回路は、前記コモン電極と接続され、
前記画素ユニットと対応する前記第三走査線が第三走査信号を入力した時、
前記第二制御回路によって、前記第二画素電極の電圧が変化することを特徴とする、請求項15に記載の液晶表示パネル。 - 更に、前記第二制御回路は、第五スイッチと、電気容量素子とからなり、
前記第五スイッチは、制御端と、第一端と、第二端とからなるとともに、
前記第五スイッチの制御端は、前記画素ユニットと対応する前記第三走査線と接続され、
前記第五スイッチの第一端は、前記画素ユニットの前記第二画素電極と接続され、
前記第五スイッチの第二端は、前記電気容量素子の一端と接続され、
前記電気容量素子の他端は、前記コモン電極と接続され、
前記画素ユニットと対応する前記第三走査線が第三走査信号を入力した時、前記第五スイッチが導通することで、前記画素ユニットの前記第二画素電極と前記電気容量素子が電気的に接続され、
これにより、第二画素電極の電圧は、前記電気容量素子を通して変化することを特徴とする、請求項18に記載の液晶表示パネル。 - 更に、全ての前記第二走査線は、前記配列基板の周囲領域と電気的に接続されることを特徴とする、請求項15に記載の液晶表示パネル。
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