JP2016525301A5 - - Google Patents

Description

[0065] 本開示の先の説明は、当業者が本開示を実行又は使用することを可能にするために提供される。本開示に対する様々な修正は当業者には容易に明らかとなり、本明細書で定義された包括的な原理は、本開示の精神又は範囲から逸脱することなく、他の変形に適用され得る。このように、本開示は、本明細書で説明された例及び設計に限られることを意図せず、本明細書に開示された原理及び新しい特徴に合致する最も広い範囲が与えられるべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
装置であって、
フィードバックループ中で結合されており、第１の周波数のクロック信号を受け、第２の周波数の少なくとも１つの分周信号を供給するように構成された少なくとも１つの分周回路（６１０ａ、６１０ｋ）、ここで、前記第２の周波数は、前記第１の周波数の分数である、と、
前記フィードバックループ内で前記少なくとも１つの分周回路に結合されており、前記少なくとも１つの分周信号のデューティサイクルを調整し、少なくとも１つのデューティサイクル調整信号を前記少なくとも１つの分周回路に供給するように構成された少なくとも１つのデューティサイクル調整回路（６２０ａ、６２０ｋ）と
を備える装置。
［Ｃ２］
前記少なくとも１つの分周回路は、
前記クロック信号を受け、第１の分周信号を供給するように構成された第１のラッチ（３１０ａ）と、
前記クロック信号を受け、第２の分周信号を供給するように構成された第２のラッチ（３１０ｂ）と
を備える、Ｃ１に記載の装置。
［Ｃ３］
前記少なくとも１つのデューティサイクル調整回路は、
前記第１のラッチから前記第１の分周信号を受け、第１のデューティサイクル調整信号を前記第２のラッチに供給するように構成された第１のデューティサイクル調整回路（３２０ａ）と、
前記第２のラッチから前記第２の分周信号を受け、第２のデューティサイクル調整信号を前記第１のラッチに供給するように構成された第２のデューティサイクル調整回路（３２０ｂ）と
を備える、Ｃ２に記載の装置。
［Ｃ４］
前記第１のデューティサイクル調整回路は、
調整可能なバイアス電流を受け、前記調整可能なバイアス電流に基づいて決定された調整可能なデューティサイクルを有する前記第１のデューティサイクル調整信号を供給するように構成されたインバータ（４３４）
を備える、Ｃ３に記載の装置。
［Ｃ５］
前記第１のデューティサイクル調整回路は、
デューティサイクル制御信号を受け、前記インバータに前記調整可能なバイアス電流を供給するように構成されたデューティサイクルコントローラ（４３６）
を更に備える、Ｃ４に記載の装置。
［Ｃ６］
前記デューティサイクルコントローラは、
前記デューティサイクル制御信号を受け、少なくとも１つの制御信号を供給するように構成されたルックアップテーブル（５３２）と、
前記少なくとも１つの制御信号を受け、前記インバータに前記調整可能なバイアス電流を供給するように構成されたバイアス電流生成器（５３４）と
を備える、Ｃ５に記載の装置。
［Ｃ７］
前記第１のラッチは、更に、前記第２のデューティサイクル調整信号を受け、前記第１の分周信号を供給するように構成される、Ｃ３に記載の装置。
［Ｃ８］
前記第１のラッチは、更に、前記第２のラッチから前記第２の分周信号を受け、前記第１の分周信号を供給するように構成される、Ｃ７に記載の装置。
［Ｃ９］
前記第１のラッチ及び前記第２のラッチ並びに前記第１のデューティサイクル調整回路及び前記第２のデューティサイクル調整回路は、２分周を行うように構成され、前記第２の周波数は、前記第１の周波数の２分の１である、Ｃ３に記載の装置。
［Ｃ１０］
前記第１の分周信号は、同相の分周信号を備え、前記第２の分周信号は、直交の分周信号を備える、Ｃ３に記載の装置。
［Ｃ１１］
分周信号を生成する方法であって、
フィードバックループ中で結合された少なくとも１つの分周回路で少なくとも１つの分周信号を生成すること（７１２）、ここで、前記少なくとも１つの分周回路は、第１の周波数のクロック信号を受け、第２の周波数の前記少なくとも１つの分周信号を供給し、前記第２の周波数は、前記第１の周波数の分数である、と、
前記フィードバックループ内で前記少なくとも１つの分周回路に結合された少なくとも１つのデューティサイクル調整回路で前記少なくとも１つの分周信号のデューティサイクルを調整することによって、少なくとも１つのデューティサイクル調整信号を生成すること（７１４）と
を備える方法。
［Ｃ１２］
前記少なくとも１つの分周回路は、第１のラッチ及び第２のラッチを備え、前記少なくとも１つの分周信号を前記生成することは、
前記第１のラッチで第１の分周信号を生成することと、
前記第２のラッチで第２の分周信号を生成することと
を備える、Ｃ１１に記載の方法。
［Ｃ１３］
前記少なくとも１つのデューティサイクル調整回路は、第１のデューティサイクル調整回路及び第２のデューティサイクル調整回路を備え、前記少なくとも１つのデューティサイクル調整信号を前記生成することは、
前記第１のデューティサイクル調整回路で第１のデューティサイクル調整信号を生成することと、
前記第２のデューティサイクル調整回路で第２のデューティサイクル調整信号を生成することと
を備える、Ｃ１２に記載の方法。
［Ｃ１４］
前記第１のデューティサイクル調整回路は、インバータを備え、前記第１のデューティサイクル調整信号を前記生成することは、
前記インバータの調整可能なバイアス電流に基づいて決定された調整可能なデューティサイクルを有する前記第１のデューティサイクル調整信号を生成すること
を備える、Ｃ１３に記載の方法。
［Ｃ１５］
デューティサイクル制御信号に基づいて前記インバータのための前記調整可能なバイアス電流を生成すること
を更に備える、Ｃ１４に記載の方法。
［Ｃ１６］
デューティサイクル制御信号に基づいて少なくとも１つの制御信号を生成することと、
前記少なくとも１つの制御信号に基づいて前記インバータのための前記調整可能なバイアス電流を生成すること
を更に備える、Ｃ１４に記載の方法。
［Ｃ１７］
装置であって、
第１の周波数のクロック信号を受け、前記クロック信号に基づいて第２の周波数の少なくとも１つの分周信号を生成するための手段、ここで、前記第２の周波数は、前記第１の周波数のフラクションである、と、
前記少なくとも１つの分周信号のデューティサイクルを調整することによって少なくとも１つのデューティサイクル調整信号を生成するための手段、ここで、前記少なくとも１つの分周信号を生成するための前記手段及び前記少なくとも１つのデューティサイクル調整信号を生成するための前記手段は、フィードバックループ中で結合される、と
を備える装置。
［Ｃ１８］
前記少なくとも１つの分周信号を生成するための前記手段は、
第１の分周信号を生成するように構成された第１のラッチする手段と、
第２の分周信号を生成するように構成された第２のラッチする手段と
を備える、Ｃ１７に記載の装置。
［Ｃ１９］
前記少なくとも１つのデューティサイクル調整信号を生成するための前記手段は、
第１のデューティサイクル調整信号を生成するように構成された第１のデューティサイクル調整手段と、
第２のデューティサイクル調整信号を生成するように構成された第２のデューティサイクル調整手段と
を備える、Ｃ１８に記載の装置。
［Ｃ２０］
前記第１のデューティサイクル調整手段は、調整可能なバイアス電流に基づいて決定される調整可能なデューティサイクルを有する前記第１のデューティサイクル調整信号を生成するように構成される、Ｃ１９に記載の装置。
［Ｃ２１］
デューティサイクル制御信号に基づいて前記調整可能なバイアス電流を生成するための手段
を更に備える、Ｃ２０に記載の装置。
［Ｃ２２］
非一時的コンピュータ可読媒体を備えたコンピュータプログラム製品であって、前記非一時的コンピュータ可読媒体は、
フィードバックループ中で結合された少なくとも１つの分周回路で少なくとも１つの分周信号の生成を指揮することを少なくとも１つのプロセッサに行わせるコード、ここで、前記少なくとも１つの分周回路は、第１の周波数のクロック信号を受け、第２の周波数の前記少なくとも１つの分周信号を供給し、前記第２の周波数は、前記第１の周波数のフラクションである、と、
前記フィードバックループ内で前記少なくとも１つの分周回路に結合された少なくとも１つのデューティサイクル調整回路で前記少なくとも１つの分周信号のデューティサイクルを調整することによって、少なくとも１つのデューティサイクル調整信号の生成を指揮することを前記少なくとも１つのプロセッサに行わせるコード、と
を備える、コンピュータプログラム製品。

Claims (10)

1. 装置であって、
   フィードバックループ中で結合されており、第１の周波数のクロック信号を受け、第２の周波数の少なくとも１つの分周信号を供給するように構成された少なくとも１つの分周回路、ここで、前記第２の周波数は、前記第１の周波数の分数である、と、
   前記フィードバックループ内で前記少なくとも１つの分周回路に結合されており、前記少なくとも１つの分周信号のデューティサイクルを調整し、少なくとも１つのデューティサイクル調整信号を前記少なくとも１つの分周回路に供給するように構成された少なくとも１つのデューティサイクル調整回路と
   を備え、
   前記少なくとも１つの分周回路は、
   前記クロック信号を受け、第１の分周信号を供給するように構成された第１のラッチと、
   前記クロック信号を受け、第２の分周信号を供給するように構成された第２のラッチと
   を備え、
   前記少なくとも１つのデューティサイクル調整回路は、
   前記第１のラッチから前記第１の分周信号を受け、第１のデューティサイクル調整信号を前記第２のラッチに供給するように構成された第１のデューティサイクル調整回路と、
   前記第２のラッチから前記第２の分周信号を受け、第２のデューティサイクル調整信号を前記第１のラッチに供給するように構成された第２のデューティサイクル調整回路と
   を備え、
   前記第１のデューティサイクル調整回路は、
   調整可能なバイアス電流を受け、前記調整可能なバイアス電流に基づいて決定された調整可能なデューティサイクルを有する前記第１のデューティサイクル調整信号を供給するように構成されたインバータ
   を備える、装置。
2. 前記第１のデューティサイクル調整回路は、
   デューティサイクル制御信号を受け、前記インバータに前記調整可能なバイアス電流を供給するように構成されたデューティサイクルコントローラ
   を更に備える、請求項１に記載の装置。
3. 前記デューティサイクルコントローラは、
   前記デューティサイクル制御信号を受け、少なくとも１つの制御信号を供給するように構成されたルックアップテーブルと、
   前記少なくとも１つの制御信号を受け、前記インバータに前記調整可能なバイアス電流を供給するように構成されたバイアス電流生成器と
   を備える、請求項２に記載の装置。
4. 前記第１のラッチは、更に、前記第２のデューティサイクル調整信号を受け、前記第１の分周信号を供給するように構成される、請求項１に記載の装置。
5. 前記第１のラッチ及び前記第２のラッチ並びに前記第１のデューティサイクル調整回路及び前記第２のデューティサイクル調整回路は、２分周を行うように構成され、前記第２の周波数は、前記第１の周波数の２分の１である、請求項１に記載の装置。
6. 前記第１の分周信号は、同相の分周信号を備え、前記第２の分周信号は、直交の分周信号を備える、請求項１に記載の装置。
7. 分周信号を生成する方法であって、
   フィードバックループ中で結合された少なくとも１つの分周回路が、少なくとも１つの分周信号を生成すること、ここで、前記少なくとも１つの分周回路は、第１の周波数のクロック信号を受け、第２の周波数の前記少なくとも１つの分周信号を供給し、前記第２の周波数は、前記第１の周波数の分数である、と、
   前記フィードバックループ内で前記少なくとも１つの分周回路に結合された少なくとも１つのデューティサイクル調整回路が、前記少なくとも１つの分周信号のデューティサイクルを調整することによって、少なくとも１つのデューティサイクル調整信号を生成することと
   を備え、
   前記少なくとも１つの分周回路は、第１のラッチ及び第２のラッチを備え、前記少なくとも１つの分周信号を前記生成することは、
   前記第１のラッチが第１の分周信号を生成することと、
   前記第２のラッチが第２の分周信号を生成することと
   を備え、
   前記少なくとも１つのデューティサイクル調整回路は、第１のデューティサイクル調整回路及び第２のデューティサイクル調整回路を備え、前記少なくとも１つのデューティサイクル調整信号を前記生成することは、
   前記第１のデューティサイクル調整回路が第１のデューティサイクル調整信号を生成することと、
   前記第２のデューティサイクル調整回路が第２のデューティサイクル調整信号を生成することと
   を備え、
   前記第１のデューティサイクル調整回路は、インバータを備え、前記第１のデューティサイクル調整信号を前記生成することは、
   前記インバータの調整可能なバイアス電流に基づいて決定された調整可能なデューティサイクルを有する前記第１のデューティサイクル調整信号を生成すること
   を備える、方法。
8. デューティサイクル制御信号に基づいて前記インバータのための前記調整可能なバイアス電流を生成すること
   を更に備える、請求項７に記載の方法。
9. デューティサイクル制御信号に基づいて少なくとも１つの制御信号を生成することと、
   前記少なくとも１つの制御信号に基づいて前記インバータのための前記調整可能なバイアス電流を生成すること
   を更に備える、請求項７に記載の方法。
10. コンピュータ可読記憶媒体であって、請求項７−９のうちの何れか一項に記載の方法を実行することを少なくとも１つのプロセッサに行わせるためのコードを記憶する、コンピュータ可読記憶媒体。