JP2016518104A - ハーフブリッジ回路の制御装置 - Google Patents

Abstract

電気的負荷のための制御装置は、電気的負荷のための出力端を第１の電位に接続する第１の切換回路と、当該出力端を第２の電位に接続する第２の切換回路と、第１の切換回路及び第２の切換回路を駆動制御する制御回路と、第１の切換回路の切換状態に依存して第１の信号を形成する第１の走査回路と、第２の切換回路の切換状態に依存して第２の信号を形成する第２の走査回路と、比較回路とを含む。

Description

本発明は、ハーフブリッジ回路の制御装置に関する。特に、本発明は、ハーフブリッジ回路によって負荷を制御する制御装置に関する。

従来技術
電気的負荷は、電気的負荷を正の電位に接続する第１の切換回路と、電気的負荷を負の電位に接続する第２の切換回路とを含むハーフブリッジ回路によって駆動制御される。この場合、電気的負荷の第２の端子は、通常、予め定められた電位、特にアースに置かれるか、又は、別のハーフブリッジ回路によって、例えば対応する逆極性の形式で駆動制御される。ただし、電気的負荷のなかには、例えばブラシレス直流モータもしくは多相交流モータなどのように、さらなるハーフブリッジ回路を要するものもある。

このために、制御装置は、２つの切換回路のうちつねに一方のみが電気的負荷をそれぞれ所望の電位に接続する駆動を行うように構成されている。ただし、例えば製造誤差又は切換回路への温度影響のために、一方の切換回路の駆動からこの切換回路による電流の導通が可能となるまでのレイテンシ時間にばらつきが生じる。このため、ハーフブリッジ回路によって電気的負荷に供給される電圧の時間平均値も、予め定められた電圧から偏差する。言い換えれば、電気的負荷を通る電流は予め定められたオフセットを有する。特に電気的負荷が誘導性負荷もしくは容量性負荷を含む場合、こうしたオフセットは大きな損失をもたらし、切換回路もしくは電気的負荷への負担を大きくする。

したがって、本発明の課題は、ハーフブリッジ回路の制御を改善できる、電気的負荷用の制御装置を提供することである。この課題は独立請求項に記載された特徴を有する制御装置によって解決される。各従属請求項には本発明の好ましい実施形態が記載されている。

発明の開示
本発明の電気的負荷のための制御装置は、
・電気的負荷のための出力端を第１の電位に接続する第１の切換回路と、
・電気的負荷のための出力端を第２の電位に接続する第２の切換回路と、
・第１の切換回路及び第２の切換回路を駆動制御する制御回路と、
・第１の切換回路の切換状態に依存して第１の信号を形成する第１の走査回路と、
・第２の切換回路の切換状態に依存して第２の信号を形成する第２の走査回路と、
・決定された第１の信号及び第２の信号に基づいて、第１の切換回路及び第２の切換回路の切換時間の差を求める比較回路と
を含む。

このようにすれば、ハーフブリッジ回路の各切換回路の実際のスイッチオン時間の差を簡単かつ正確に求めることができる。これにより、接続された電気的負荷における電流のオフセットを早期にかつ正確に求めることができる。障害を回避するために、相応の対抗措置を容易に導入可能である。

切換回路は、基本的には、制御可能なスイッチであればどのような形態のものでも含むことができ、例えば、バイポーラトランジスタ、特にアイソレーテッドゲートバイポーラトランジスタＩＧＢＴなどの半導体スイッチであってよい。好ましくは、いずれか一方の切換回路は電界効果トランジスタを含み、これに対応する走査回路は、電界効果トランジスタのゲート端子とソース端子との間の電圧が所定の閾値を下回った場合に、閉成の切換状態を求めるように構成される。

検出は比較回路によって簡単かつ正確に行うことができる。こうした処理方式は、例えば切換回路を通って流れる電流を電流測定によって求めるケースよりも、簡単かつ低コストに実行可能である。比較回路は、半導体技術によってハーフブリッジ回路もしくは制御回路もしくはこれら双方とともに集積可能であるので、製造コストも低減できる。

第１の実施形態では、比較回路はアナログ式に構成される。このために、比較回路は、所定の信号に基づいて所定の電圧を形成するように構成された、積分型の比較器を含む。予め定められた電圧からの当該比較回路の電圧の差が、スイッチオン時間の差を表す尺度量となる。このために、信号は、それぞれ異なる符号で、所定の時間にわたって積分される。つまり、信号が同じ長さを有する場合、切換回路のスイッチオン時間は等しいことになり、第１の信号より前に形成された電圧は第２の信号より後に形成された電圧の値に等しい。言い換えれば、積分型の比較回路の出力端の電圧は、所定の時間の平均で見て変化しない。

第２の実施形態では、比較回路はディジタル式に構成される。当該比較回路は、第１の信号の期間中のクロック信号をカウントアップし、第２の信号の期間中のクロック信号をカウントダウンするように構成された、又は、これとは逆に、第１の信号の期間中のクロック信号をカウントダウンし、第２の信号の期間中のクロック信号をカウントアップするように構成されたディジタルカウンタを含む。この場合、予め定められたステータスからのカウンタステータスの差がスイッチオン時間の差を表す尺度量となる。ここでも、カウンタステータスが所定の時間にわたって変化しない場合、切換回路のスイッチオン時間は等しいことになる。２つの切換回路が同時には駆動されないことがハーフブリッジ回路において別に保証されるので、第１の信号と第２の信号とが同時に印加されるというコンフリクトのおそれを排除できる。

一実施形態では、切換回路は周期的に駆動され、各期間で第１の切換回路の駆動と第２の切換回路の駆動とが行われる。上述した２つの実施形態による信号の比較は、複数の期間にわたって行われる。これにより、スイッチオン時間の最小差も正確に検出できる。なお、一方向もしくは他方向でのスイッチオン時間のまばらな差は、複数の期間を通した観察によって平均することができる。

好ましくは、切換回路は、Ｈ型ブリッジ回路のブリッジ分岐に含まれる。こうした回路は、例えば、モータ、特にはブラシレスモータを駆動する積分制御装置において用いられる。好ましい実施形態では、制御装置は、スイッチオン時間の差が最小化されるように回路を駆動すべく構成される。

制御回路は、第１の切換回路及び第２の切換回路の双方とも駆動されない無駄時間を最小化するように構成される。特に、出力端に電気モータなどの誘導性負荷が接続される適用分野では、負荷の誘導成分が、切換回路のダイオード機能部に、誘導によって、連続した電流の流れを強制的に生じさせる場合、一方の切換回路のオフから他方の切換回路のオンまでの時間が大きな損失電力を発生させる。駆動装置として電界効果トランジスタ、特にＭＯＳＦＥＴが使用される場合、トランジスタが阻止動作したとき、順方向とは逆に電流が流れうる。無駄時間を最小化するために切換回路の駆動がダイナミックに適合化される場合、スイッチオン時間の非対称性が発生したり、又は、適合化によってさらに増大したりすることがある。スイッチオン時間の差を考慮することにより、負荷における上述した電流のオフセットのおそれなく、無駄時間の最小化が行われる。

本発明を添付図に即して詳細に説明する。

電気的負荷のための制御装置の回路図である。 図１の制御装置の比較回路の第１の実施形態を示す図である。 図１の制御装置の比較回路の第２の実施形態を示す図である。 図１の制御装置の制御フローを示す図である。

実施形態の詳細な説明
図１には、電気的負荷１０５のための制御装置１００が示されている。電気的負荷１０５は第１の端子１１０と第２の端子１１５とを含み、これらの端子間を電流が流れることができる。制御装置１００は、制御回路１２５と、第１の切換回路１３０と、第２の切換回路１３５と、第１の走査回路１４０と、第２の走査回路１４５と、比較回路１５０とを含む。

切換回路１３０，１３５は協働してハーフブリッジ回路１５５を形成している。第１の切換回路１３０は、出力端１２０に第１の電位１６０からの電流を生じさせる制御のために、また、第２の切換回路１３５は、出力端１２０に第２の電位１６５からの電流を生じさせる制御のために、構成されている。図示の実施形態では、電気的負荷１０５の第１の端子１１０は、出力端１２０に接続されている。電気的負荷１０５の第２の端子１１５は、予め定められた、好ましくは電位１６０と電位１６５との間の電圧に接続されるか、又は、例えば、ハーフブリッジ回路１５５に対応するように構成され、特には反平行に駆動される別のハーフブリッジ回路１５５に接続される。これにより、電気的負荷１０５に対し、一方もしくは他方の方向で電流を流れさせることができる。

切換回路１３０，１３５は、図示の実施形態では、ＭＯＳＦＥＴとして構成されているが、駆動制御可能な他のトランジスタもしくはスイッチも使用可能である。特に、切換回路１３０，１３５は、Ｎチャネルスイッチとして構成され、第１の切換回路１３０はドレイン回路として、第２の切換回路１３５はソース回路として構成される。こうした配置はコストの点で有利であるが、同じ形式の切換回路１３０，１３５を用いる場合であって、２つの切換回路に異なる切換特性、特にはそれぞれ異なるレイテンシ時間を定めてもよい。制御回路１２５は、駆動制御のために切換回路１３０，１３５に接続される。

走査回路１４０，１４５は、それぞれ１つずつ、比較器１７０と電圧源１７５とを含む。第１の走査回路１４０は、第１の切換回路１３０のゲート端子とソース端子との間の電圧が対応する電圧源１７５の電圧を下回って低下する場合に、正の第１の信号を出力する。第２の走査回路１４５は、第２の切換回路１３５のゲート端子とドレイン端子との間の電圧が対応する電圧源１７５の電圧を下回って低下する場合に、正の第２の信号を出力する。この場合、図示の実施形態では、それぞれ対応する切換回路１３０，１３５が閉成の切換状態にあり、２つの信号とも正である。ただし、極性は変更可能であり、切換回路１３０，１３５がそれぞれ導通状態にある場合に負の信号が形成されてもよい。

走査回路１４０，１４５の信号は、第１の信号及び第２の信号の長さの差に基づいて、切換回路１３０，１３５のそれぞれ異なるスイッチオン時間の長さを求めるように構成された比較回路１５０に供給される。この算出の結果は、好ましくは制御回路１２５へ供給される。制御回路１２５は、求められた差をできるかぎり小さくするために、形成された制御信号を切換回路１３０，１３５に適合させるように構成されている。

さらに、制御回路１２５は、第１の切換回路１３０も第２の切換回路１３５も閉成の切換状態にない無駄時間を最小化するように構成される。この最小化は、特には、切換回路１３０，１３５を例えばパルス幅変調ＰＷＭによって周期的に駆動する際に適用される。

図２には、図１の制御装置１００用の比較回路１５０の第１のディジタル形態が示されている。図示されている比較回路１５０は、クロック発生器２１０の好ましくは均等なクロック信号をカウントアップもしくはカウントダウンするように構成されたディジタルカウンタ２０５を含む。第１の制御入力側２１５に相応の信号が印加される場合、クロック発生器２１０のクロック信号はカウントアップされ、第２の制御入力側２２０に信号が印加される場合、クロック信号はカウントダウンされる。計数方向は交換可能である。制御入力側２１５，２２０は、形成された第１の信号及び第２の信号を記録するために、走査回路１４０，１４５の出力端に接続される。形成された信号は切換回路１３０，１３５のスイッチオン時間に対応する。第１の電位１６０と第２の電位１６５との間の短絡を阻止するために、２つの切換回路１３０，１３５の双方が閉成の切換状態で存在することは許されないので、制御入力側２１５，２２０の２つの信号は同時にアクティブにはならない。したがって、カウントアップとカウントダウンとが同時にカウンタ２０５に存在するというコンフリクトは発生しない。

カウンタ２０５は、出力端２２５に、そのカウンタステータスを形成する。出力端２２５は、好ましくは、図１の制御装置１００の制御回路１２５に接続されている。簡単な実施形態では、出力端２２５に対して、カウンタ２０５のカウンタステータスが所定の値を有するか否かが報知される。詳細には、カウンタステータスが予め定められた値を中心とした領域内にあるか否かが報知される。所定のカウンタステータスは、例えば、リセット入力側２３０の信号によってセットされ、特にゼロの値を取る。リセット入力側２３０は、特には、制御回路１２５によって制御されるか、又は、切換回路１３０，１３５のいずれかの制御信号からリセット信号が導出されて、所定の周期からそれぞれの切換時間を求めることができる。カウンタステータスのセット後、例えば、まず第１の切換回路１３０が所定の時間にわたって駆動され、その後で第２の切換回路１３５が所定の時間にわたって駆動されて、ディジタルカウンタ２０５がまずステップ数をカウントアップし、ついでステップ数をカウントダウンする。切換回路１３０，１３５の双方が同じ長さの期間だけ閉成された場合、カウンタ２０５の実際のカウンタステータスは最初にセットされたカウンタステータスに一致する。そうでない場合には、切換回路１３０，１３５のスイッチオン時間の長さは等しくなかったことになる。

図示の好ましい実施形態では、こうした算出の結果が絶対カウンタステータスとして出力端２２５に形成されることにより、所定のカウンタステータスからの偏差を制御回路１２５の側で求めることができる。切換回路１３０，１３５は、通常、交互かつ周期的に駆動される。この場合、カウンタ２０５の、所定のカウンタステータスへのリセットは、１周期後もしくは数周期後に行うことができる。

図３には、図１の制御装置１００の比較回路１５０の第２のアナログ形態が示されている。この比較回路１５０は、図２の形態のものに代えて、制御装置１００において使用可能である。制御入力側２１５，２２０及び出力端２２５は、リセット入力側２３０の省略された図２の形態から引き継がれている。図示の比較回路１５０は、増幅器３０５を中心とした積分型の比較回路として構成される。複数の抵抗３１０によって制御された状態で、第１のコンデンサ３１５では、第１の制御入力側２１５の第１の信号に依存する電圧が所定の時間にわたって積分される。同様に、第２のコンデンサ３２０では、第２の制御入力側２２０の信号が所定の時間にわたって積分される。この場合、第１の信号の積分は正で、第２の信号の積分は負で行われ、ここでは、信号を逆の符号に割り当てて使用することもできる。比較回路１５０の出力端２２５には、切換回路１３０，１３５のスイッチオン時間の所定の値からの差を表す電圧が形成される。この場合、所定の値は、図２の形態のカウンタ２０５の所定のカウンタステータスに対応する。

図４には、図１の制御装置１００でのフローが示されている。ここで、水平方向には時間、垂直方向には値もしくは信号が示されている。第１の信号４０５は、図１の第１の走査回路１４０によって形成される信号であり、図２，図３の実施形態のそれぞれ異なる比較回路１５０の第１の制御入力側２１５に印加される。第２の信号４１０は、対応する形式で第２の走査回路１４５によって形成される信号であり、比較回路１５０の第２の制御入力側２２０に印加される。比較信号４１５は、図２のディジタル形態の比較回路１５０では、ディジタルカウンタ２０５のカウンタステータスを表し、図３のアナログ形態の比較回路１５０では増幅器３０５の出力端２２５の電圧に対応する。

時点ｔ０では、２つの信号４０５，４１０とも不活性である。よって、対応する切換回路１３０，１３５は閉成されておらず、比較信号４１５は所定のステータス４２０を取る。当該ステータス４２０は特にはゼロ点として定義される。

時点ｔ１では、第１の切換回路１３０が駆動され、比較信号４１５が所定の時間にわたって線形に増大する。時点ｔ２では、第１の信号４０５が再び不活性化される。時点ｔ３までは、信号４０５もしくは信号４１０のいずれもアクティブでない無駄時間が経過している。この無駄時間中、比較信号４１５は時点ｔ２で取った値にとどまる。

時点ｔ３で第２の信号が活性化された後、比較信号４１５は、最初に時点ｔ１から時点ｔ２までの間に増大したのと同じ速度で低下する。この実施形態では、時点ｔ４で、比較信号４１５がステータス４２０に達する。第２の信号４１０ではより長く、時点ｔ５にいたるまでアクティブな状態にとどまり、比較信号４１５が再び実際値に保持された後で不活性化される。比較信号４１５の時点ｔ５以降の値はステータス４２０よりも小さく、このことは、第２の信号４１０が第１の信号４０５よりも長いことを意味する。逆のケースで、第１の信号４０５が第２の信号４１０よりも長い場合、２つの信号４０５，４１０が再び不活性化されれば、比較信号４１５の時点ｔ５以降の値はステータス４２０を上回る。２つのケースとも、比較信号４１５からステータス４２０までの距離の大きさが、それぞれ、信号４０５，４１０の期間の差のパラメータの尺度量となる。

Claims (10)

1. 電気的負荷（１０５）のための制御装置（１００）であって、
   前記制御装置（１００）は、
   ・前記電気的負荷（１０５）のための出力端（１２０）を第１の電位（１６０）に接続する第１の切換回路（１３０）と、
   ・前記電気的負荷（１０５）のための出力端（１２０）を第２の電位（１６５）に接続する第２の切換回路（１３５）と、
   ・前記第１の切換回路及び前記第２の切換回路（１３０，１３５）を駆動制御する制御回路（１２５）と、
   ・前記第１の切換回路（１３０）の切換状態に依存して第１の信号（４１０）を形成する第１の走査回路（１４０）と、
   ・前記第２の切換回路（１３５）の切換状態に依存して第２の信号（４１０）を形成する第２の走査回路（１４５）と、
   ・決定された前記第１の信号及び前記第２の信号（４１０，４１５）に基づいて、前記第１の切換回路及び前記第２の切換回路（１３０，１３５）のスイッチオン時間の差を求める比較回路（１５０）と
   を含む、
   ことを特徴とする制御装置（１００）。
2. 前記第１の切換回路及び前記第２の切換回路（１３０，１３５）の一方は電界効果トランジスタを含み、前記電界効果トランジスタのゲート端子とソース端子との間にかかる電圧が予め定められた閾値を下回る場合に、前記第１の走査回路及び前記第２の走査回路（１４０，１４５）の対応する一方が閉成の切換状態を検出するように構成されている、
   請求項１記載の制御装置（１００）。
3. 前記比較回路（１５０）は組み込まれた比較回路（３０５）を含んでおり、該比較回路（３０５）は前記決定された第１の信号及び第２の信号（４０５，４１０）に基づいて電圧を形成するように構成されており、
   該電圧の、予め定められた電位（４２０）からの偏差が、前記スイッチオン時間の差の尺度量となる、
   請求項１又は２記載の制御装置（１００）。
4. 前記比較回路（１５０）はディジタルカウンタ（２０５）を含み、該ディジタルカウンタ（２０５）は、一定のクロック信号を前記第１の信号（４０５）の期間においてカウントアップするように、かつ、前記一定のクロック信号を前記第２の信号（４１０）の期間においてカウントダウンするように構成されており、
   予め定められたステータス（４２０）からのカウンタステータスの偏差が前記スイッチオン時間の差の尺度量となる、
   請求項１又は２記載の制御装置（１００）。
5. 前記制御回路（１２５）は、前記第１の切換回路及び前記第２の切換回路（１３０，１３５）をパルス幅変調の形態で周期的に駆動するように構成されている、
   請求項１から４までのいずれか１項記載の制御装置（１００）。
6. 前記第１の切換回路及び前記第２の切換回路（１３０，１３５）の複数回の周期的な駆動を検出する検出回路が設けられている、
   請求項３及び４又は３及び５記載の制御装置（１００）。
7. 前記第１の切換回路及び前記第２の切換回路（１３０，１３５）はハーフブリッジ回路（１５５）に含まれている、
   請求項１から６までのいずれか１項記載の制御装置（１００）。
8. 前記第１の切換回路及び前記第２の切換回路（１３０，１３５）は、Ｈ型ブリッジ回路のブリッジ分岐（１５５）に含まれている、
   請求項１から７までのいずれか１項記載の制御装置（１００）。
9. 前記制御回路（１２５）は、前記スイッチオン時間の差を最小化すべく前記第１の切換回路及び前記第２の切換回路（１３０，１３５）を駆動するように構成されている、
   請求項１から８までのいずれか１項記載の制御装置（１００）。
10. 前記制御回路（１２５）は、前記第１の切換回路（１３０）及び前記第２の切換回路（１３５）の双方が駆動されない無駄時間を最小化するように構成されている、
    請求項１から９までのいずれか１項記載の制御装置（１００）。

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