JP2016213742A - 信号多重化装置および伝送装置 - Google Patents

Abstract

【課題】第１データ信号および第２データ信号のうち少なくとも当該第２データ信号を安定的に伝送する。
【解決手段】実施形態によれば、信号多重化装置は、クロック選択部と、データ選択部と、変換部とを含む。クロック選択部は、第１データ信号と同期した第１クロック信号および第１クロック信号とは異なる第２クロック信号のいずれか一方を選択することによって第３クロック信号を得る。データ選択部は、第３クロック信号によって制御されるタイミング毎に第１データ信号および第１データ信号に比べて速度の遅い第２データ信号のうちの一部を選択することによって、第１のパラレル信号を生成する。変換部は、第３クロック信号に従って、第１のパラレル信号をシリアル信号へと変換する。
【選択図】図１

Description

実施形態は、信号の多重化に関する。

複数の信号を多重化するために、例えばパラレル／シリアル変換、シリアライザと称される装置が用いられている。シリアル信号を伝送するために必要とされる伝送線路の数は、同時にやり取りされる信号の総数に関わらず１本で済む。

例えば、映像信号および制御信号を、当該映像信号に同期したクロック信号を用いて多重化することによってシリアル信号を生成する技法が知られている。この技法によれば、映像信号および制御信号をこれらの信号のビット幅に関わらず１本の伝送線路で伝送することが可能となる。しかしながら、この技法によれば、映像信号に同期したクロック信号を用いて多重化処理が制御される。故に、例えば制御信号が供給されているものの映像信号が供給されていない状況においてクロック信号も供給されないおそれがあり、制御信号の伝送が不可能となるかもしれない。

「ＤＳ９２ＬＶ２４２１／ＤＳ９２ＬＶ２４２２ １０ ｔｏ ７５ ＭＨｚ， ２４−ｂｉｔ Ｃｈａｎｎｅｌ Ｌｉｎｋ ＩＩ Ｓｅｒｉａｌｉｚｅｒ ａｎｄ Ｄｅｓｅｒｉａｌｉｚｅｒ」、［ｏｎｌｉｎｅ］、［２０１５年３月３１日検索］、＜ＵＲＬ： ｈｔｔｐ：／／ｗｗｗ．ｔｉ．ｃｏｍ．ｃｎ／ｃｎ／ｌｉｔ／ｄｓ／ｓｎｌｓ３２１ｂ／ｓｎｌｓ３２１ｂ．ｐｄｆ＞

実施形態は、第１データ信号および第２データ信号のうち少なくとも当該第２データ信号を安定的に伝送することを目的とする。

実施形態によれば、信号多重化装置は、クロック選択部と、データ選択部と、変換部とを含む。クロック選択部は、第１データ信号と同期した第１クロック信号および第１クロック信号とは異なる第２クロック信号のいずれか一方を選択することによって第３クロック信号を得る。データ選択部は、第３クロック信号によって制御されるタイミング毎に第１データ信号および第１データ信号に比べて速度の遅い第２データ信号のうちの一部を選択することによって、第１のパラレル信号を生成する。変換部は、第３クロック信号に従って、第１のパラレル信号をシリアル信号へと変換する。

第１の実施形態に係る信号多重化装置を例示するブロック図。 第２の実施形態に係る信号多重化装置を例示するブロック図。 図１の信号多重化装置に対応する信号逆多重化装置を例示するブロック図。 第３の実施形態に係る伝送装置を例示するブロック図。 図１のデータ選択部の第１の動作モードの説明図。 図１のデータ選択部の第２の動作モードの説明図。 図１のデータ選択部が図５に例示されるように動作した場合の第３クロック信号と第１データ信号とパラレル信号との関係を例示する図。 図１のデータ選択部が図５に例示されるように動作した場合の第３クロック信号と第２データ信号とパラレル信号との関係を例示する図。 図１のデータ選択部が図５に例示されるように動作した場合の第３クロック信号と第２データ信号とパラレル信号との関係を例示する図。 図８に例示されるように生成されたパラレル信号から第２データ信号を復元する技法の説明図。 図９に例示されるように生成されたパラレル信号から第２データ信号を復元する技法の説明図。

以下、図面を参照しながら実施形態の説明が述べられる。尚、以降、説明済みの要素と同一または類似の要素には同一または類似の符号が付され、重複する説明は基本的に省略される。

以降の説明では、単相信号が用いられることとする。ただし、単相信号に代えて差動信号が用いられる場合には、各伝送線路を２倍にすればよい。

（第１の実施形態）
図１に例示されるように、第１の実施形態に係る信号多重化装置は、第１データ信号入力部１０１と、第１クロック信号入力部１０２と、第２データ信号入力部１０３と、第２クロック信号入力部１０４と、クロック選択部１０５と、動作制御部１０６と、データ選択部１０７と、シリアル変換部１０８とを含む。この信号多重化装置は、第１データ信号１１および第２データ信号１３を多重化することによってシリアル信号１７を生成する。

第１データ信号入力部１０１は、ビット幅がＮ（≧１）の第１データ信号１１を入力する。Ｎ≧２の場合に、第１データ信号１１は互いに同期していることとする。第１データ信号入力部１０１は、例えば、カメラ（モジュール）、プロセッサ、ディスプレイ（モジュール）、コントローラ（モジュール）などの外部装置から第１データ信号１１としての映像信号を入力してもよい。第１データ信号入力部１０１は、第１データ信号１１をデータ選択部１０７へと出力する。

各実施形態において、２つの信号が同期しているとは、両者の周波数が略一致し、かつ、両者の信号値の変化し得るタイミング（位相）が略一致している状態を指す。

例えば、２つのデータ信号の周波数が略一致していなければ両者は同期していないし、両者の周波数が略一致していても両者の信号値の変化し得るタイミングがずれていれば両者は同期していない。一般的に、２つのデータ信号が同期していなければ、共通のクロック信号を用いて当該２つのデータ信号を正確に復元できるようにサンプリングすることは容易でない。

同様に、データ信号およびクロック信号の周波数が一致していなければ両者は同期していないし、両者の周波数が略一致していてもデータ信号の信号値の変化し得るタイミングがクロック信号の信号値の変化し得るタイミング（正確には、立ち上がりエッジまたは立ち下がりエッジのうちデータサンプリングのタイミング制御に用いられる一方）とずれていれば両者は同期していない。

一般に、データ信号およびクロック信号が同期していなければ、当該クロック信号を用いて当該データ信号を正確に復元できるようにサンプリングすることは容易でない。他方、データ信号およびクロック信号が同期していれば、当該クロック信号を用いて当該データ信号を正確に復元できるようにサンプリングすることは困難でない。さらに、２つのデータ信号およびクロック信号が同期していれば、当該クロック信号を用いて当該２つのデータ信号を正確に復元できるようにサンプリングすることも困難でない。

第１クロック信号入力部１０２は、第１データ信号１１（の各々）に同期した第１クロック信号１２を入力する。第１クロック信号入力部１０２は、例えば、上記外部装置から第１クロック信号１２を入力してもよい。第１クロック信号入力部１０２は、第１クロック信号１２をクロック選択部１０５へと出力する。

第２データ信号入力部１０３は、ビット幅がＭ（≧１）の第２データ信号１３を入力する。第２データ信号１３は、第１データ信号１１に比べて速度（データレート）が遅い。すなわち、第２データ信号１３の信号値が変化する周期の最小値は、第１データ信号１１の信号値が変化する周期の最小値に比べて長い。第２データ信号入力部１０３は、例えば上記外部装置から第２データ信号１３としての制御信号を入力してもよい。第２データ信号入力部１０３は、第２データ信号１３をデータ選択部１０７へと出力する。

第２クロック信号入力部１０４は、第１クロック信号１２とは異なる第２クロック信号１４を入力する。例えば、第１クロック信号１２および第２クロック信号１４は、互いに異なるクロック生成器（水晶発振器（ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）またはモジュール）によって独立に生成されてもよいし、共通のクロック生成器によって生成したオリジナルのクロック信号を分岐して互いに異なる信号経路を通じて加工することで生成されてもよい。第２クロック信号１４は、第１クロック信号１２と同期していてもよいし同期していなくてもよい。例えば、第２クロック信号１４は、第１クロック信号１２と周波数において異なっていてもよいし、信号値の変化し得るタイミング（正確には、立ち上がりエッジまたは立ち下がりエッジのうちデータサンプリングのタイミング制御に用いられる一方）において異なっていてもよい。

第２クロック信号入力部１０４は、例えば、上記外部装置から第２クロック信号１４を入力してもよいし、他の外部装置から第２クロック信号１４を入力してもよいし、図１の信号多重化装置の内部に設けられたクロック生成器（図示されない）から第２クロック信号１４を入力してもよい。第２クロック信号入力部１０４は、第２クロック信号１４をクロック選択部１０５へと出力する。

或いは、第２クロック信号入力部１０４は、第２クロック信号１４を生成する第２クロック信号生成部に置き換えられてもよい。第２クロック信号生成部は、第２クロック信号１４を生成するクロック生成器を含んでいてもよいし、当該第２クロック信号生成部の外部から基準信号を受け取って当該基準信号に基づいて第２クロック信号１４を生成してもよい。

第１データ信号入力部１０１、第１クロック信号入力部１０２、第２データ信号入力部１０３および第２クロック信号入力部１０４は、例えば、コネクタ、ピン、パッドなどのインターフェースを用いて実装することができる。

クロック選択部１０５は、第１クロック信号入力部１０２から第１クロック信号１２を受け取り、第２クロック信号入力部１０４から第２クロック信号１４を受け取り、動作制御部１０６からクロック制御信号を受け取る。クロック選択部１０５は、第１クロック信号１２および第２クロック信号１４のうちクロック制御信号の示す一方を選択することによって、第３クロック信号１５を得る。クロック選択部１０５は、第３クロック信号１５をデータ選択部１０７およびシリアル変換部１０８へと出力する。

クロック選択部１０５は、例えば、ＩＣまたはプログラマブルなデバイス（ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）など）を用いて実現されたスイッチであってもよい。

動作制御部１０６は、クロック選択部１０５の動作を制御する。具体的には、動作制御部１０６は、クロック選択部１０５が第１クロック信号１２および第２クロック信号１４のいずれを選択るかを決定し、決定したクロック信号の選択を指示するクロック制御信号を生成する。例えば、動作制御部１０６は、第１クロック信号１２が供給されない状況では、第２クロック信号１４の選択を指示するクロック制御信号を生成する。係るクロック制御信号によれば、第１クロック信号１２が供給される状況のみならず当該第１クロック信号１２の供給が途絶えた状況であっても、第２クロック信号１４を用いて多重化処理を継続することができる。動作制御部１０６は、クロック制御信号をクロック選択部１０５へと出力する。

なお、動作制御部１０６は、第１クロック信号１２が供給される状況で、第１クロック信号１２の選択を決定してもよいし、第２クロック信号１４の選択を決定してもよい。但し、図１には示されないが後述される信号逆多重化装置において第１データ信号１１を正確に復元する必要があれば、当該第１データ信号１１に同期した第１クロック信号１２を用いて多重化処理を制御することが好ましい。

データ選択部１０７は、第１データ信号入力部１０１から第１データ信号１１を受け取り、第２データ信号入力部１０３から第２データ信号１３を受け取り、クロック選択部１０５から第３クロック信号１５を受け取る。データ選択部１０７は、第３クロック信号１５によって制御されるタイミング（例えば、第３クロック信号１５の立ち上がりエッジまたは立ち下がりエッジ）毎に、第１データ信号１１および第２データ信号１３のうちＬ個（２≦Ｌ≦Ｎ＋Ｍ）のサンプルを選択することによって、ビット幅Ｌのパラレル信号１６を生成する。データ選択部１０７は、パラレル信号１６をシリアル変換部１０８へと出力する。

データ選択部１０７は、パラレル信号１６を形成するＬビットのうちのＰビット（Ｐ＜Ｌ）を第１データ信号１１から選択すれば、残余の多くとも（Ｌ−Ｐ）ビットを第２データ信号１３から選択することになる。ここで、Ｌに対するＰの割合（すなわち、パラレル信号１６に占める第１データ信号１１の割合）は、固定的である必要はなく、動的に変更することができる。

例えば、データ選択部１０７は、第１の動作モードおよび第２の動作モードを切り替え可能であってもよい。データ選択部１０７は、第２の動作モードでは、第１の動作モードに比べてＬに対するＰの割合が小さくなるように動作することとする。なお、第２の動作モードでは、Ｐ／Ｌ＝０、すなわち、第１データ信号１１が全く選択されなくてもよい。

第１データ信号１１を伝送する必要のない状況では、データ選択部１０７が第２の動作モードで動作することにより、第２データ信号１３をより効率的に伝送すること、または、図１に示されない信号逆多重化装置において第２データ信号１３をより正確に復元することが可能となる。

さらに、第２データ信号１３の一部を伝送する必要のない状況では、データ選択部１０７は当該第２データ信号１３の一部を選択する割合を減少させ、残部を選択する割合を増加させてもよい。

データ選択部１０７は、第１の動作モードでは、図５に例示されるように動作してもよい。図５の例では、Ｌ＝１０、Ｐ＝８である。すなわち、データ選択部１０７は、パラレル信号１６を形成する１０ビットのうちの８ビットを第１データ信号１１から選択し、残余の２ビットを第２データ信号１３から選択する。他方、データ選択部１０７は、第２の動作モードでは、図６に例示されるように動作してもよい。図６の例では、Ｌ＝１０、Ｐ＝０である。すなわち、データ選択部１０７は、パラレル信号１６を形成する１０ビットのうち６ビットを第２データ信号１３から選択する。

なお、図５および図６の例では、パラレル信号１６のビット幅Ｌがデータ選択部１０７の動作モードに関わらず固定であるが、当該ビット幅はデータ選択部１０７の動作モードに依存して変更されてもよい。但し、パラレル信号１６のビット幅を状況に応じて削減すれば、後述されるシリアル信号１７の伝送品質を維持したまま速度を低下させてシリアル信号１７に関わる消費電力を削減したり、シリアル信号１７に関わる消費電力を増加させることなく伝送品質を向上させたりすることが可能となる。

図５の例では、第１データ信号１１を形成する８ビットは、第３クロック信号１５によって制御されるタイミング毎に必ず選択およびサンプリングされている。なお、図５および後述される図６において符号Ｓはサンプラを表す。すなわち、データ選択部１０７は、例えば図７に示されるように、第１データ信号１１を形成する８ビットの各々を、第３クロック信号１５の立ち上がりエッジ（矢印で示す）毎に選択およびサンプリングし、サンプリング結果を第３クロック信号１５の次の立ち上がりエッジに応じてパラレル信号１６のうちの１ビットとして出力する。従って、図５の例によれば、パラレル信号１６のうち第１データ信号１１に対応する８ビットは、当該第１データ信号１１に対して１クロック遅延する点を除けば略等価である。

他方、図５において、第２データ信号１３を形成する６ビットは、上記タイミング毎に１／２または１／４の割合で選択およびサンプリングされている。換言すれば、第２データ信号１３のうちの２ビットは２クロック周期で選択およびサンプリングされ、残余の４ビットは４クロック周期で選択およびサンプリングされる。なお、２ビット（または４ビット）を２クロック（または４クロック）周期で選択およびサンプリングする場合に、データ選択部１０７は、これらを１クロック毎に１つずつ選択およびサンプリングしてもよいし、これらを２クロック（または４クロック）に１度まとめてサンプリングし、サンプリング結果を１クロック毎に選択することでパラレル信号１６のうちの１ビットとして出力してもよい。

具体的には、データ選択部１０７は、例えば図８に示されるように、第２データ信号１３のうちの２ビット（入力データ１および入力データ２）を、第３クロック信号１５の立ち上がりエッジ（矢印で示す）毎に交互に選択およびサンプリングし、サンプリング結果をそれぞれ次の立ち上がりエッジに応じてパラレル信号１６の１ビットとして出力してもよい。

或いは、データ選択部１０７は、例えば図９に示されるように、第２データ信号１３のうちの２ビット（入力データ１および入力データ２）を、第３クロック信号１５の２つの連続する立ち上がりエッジ（矢印で示す）毎にサンプリングし、サンプリング結果を次の立ち上がりエッジおよびその次の立ち上がりエッジに応じてパラレル信号１６の１ビットとして順次選択して出力してもよい。なお、図９の動作例によれば、各ビットのサンプリングタイミングは同一となる。故に、第２データ信号１３を形成するＭビット信号が互いに同期している場合に、係る同期関係が維持されやすい。

第２データ信号１３のうちの２ビットが図８に例示されるように１ビット信号へと変換されていれば、図１に示されない信号逆多重化装置は図１０に例示されるように図８の逆処理を行うことで当該２ビットを復元することができる。他方、第２データ信号１３のうちの２ビットが図９に例示されるように１ビット信号へと変換されていれば、信号逆多重化装置は図１１に例示されるように図９の逆処理を行うことで当該２ビットを復元することができる。

なお、信号逆多重化装置は、図８または図９の逆処理を開始するタイミングを検知し、当該タイミングに従って動作する必要がある。係るタイミングが不正確であると、復元されたビットの取り違え（例えば、図１０または図１１に示される出力データ１と出力データ２とが入れ替わる）が生じるかもしれない。係るタイミングを示す情報は、シリアル信号１７とは独立した信号を用いて信号逆多重化装置に通知されてもよいし、シリアル信号１７に埋め込まれていてもよい。

シリアル変換部１０８は、クロック選択部１０５から第３クロック信号１５を受け取り、データ選択部１０７からパラレル信号１６を受け取る。シリアル変換部１０８は、第３クロック信号１５によって制御されるタイミング毎に、パラレル信号１６のうち１つのサンプルを選択することによって、シリアル信号１７を生成する。なお、ここでは説明されないが、シリアル信号１７には、信号逆多重化装置における同期制御のために同期用信号を挿入することがある。故に、係るタイミングは、第３クロック信号１５の立ち上がりエッジまたは立ち下がりエッジと必ずしも１対１に対応しない。換言すれば、パラレル信号１６の各サンプルは、第３クロック信号１５の周期のＬ２（＞Ｌ）倍の周期で選択されてもよい。シリアル変換部１０８は、例えば図示されない送信部へとシリアル信号１７を出力する。

動作制御部１０６、データ選択部１０７およびシリアル変換部１０８は、例えばＩＣ、プログラマブルなデバイスまたはＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を用いて実装することができる。

なお、シリアル信号１７は、有線で伝送されてもよいし、無線で伝送されてもよい。例えば、図１の信号多重化装置は、シリアル信号１７を無線で送信するための送信部をさらに含むことができる。この送信部は、例えばシリアル信号１７のビット値を無線信号のＯＮ／ＯＦＦで表現するＯｎ−Ｏｆｆ−Ｋｅｙｉｎｇなどの振幅変調方式を利用してビット値を無線信号へと変調してもよい。

図１の信号多重化装置に対応する信号逆多重化装置が図３に例示される。図３の信号逆多重化装置は、パラレル変換部３０１と、データ復元部３０２とを含む。この信号逆多重化装置は、シリアル信号２１を逆多重化することによって第３データ信号２４および第４データ信号２５を生成する。

なお、シリアル信号２１は、有線で伝送されてもよいし、無線で伝送されてもよい。例えば、図３の信号逆多重化装置は、シリアル信号２１を無線で受信するための受信部をさらに含むことができる。この受信部は、例えばＯｎ−Ｏｆｆ−Ｋｅｙｉｎｇなどの振幅変調方式に対応する復調方式を利用して無線信号からビット値を復調してもよい。

パラレル変換部３０１は、シリアル信号２１を受け取る。シリアル信号２１は、前述のシリアル信号１７に相当する。パラレル変換部３０１は、シリアル信号２１に同期した第４クロック信号２３を生成する。なお、第４クロック信号２３の周波数は、前述の第３クロック信号１５の周波数と同様に変化し得る。さらに、パラレル変換部３０１は、第４クロック信号２３によって制御されるタイミング毎に、シリアル信号２１をサンプリングし、ビット幅Ｌのパラレル信号２２のうちのいずれかのサンプルとして選択することによって、当該パラレル信号２２を生成する。なお、前述のように、シリアル信号２１の各サンプルは、第４クロック信号２３の周期のＬ２（＞Ｌ）倍の周期でパラレル信号２２のうちのいずれかのサンプルとして選択されてもよい。パラレル変換部３０１は、パラレル信号２２および第４クロック信号２３をデータ復元部３０２へと出力する。

データ復元部３０２は、パラレル変換部３０１からパラレル信号２２および第４クロック信号２３を受け取る。データ復元部３０２は、第４クロック信号２３によって制御されるタイミング毎に、パラレル信号２２を形成するＬ個のビットを、Ｎビット幅の第３データ信号２４およびＭビット幅の第４データ信号２５のうちのいずれかＬ個のサンプルとして選択して出力する。第３データ信号２４および第４データ信号２５は、前述の第１データ信号１１の復元信号および第２データ信号１３の復元信号にそれぞれ相当する。

第１データ信号１１は第１クロック信号１２と同期しているので、第１クロック信号１２を用いてサンプリングされた第１データ信号１１は、第３データ信号２４において正確に復元することができる。他方、第２データ信号１３は、第４データ信号２５において必ずしも正確に復元されない。

なお、一般に、データ信号を当該データ信号と同期しないクロック信号を用いてサンプリングする場合に、サンプリングされた信号の復元信号はオリジナルのデータ信号と必ずしも一致しない。両者の差異は、データ信号の周波数に対するクロック信号の周波数の比率が大きいほど小さくなる傾向にある。故に、クロック信号の周波数が高いほどデータ信号を正確に伝送することができる。

例えば、クロック信号の周波数がデータ信号の周波数の１０倍であれば、当該データ信号のサンプリング周期が２クロックであったとしても、当該データ信号は当該データ信号の５倍の速度でサンプリングされる。同様に、例えば、クロック信号の周波数がデータ信号の周波数の２０倍であれば、当該データ信号のサンプリング周期が４クロックであったとしても、当該データ信号は当該データ信号の５倍の速度でサンプリングされる。すなわち、このデータ信号は、信号値が現在の値に変化してから次の値に変化するまでの間に約５回サンプリングされる。

以上説明したように、第１の実施形態に係る信号多重化装置は、第１クロック信号および第２クロック信号のいずれか一方を選択して多重化処理を制御する。従って、この信号多重化装置によれば、例えば第１クロック信号が供給されない状況であっても、第１データ信号および第２データ信号のうち少なくとも当該第２データ信号を安定的に伝送することができる。

なお、データ選択部１０７の動作モードが固定的であっても、第１クロック信号１２の周波数に比べて低い第２クロック信号１４を用いることで、シリアル信号１７に関わる消費電力を削減することが可能である。第２クロック信号１４の周波数が低ければ、例えば第１データ信号１１を伝送する必要のない状況で低周波数の第３クロック信号１５がデータ選択部１０７およびシリアル変換部１０８に供給することができるので、これらの動作速度は低下する。但し、第１データ信号１１のみならず第２データ信号１３の伝送品質も劣化する点に注意を要する。

（第２の実施形態）
図２に例示されるように、第２の実施形態に係る信号多重化装置は、第１データ信号入力部１０１と、第１クロック信号入力部１０２と、第２データ信号入力部１０３と、第２クロック信号入力部１０４と、クロック選択部１０５と、動作制御部２０６と、データ選択部１０７と、シリアル変換部１０８と、信号観測部２０９とを含む。図２の信号多重化装置は、図１の信号多重化装置と同様に、第１データ信号１１および第２データ信号１３を多重化することによってシリアル信号１７を生成する。

動作制御部２０６は、信号観測部２０９から第１データ信号１１または第１クロック信号１２の入力状態の観測結果を通知される。動作制御部２０６は、この観測結果に基づいて、クロック選択部１０５およびデータ選択部１０７の動作を制御する。具体的には、動作制御部２０６は、第１データ信号１１または第１クロック信号１２が入力されていない（ノイズが入力されているに過ぎない状態を含む）ことを示す観測結果を受け取ると、第２クロック信号１４の選択を指示するクロック制御信号を生成する。さらに、動作制御部２０６は、係る観測結果に応じて、データ選択部１０７を前述の第２の動作モードに設定してもよい。

例えば、第１データ信号１１が入力されていない状況では当該第１データ信号１１を伝送する必要はないと推定することができる。この状況において、動作制御部２０６は、データ選択部１０７を前述の第２の動作モードに設定する。係る動作によれば、第２データ信号１３を効率的に伝送することが可能である。さらに、この状況では第１クロック信号１２および第２クロック信号１４のどちらも利用可能であるかもしれないが、動作制御部２０６は、クロック選択部１０５に第２クロック信号１４を選択させる。係る動作によれば、第１クロック信号１２が急に停止した場合であっても第２データ信号１３の伝送を継続することができる。加えて、第２クロック信号１４の周波数が第１クロック信号１２の周波数に比べて低ければ、シリアル信号１７に関わる消費電力を削減することができる。

また、第１クロック信号１２が入力されていない状況では当該第１クロック信号１２を利用することができない。この状況において、動作制御部２０６は、クロック選択部１０５に第２クロック信号１４を選択させる。係る動作によれば、第１クロック信号１２が供給されない期間にも第２データ信号１３の伝送を継続することができる。

他方、動作制御部２０６は、第１データ信号１１および第１クロック信号１２が入力されていることを示す観測結果を受け取ると、第１クロック信号１２の選択を指示するクロック制御信号を生成してもよい。さらに、動作制御部２０６は、係る観測結果に応じて、データ選択部１０７を前述の第１の動作モードに設定してもよい。

信号観測部２０９は、第１データ信号１１および第１クロック信号１２のうち少なくとも一方の入力状態を観測する。信号観測部２０９は、観測結果を動作制御部２０６に通知する。

第２クロック信号１４の周波数は、好ましくは、第１クロック信号１２の周波数に比べて低い。第２クロック信号１４の周波数が低くなるほど、当該第２クロック信号１４がクロック選択部１０５によって選択された場合のシリアル信号１７の速度も低下する。すなわち、シリアル信号１７に関する消費電力が削減できる一方で当該シリアル信号１７によって搬送可能なデータ量も減少する。しかしながら、第２クロック信号１４の選択時に前述の第２の動作モードを利用すれば、第１クロック信号１２が選択され、かつ、データ選択部１０７が第１の動作モードに設定されている場合と比べて遜色のない精度で、第２データ信号１３を伝送することが可能である。

前述のように、第２の動作モードは、第１の動作モードと比べて、第２データ信号１３の選択される割合が高くなるように設計される。例えば、第２の動作モードにおいて第２データ信号１３を形成するＭビットの全てが１クロック周期で選択されるとすれば、第１の動作モードでは２クロック周期または４クロック周期で選択されていた信号は、第２の動作モードでは略２倍または略４倍の頻度で選択されることになる。故に、第２クロック信号１４の周波数が第１クロック信号１２の周波数の１／２倍程度であったとしても、第１クロック信号１２が選択され、かつ、データ選択部１０７が第１の動作モードに設定されている場合と比べて遜色のない精度で、第２データ信号１３を伝送することが可能である。

以上説明したように、第２の実施形態に係る信号多重化装置は、第１データ信号または第１クロック信号の入力状態を観測し、観測結果に応じてクロック制御信号を切り替える。従って、この信号多重化装置によれば、第１データ信号または第１クロック信号が入力されていない場合には、第２クロック信号を用いて多重化処理を継続することができる。

さらに、第２の実施形態に係る信号多重化装置は、第１データ信号または第１クロック信号の入力状態を観測し、観測結果に応じてデータ選択部の動作モードを切り替えてもよい。従って、この信号多重化装置によれば、第１データ信号を送信する必要のない状況では第２データ信号を効率的に伝送することができる。加えて、第２クロック信号の周波数は第１クロック信号の周波数よりも低くてもよい。周波数の低い第２クロック信号を選択したとしても、データ選択部が第２動作モードで動作すれば第２データ信号を正確に伝送しつつ消費電力を削減することができる。

（第３の実施形態）
第３の実施形態に係る伝送装置は、前述の第１の実施形態または第２の実施形態に係る信号多重化装置と、当該信号多重化装置によって生成されたシリアル信号を送信する送信部と、送信部によって送信されたシリアル信号を受信する受信部と、受信部によって受信されたシリアル信号を逆多重化する信号逆多重化装置とを含むことができる。この伝送装置は、信号多重化装置に接続された第１のセクションから信号逆多重化装置に接続された第２のセクションへ向かう一方向の伝送を行ってもよいし、当該第１のセクションと当該第２のセクションとの間で双方向の伝送を行ってもよい。

本実施形態に係る伝送装置は、図４に例示されるように、第１データ信号入力部１０１と、第１クロック信号入力部１０２と、第２データ信号入力部１０３と、第２クロック信号入力部１０４と、クロック選択部１０５と、動作制御部４０６と、データ選択部１０７と、シリアル変換部１０８と、信号観測部２０９と、送信部４１０と、受信部４１１と、パラレル変換部３０１と、データ復元部３０２と、第５データ信号入力部４１２と、第５クロック信号入力部４１３と、シリアル変換部４１４と、送信部４１５と、受信部４１６と、パラレル変換部４１７とを含む。

図４の伝送装置は、上記第１のセクションおよび上記第２のセクションを含んでいてもよい。第１のセクションは、例えば、映像信号および制御信号に相当する第１データ信号１１および第２データ信号１３を出力するカメラモジュールまたはプロセッサであってもよい。第２のセクションは、復元された映像信号および制御信号に相当する第３データ信号２４および第４データ信号２５を入力するディスプレイモジュールまたはコントローラモジュールであってもよい。

第１のセクションは、第１データ信号１１、第１クロック信号１２および第２データ信号１３を第１データ信号入力部１０１、第１クロック信号入力部１０２および第２データ信号入力部１０３へとそれぞれ出力する。さらに、第１のセクションは、第２クロック信号１４を第２クロック信号入力部１０４へ出力してもよい。また、第１のセクションは、後述される第６データ信号をパラレル変換部４１７から受け取ってもよい。

第２のセクションは、第３データ信号２４および第４データ信号２５をデータ復元部３０２からそれぞれ受け取る。さらに、第２のセクションは、後述される第５データ信号および第５クロック信号を第５データ信号入力部４１２および第５クロック信号入力部４１３へとそれぞれ出力する。

動作制御部４０６は、信号観測部２０９から第１データ信号１１または第１クロック信号１２の入力状態の観測結果を通知され、パラレル変換部４１７から第６データ信号を受け取る。第６データ信号は、クロック選択部１０５またはデータ選択部１０７に対する外部制御信号を含むことができる。動作制御部４０６は、この観測結果に基づいて、或いは、第６データ信号に従って、クロック選択部１０５およびデータ選択部１０７の動作を制御する。なお、動作制御部４０６が観測結果を利用しない場合には、信号観測部２０９は省略可能である。

送信部４１０は、シリアル信号１７を有線または無線で伝送する。例えば、送信部４１０は、基板上の配線またはケーブルを介してシリアル信号１７を伝送してもよいし、シリアル信号１７を無線信号へと変調して伝送してもよい。送信部４１０（および後述される送信部４１５）は、シリアル信号のビット値を無線信号の振幅で表現する振幅変調方式（例えば、Ｏｎ−Ｏｆｆ−Ｋｅｙｉｎｇ）、シリアル信号のビット値を無線信号の周波数で表現する周波数変調方式などを用いることができる。

なお、送信部４１０が無線伝送を行う場合に、クロック選択部１０５における第３クロック信号１５の選択およびデータ選択部１０７の動作モードに応じて、送信部４１０（および受信部４１１）の動作モードを切り替えることが効果的である。例えば、送信部４１０は、第１の動作モードと、当該第１の動作モードに比べて消費電力の低い第２の動作モードとで動作可能であってよい。

具体的には、クロック選択部１０５が第１クロック信号１２を選択し、かつ、データ選択部１０７が第１の動作モードに設定される場合に、送信部４１０は第１の動作モードに設定される。他方、クロック選択部１０５が第２クロック信号１４を選択し、かつ、データ選択部１０７が第２の動作モードに設定される場合に、送信部４１０は第２の動作モードに設定される。

第２クロック信号１４の周波数が第１クロック信号１２の周波数に比べて低ければ、前述の条件で送信部４１０を第２の動作モードに設定することで、送信部４１０の消費電力をシリアル信号１７の速度（これは、クロック選択部１０５が第１クロック信号１２を選択した場合のシリアル信号１７の速度に比べて小さい）に見合ったレベルに抑制しつつ当該シリアル信号１７を十分な精度で伝送することが可能である。他方、第２クロック信号１４の周波数が第１クロック信号１２の周波数に比べて低くない（例えば、両者が等しい）場合であっても、第２データ信号１３が選択される割合はデータ選択部１０７が第１の動作モードで動作する場合に比べて上昇しているので、前述の条件で送信部４１０を第２の動作モードに設定することで、送信部４１０の消費電力を抑制しつつシリアル信号１７（第２データ信号１３）を十分な精度で伝送することが可能である。

受信部４１１は、有線または無線で伝送されたシリアル信号２１を受信する。例えば、受信部４１１は、基板上の配線またはケーブルを介してシリアル信号２１を受信してもよいし、受信した無線信号をシリアル信号へと復調してもよい。受信部４１１（および後述される受信部４１６）は、振幅変調方式（例えば、Ｏｎ−Ｏｆｆ−Ｋｅｙｉｎｇ）、周波数変調方式などに対応する復調方式を用いることができる。受信部４１１は、シリアル信号２１をパラレル変換部３０１へと出力する。

第５データ信号入力部４１２は、第２のセクションからパラレル形式の第５データ信号を入力する。第５データ信号は典型的には互いに同期している。第５データ信号入力部４１２は、第５データ信号をシリアル変換部４１４へと出力する。

第５クロック信号入力部４１３は、第２のセクションから第５クロック信号を入力する。第５クロック信号は、典型的には第５データ信号の各々に同期している。第５クロック信号入力部４１３は、第５クロック信号をシリアル変換部４１４へと出力する。

シリアル変換部４１４は、第５データ信号入力部４１２から第５データ信号を受け取り、第５クロック信号入力部４１３から第５クロック信号を受け取る。シリアル変換部４１４は、第５クロック信号によって制御されるタイミング毎に、第５データ信号のうち１つのサンプルを選択することによって、シリアル信号を生成する。シリアル変換部４１４は、送信部４１５へとシリアル信号を出力する。

送信部４１５は、シリアル変換部４１４からシリアル信号を受け取り、当該シリアル信号を有線または無線で伝送する。受信部４１６は、送信部４１５によって有線または無線で伝送されたシリアル信号を受信する。受信部４１６は、受信したシリアル信号をパラレル変換部４１７へと出力する。

パラレル変換部４１７は、受信部４１６からシリアル信号を受け取る。パラレル変換部４１７は、シリアル信号に同期した第６クロック信号（図示されない）を生成する。なお、第６クロック信号の周波数は、第５クロック信号の周波数と同じである。さらに、パラレル変換部４１７は、第６クロック信号によって制御されるタイミング毎に、シリアル信号をサンプリングし、パラレル形式の第６データ信号のうちのいずれかのサンプルとして選択することによって、当該第６データ信号を生成する。パラレル変換部４１７は、第６データ信号の少なくとも一部を動作制御部４０６へと出力する。さらに、パラレル変換部４１７は、第６データ信号の少なくとも一部を第１のセクションへと出力してもよい。

以上説明したように、第３の実施形態に係る伝送装置は、当該伝送装置の内部における一方向または双方向の伝送に前述の第１の実施形態または第２の実施形態に係る信号多重化装置を利用する。従って、この伝送装置によれば、例えば第１クロック信号が供給されない状況であっても、第１データ信号および第２データ信号のうち少なくとも当該第２データ信号を安定的に伝送することができる。さらに、この伝送装置は、第１のセクションに接続された信号多重化装置に含まれるクロック選択部およびデータ選択部に対する外部制御信号を、第２のセクションから当該第１のセクションへと伝送することもできる。

なお、第２のセクションから第１のセクションへの伝送に関わる信号多重化装置および信号逆多重化装置は、第１の実施形態または第２の実施形態に係る信号多重化装置およびこれに対応する信号逆多重化装置にそれぞれ置き換えられてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１・・・第１データ信号
１２・・・第１クロック信号
１３・・・第２データ信号
１４・・・第２クロック信号
１５・・・第３クロック信号
１６，２２・・・パラレル信号
１７，２１・・・シリアル信号
２３・・・第４クロック信号
２４・・・第３データ信号
２５・・・第４データ信号
１０１・・・第１データ信号入力部
１０２・・・第１クロック信号入力部
１０３・・・第２データ信号入力部
１０４・・・第２クロック信号入力部
１０５・・・クロック選択部
１０６，２０６，４０６・・・動作制御部
１０７・・・データ選択部
１０８，４１４・・・シリアル変換部
２０９・・・信号観測部
３０１，４１７・・・パラレル変換部
３０２・・・データ復元部
４１０，４１５・・・送信部
４１１，４１６・・・受信部
４１２・・・第５データ信号入力部
４１３・・・第５クロック信号入力部

Claims (13)

1. 第１データ信号と同期した第１クロック信号および前記第１クロック信号とは異なる第２クロック信号のいずれか一方を選択することによって第３クロック信号を得るクロック選択部と、
   前記第３クロック信号によって制御されるタイミング毎に前記第１データ信号および前記第１データ信号に比べて速度の遅い第２データ信号のうちの一部を選択することによって、第１のパラレル信号を生成するデータ選択部と、
   前記第３クロック信号に従って、前記第１のパラレル信号をシリアル信号へと変換する変換部と
   を具備する、信号多重化装置。
2. 前記第１データ信号を入力する第１の入力部と、
   前記第１クロック信号を入力する第２の入力部と、
   前記第２データ信号を入力する第３の入力部と、
   前記第２クロック信号を入力する第４の入力部と
   をさらに具備する、請求項１記載の信号多重化装置。
3. 前記データ選択部は、第１の動作モードおよび第２の動作モードで動作可能であって、
   前記データ選択部が前記第２の動作モードで動作する場合に前記第２データ信号を選択する割合は、前記データ選択部が前記第１の動作モードで動作する場合に前記第２データ信号を選択する割合に比べて高い、
   請求項１記載の信号多重化装置。
4. 前記クロック選択部および前記データ選択部の動作を制御する動作制御部をさらに具備し、
   前記動作制御部は、前記クロック選択部に前記第１クロック信号を選択させる場合に、前記データ選択部を前記第１の動作モードに設定し、前記クロック選択部に前記第２クロック信号を選択させる場合に前記データ選択部を前記第２の動作モードに設定する、
   請求項３記載の信号多重化装置。
5. 前記第２クロック信号の周波数は前記第１クロック信号の周波数に比べて低い、請求項１ないし請求項４のいずれか１項記載の信号多重化装置。
6. 前記第１クロック信号の入力状態を観測する信号観測部をさらに具備し、
   前記動作制御部は、前記第１クロック信号が入力されていない場合には前記クロック選択部に前記第２クロック信号を選択させる、
   請求項４記載の信号多重化装置。
7. 前記第１データ信号の入力状態を観測する信号観測部をさらに具備し、
   前記動作制御部は、前記第１データ信号が入力されていない場合には前記クロック選択部に前記第２クロック信号を選択させる、
   請求項４記載の信号多重化装置。
8. 請求項１ないし請求項６のいずれか１項に記載の信号多重化装置と、
   前記シリアル信号を送信する送信部と
   を具備する、伝送装置。
9. 前記送信部は、前記シリアル信号を無線で送信する、請求項８記載の伝送装置。
10. 前記シリアル信号を受信する受信部と、
    前記受信部によって受信されたシリアル信号に基づいて前記シリアル信号に同期した第４クロック信号を生成し、前記第４クロック信号に従って前記シリアル信号を第２のパラレル信号へと変換するパラレル変換部と、
    前記第４クロック信号によって制御されるタイミング毎に、前記第２のパラレル信号を第３のデータ信号および第４のデータ信号のうちの一部のサンプルとして選択し、前記第１データ信号および前記第２データ信号をそれぞれ復元するデータ復元部と
    を更に具備する、請求項８記載の伝送装置。
11. 前記送信部は、前記シリアル信号を無線で送信し、
    前記受信部は、前記シリアル信号を無線で受信する、
    請求項１０記載の伝送装置。
12. 第１データ信号と同期した第１クロック信号および前記第１クロック信号とは異なる第２クロック信号のいずれか一方を選択することによって第３クロック信号を得ることと、
    前記第３クロック信号によって制御されるタイミング毎に前記第１データ信号および前記第１データ信号に比べて速度の遅い第２データ信号のうちの一部を選択することによって、パラレル信号を生成することと、
    前記第３クロック信号に従って、前記パラレル信号をシリアル信号へと変換することと
    を具備する、信号多重化方法。
13. 第１データ信号と同期した第１クロック信号および前記第１クロック信号とは異なる第２クロック信号のいずれか一方を選択することによって第３クロック信号を得ることと、
    前記第３クロック信号によって制御されるタイミング毎に前記第１データ信号および前記第１データ信号に比べて速度の遅い第２データ信号のうちの一部を選択することによって、第１のパラレル信号を生成することと、
    前記第３クロック信号に従って、前記第１のパラレル信号をシリアル信号へと変換することと、
    前記シリアル信号を送信することと、
    前記シリアル信号を受信することと、
    前記シリアル信号に基づいて前記シリアル信号に同期した第４クロック信号を生成し、前記第４クロック信号に従って前記シリアル信号を第２のパラレル信号へと変換することと、
    前記第４クロック信号によって制御されるタイミング毎に、前記第２のパラレル信号を第３のデータ信号および第４のデータ信号のうちの一部のサンプルとして選択し、前記第１データ信号および前記第２データ信号をそれぞれ復元することと
    を具備する、伝送方法。