JP2016206371A - 光電子集積回路用の光学系 - Google Patents

Abstract

【課題】アライメント調整を容易にしつつ安価な部品を採用可能とする光電子集積回路用の光学系を提供する。【解決手段】ＯＥＩＣ１０４は、Ｎ個のチャンネルブロックのうち、略半数のチャンネルブロック４０１，４０２，・・・が昇順で配置され、残りのチャンネルブロック４０Ｎ，４０（Ｎ−１），・・・が降順で配置される。光学系は、１：Ｎ光スプリッタ１０１と、ユニットインターバルずつ順次増大する光遅延量を有する光遅延線１０３−１〜１０３−Ｎと、光ファイバ芯線１０６−１〜１０６−Ｎを束ねたＮチャンネルファイバアレイ１０２を備える。略半数の光遅延線１０３−１，１０３−２，・・・が対応するチャンネルブロックと同じ並びで昇順に光ファイバ芯線に接続され、残りの光遅延線１０３−Ｎ，１０３−（Ｎ−１），・・・が対応するチャンネルブロックと同じ並びで降順に光ファイバ芯線に接続される。【選択図】図１

Description

本発明は、光トリガパルスによって作動する光トリガ型の光電子集積回路、より詳しくは光トリガ型分布定数回路である光電子集積回路に光トリガパルスを照射する光電子集積回路用の光学系に関するものである。

近年、インターネットを中心とするパケットベースのネットワークの隆盛により、光通信の大容量化と柔軟性・拡張性の向上が求められている。また、グローバルなＩＰネットワークとは別にデータセンター内ネットワークに関しても、低消費電力で大容量なパケットスイッチネットワークの実現が求められている。このため、帯域利用効率、柔軟性および拡張性の面に優れる、光パケットを用いたネットワーク（光パケットスイッチネットワーク）の実現が必要とされている。

このような光パケットスイッチネットワークの実現のためには、非同期任意長のバースト光パケット信号の生成が不可欠である。そのためには、光パケットスイッチネットワークのノードである光パケットルータ内のランダムアクセスメモリ（ＲＡＭ）から出力される低速な（＜１Ｇｂｐｓ）パラレル信号を光ファイバで用いられる高速な（＞１０Ｇｂｐｓ）シリアル信号に変換するという動作をバースト信号に対して行わなければならない。一般的なパラレルシリアル変換回路では、内部で用いられるクロック再生のためにこのようなバースト信号に対応することが困難であるとともに、多くの場合、パラレルシリアル変換回路自体が大規模なものとなるため大きな消費電力が必要になるという問題がある。

これらの問題を解決するため、充放電型ＭＳＭ−ＰＤ（Metal-Semiconductor-Metal Photo Detector）（例えば、非特許文献１参照）を利用した光トリガ型サンプリング回路が提案されている（例えば、特許文献１、非特許文献２参照）。さらに、この光トリガ型サンプリング回路を発展させ、差動トリガを用いて光パワー変動耐性を高めることを実現した光トリガ型サンプリングを応用したパラレルシリアル変換回路（例えば、特許文献２、非特許文献３参照）も提案されている。この差動トリガ方式パラレルシリアル変換回路の回路図を図４に示す。

図４に示した差動トリガ方式パラレルシリアル変換回路では、光電変換器としてＭＳＭ−ＰＤ４０１−１，４０２−１を用い、またトランジスタとしてＨＥＭＴ（High Electron Mobility Transistor）４０１−３，４０１−４，４０２−３，４０２−４を用いている。

基本的な原理としては、第１チャンネルブロック４０１では、ＭＳＭ−ＰＤ４０１−１で生成されるパルスが有する急峻な立ち上がりを利用して、第１チャンネル信号入力端子４０１−５から入力されるパラレル信号を矩形に切り出し、１ビット分のシリアル信号を生成した上で、このシリアル信号を信号出力ライン４１１に出力することで、第１チャンネル分のパラレルシリアル変換を実現している。

このような動作が１ユニットインターバル（ただし、シリアル信号出力のユニットインターバル。以降「ユニットインターバル」という表現は全てシリアル信号出力のデータレートを基準とする）ずつ時間的にずれて第２チャンネルブロック４０２、第３チャンネルブロック４０３と続いていき、第Ｎチャンネルブロック４０Ｎまで同様の動作が行われ、最終的にまた第１チャンネルブロック４０１に動作が続いていくというループの動作で、連続的なパラレルシリアル変換動作が実現する。

以下、パラレルシリアル変換のより具体的な過程について第１チャンネルブロック４０１を中心に述べる。まず、差動トリガ方式パラレルシリアル変換回路では、電位Ｖ_NH，Ｖ_MSMが正にバイアスされ、電位Ｖ_NLが負にバイアスされている。したがって、ＭＳＭ−ＰＤ４０１−１の一方の電極Ａには抵抗４０１−８を介して正の電位が印加され、ＭＳＭ−ＰＤ４０１−１の他方の電極ＢおよびＨＥＭＴ４０１−３のゲートには抵抗４０１−９，４０１−１０により負の電位が印加され、ＨＥＭＴ４０１−４のゲートには抵抗４０２−７により正の電位が印加されるので、光トリガパルスがない状態ではＨＥＭＴ４０１−３はオフ状態、ＨＥＭＴ４０１−４はオン状態となっている。

ここで、ＭＳＭ−ＰＤ４０１−１に光トリガパルス４０１−６が照射されると、ＭＳＭ−ＰＤ４０１−１の一方の電極Ａには負のパルスが発生し、他方の電極Ｂには正のパルスが発生する。ＨＥＭＴ４０１−３はオフ状態にあるが、このＭＳＭ−ＰＤ４０１−１の電極Ｂで生成される正のパルスによりＨＥＭＴ４０１−３はオンとなる。ＨＥＭＴ４０１−４はオン状態のままである。したがって、ＨＥＭＴ４０１−３とＨＥＭＴ４０１−４の両方がオンとなるため、第１チャンネル信号入力端子４０１−５の信号が信号出力ライン４１１に流れ始める。

光トリガパルス４０１−６の１ユニットインターバル後に、光トリガパルス４０２−６を第２チャンネルブロック４０２のＭＳＭ−ＰＤ４０２−１に照射する。これにより、ＭＳＭ−ＰＤ４０１−１と同様、ＭＳＭ−ＰＤ４０２−１の一方の電極Ａには負のパルスが発生し、他方の電極Ｂには正のパルスが発生する。ＭＳＭ−ＰＤ４０２−１の電極Ａから生成された負のパルスはキャパシタ４０２−２を通ってレベル変換されるとともに、ＨＥＭＴ４０１−４をオフにする。このように１ユニットインターバルだけずれた光トリガパルス４０２−６の照射により、光トリガパルス４０１−６の照射から光トリガパルス４０２−６の照射までの１ユニットインターバルの間だけ、第１チャンネル信号入力端子４０１−５の信号を信号出力ライン４１１に切り出して出力することができる。

この光トリガパルス照射は次の第３チャンネルブロック４０３で１ユニットインターバルの時間分ずれて同じように起こり、１ユニットインターバルの間だけ、第２チャンネル信号入力端子４０２−５の信号が信号出力ライン４１１に出力される。このような動作が繰り返されて、各チャンネル信号入力端子の信号が１ユニットインターバルごとに切り出され、パラレルシリアル変換が実現される。

図４に示した差動トリガ方式パラレルシリアル変換回路を差動入力型にした構成を図５に示す。第１チャンネルブロック５０１は、ＭＳＭ−ＰＤ５０１−１と、キャパシタ５０１−２と、ＨＥＭＴ５０１−３，５０１−４，５０１−１１と、抵抗５０１−７〜５０１−１０，５０１−１２〜５０１−１４とを備えている。第２チャンネルブロック５０２は、ＭＳＭ−ＰＤ５０２−１と、キャパシタ５０２−２と、ＨＥＭＴ５０２−３，５０２−４，５０２−１１と、抵抗５０２−７〜５０２−１０，５０２−１２〜５０２−１４とを備えている。他のチャンネルブロックについても同様である。

図５に示した構成では、ＨＥＭＴ５０１−１１と抵抗５０１−１２〜５０１−１４とからなる回路が第１チャンネル差動信号入力端子５０１−５に入力される信号を単相信号に変換してＨＥＭＴ５０１−４に入力する。同様に、ＨＥＭＴ５０２−１１と抵抗５０２−１２〜５０２−１４とからなる回路が第２チャンネル差動信号入力端子５０２−５に入力される信号を単相信号に変換してＨＥＭＴ５０２−４に入力する。その他の構成の動作は図４に示した差動トリガ方式パラレルシリアル変換回路と同様である。

図４、図５に示した差動トリガ方式パラレルシリアル変換回路では、上記のとおり１ユニットインターバルだけずれた光トリガパルスの照射を第１チャンネルブロック、第２チャンネルブロック、第３チャンネルブロック、・・・・、第Ｎチャンネルブロックに対して順番に行い、第Ｎチャンネルブロックに光トリガパルスが与えられた後、１ユニットインターバル後に光トリガパルスが再び第１チャンネルブロックに与えられる、というループの動作が行われる。

したがって、第１チャンネルブロックと第２チャンネルブロック間、第２チャンネルブロックと第３チャンネルブロック間で高速電気信号の受け渡しがあり、同様に第１チャンネルブロックと第Ｎチャンネルブロック間においても高速電気信号の受け渡しがあるため、高速電気信号の受け渡しがあるチャンネルブロック同士が集中定数的に振る舞える距離で隣接する必要があり、このような隣接配置を同時に実現するためには、第１チャンネルブロックと第Ｎチャンネルブロックを近づけられるよう、各チャンネルブロックを２次元的（ループ状）に配置する必要がある。

そのため、第１チャンネルブロックと第Ｎチャンネルブロックを近づけると同時に、第１チャンネルブロックから第Ｎチャンネルブロックまで順々に時間をずらして光トリガパルスを照射するためには、図６で図示される１６チャンネルファイバアレイ３０２のような２段構造の光ファイバアレイを用いる光学系が必要であった。

図６では、ＯＥＩＣ（Opto-Electronic Ｉntegrated Circuit：光電子集積回路）３０４上に１６個のチャンネルブロック４０１，４０２，４０３，・・・・，４０１６（Ｎ＝１６）が集積されている例を示している。光学系は、光トリガパルス３０５を１６分岐させる１：１６光スプリッタ３０１と、０ユニットインターバルから１５ユニットインターバルまでの１ユニットインターバルずつずれた光遅延量を有する光遅延線３０３−１〜３０３−１６と、各光遅延線３０３−１〜３０３−１６を伝搬する光トリガパルスをＯＥＩＣ上の各チャンネルブロック４０１〜４０１６のＭＳＭ−ＰＤに照射する１６チャンネルファイバアレイ３０２とから構成される。

特開２００４−８８６６０号公報 特開２０１２−００４６１７号公報

高畑清人、他４名、「スリー・ポイント・スリー・ピコセカンズ・エレクトリカル・パルス・ジェネレイション・フロム・ア・ディスチャージ・ベイスド・メタル・セミコンダクター・メタル・フォトディテクター（3.3 ps electrical pulse generation from a discharge-based metal-semiconductor-metal photodetector）」、エレクトロニクス・レターズ（Electronics Letters）、アイトリプルイー（IEEE）、２００５年１月、第４１巻、第１号、ｐｐ．３８−４０ リョウヘイ・ウラタ（R.Urata）、他４名、「アン・オプティカリィ・クロックト・トランジスター・アレイ・フォー・ハイスピード・アシンクロニャス・ラベル・スワッピング・フォーティギガビットパーセンコンズ・アンド・ビヨンド（An Optically Clocked Transistor Array for High-Speed Asynchronous Label Swapping: 40 Gb/s and Beyond）」、ジャーナル・オブ・ライトウェーブ・テクノロジー（JOURNAL OF LIGHTWAVE TECHNOLOGY）、アイトリプルイー（IEEE）、２００８年３月、第２６巻、第６号、ｐｐ．６９２−７０３ 石川裕士、他５名、「ア・ノーベル・オプティカリィ・クロックト・トランジスター・アレイ・ユージング・ディファレンシャル・オペレイション・フォー・パラレル・トゥ・シリアル・コンバージョン（A novel optically clocked transistor array using differential operation, for parallel-to-serial conversion）」、イーシーオーシー２０１０（ＥＣＯＣ ２０１０）

従来の光トリガ型差動トリガ方式パラレルシリアル変換回路では、回路上隣接するチャンネルブロックを集中定数的に動作させるため、物理的に近接させる必要があり、それに対応して２段構造の光ファイバアレイを用いて光トリガパルスを回路に照射することとなり、光学系のアライメント調整が困難になり、また部品コストが高価になるという問題点があった。

本発明は、上記課題を解決するためになされたもので、Ｎ個のチャンネルブロックが１列に配置された光トリガ型の光電子集積回路に対して、各チャンネルブロックの光受光部に光トリガパルスを所定のユニットインターバルずつ時間的にずらして照射する光電子集積回路用の光学系において、アライメント調整を容易にしつつ安価な部品を採用可能とすることを目的とする。

本発明は、Ｎ個（Ｎは２以上の整数）のチャンネルブロックが１列に配置された光電子集積回路に対して、各チャンネルブロックの光受光部に光トリガパルスを所定のユニットインターバルずつ時間的にずらして照射する光電子集積回路用の光学系であって、光トリガパルスをＮ分岐させる１：Ｎ光スプリッタと、前記ユニットインターバルずつ順次増大する光遅延量を有し、前記１：Ｎ光スプリッタのＮ個の出力端に１本ずつ接続されるＮ本の光遅延線と、Ｎ本の光ファイバ芯線を束ねて１列に配置したＮチャンネルファイバアレイとを備え、前記ユニットインターバルずつ順次増大する光遅延量を有するＮ本の光遅延線のうち、略半数の光遅延線が前記光電子集積回路上の対応するチャンネルブロックと同じ並びで昇順に前記Ｎチャンネルファイバアレイの光ファイバ芯線に接続され、残りの光遅延線が前記光電子集積回路上の対応するチャンネルブロックと同じ並びで降順に前記光ファイバ芯線に接続されることを特徴とするものである。

また、本発明の光電子集積回路用の光学系の１構成例において、前記光電子集積回路は、光トリガパルスをユニットインターバルずつ時間的にずれて受光するＮ個のチャンネルブロックのうち、略半数のチャンネルブロックが１列に昇順で配置され、残りのチャンネルブロックが前記略半数のチャンネルブロックの並びの中に１列に降順で配置されることを特徴とするものである。
また、本発明の光電子集積回路用の光学系の１構成例において、前記光電子集積回路は、前記昇順のチャンネルブロックと前記降順のチャンネルブロックとが１個ずつ交互に配置され、前記Ｎチャンネルファイバアレイの１列の光ファイバ芯線に対して、前記昇順の光遅延線と前記降順の光遅延線とが１本ずつ交互に接続されていることを特徴とするものである。
また、本発明の光電子集積回路用の光学系の１構成例において、前記光電子集積回路は、前記昇順のチャンネルブロックと前記降順のチャンネルブロックとが複数個ずつ交互に配置され、前記Ｎチャンネルファイバアレイの１列の光ファイバ芯線に対して、前記昇順の光遅延線と前記降順の光遅延線とが複数本ずつ交互に接続されていることを特徴とするものである。
また、本発明の光電子集積回路用の光学系の１構成例において、前記Ｎチャンネルファイバアレイは、前記Ｎ本の光ファイバ芯線をＶ溝基板を用いて固定したものである。
また、本発明の光電子集積回路用の光学系の１構成例において、前記Ｎ本の光遅延線として石英系導波路を使用することを特徴とするものである。
また、本発明の光電子集積回路用の光学系の１構成例において、前記１：Ｎ光スプリッタと前記Ｎ本の光遅延線とを石英系導波路で一体的に形成することを特徴とするものである。

本発明によれば、Ｎ個のチャンネルブロックが１列に配置された光電子集積回路に対して、光学系を１：Ｎ光スプリッタとＮ本の光遅延線とＮチャンネルファイバアレイとから構成し、ユニットインターバルずつ順次増大する光遅延量を有するＮ本の光遅延線のうち、略半数の光遅延線を光電子集積回路上の対応するチャンネルブロックと同じ並びで昇順にＮチャンネルファイバアレイの光ファイバ芯線に接続し、残りの光遅延線を光電子集積回路上の対応するチャンネルブロックと同じ並びで降順に光ファイバ芯線に接続することにより、光電子集積回路の各チャンネルブロックの光受光部に光トリガパルスを所定のユニットインターバルずつ時間的にずらして照射することができ、この光トリガパルスに基づき光電子集積回路で所定の電気信号の処理を行うことができる。本発明では、アライメント調整が困難でありながら高価な２列のファイバアレイを不要にし、アライメント調整が容易で安価な１列のファイバアレイを使用することができる。その結果、本発明では、実装の簡便化と部材費用の低減を実現することができる。

また、本発明では、Ｎチャンネルファイバアレイとして、Ｎ本の光ファイバ芯線をＶ溝基板を用いて固定したものを用いることにより、部材費用の低減をさらに推し進めることが可能となる。

また、本発明では、Ｎ本の光遅延線を光ファイバでなく石英系導波路で作製することにより、光遅延線の遅延量が隣接チャンネル間で単調な変化をしないために生じる光ファイバの嵩張りを抑えることができ、光学系の全体のサイズを縮小することができる。

また、本発明では、１：Ｎ光スプリッタとＮ本の光遅延線とを石英系導波路で一体的に形成することにより、光学系の全体のサイズの縮小をより一層推し進めることが可能となる。

本発明の光学系の構成を示す模式図である。 本発明の実施の形態に係る光学系の構成を示す模式図である。 本発明の実施の形態に係る１６チャンネルファイバアレイの断面図である。 従来の差動トリガ方式パラレルシリアル変換回路の構成を示す回路図である。 従来の差動入力型の差動トリガ方式パラレルシリアル変換回路の構成を示す回路図である。 従来の光学系の構成を示す模式図である。

［発明の原理］
図１は本発明の光学系の構成を示す模式図である。本発明の光学系は、光トリガパルス１０５をＮ分岐（Ｎは２以上の整数）させる１：Ｎ光スプリッタ１０１と、Ｎ本の光遅延線１０３−１〜１０３−Ｎと、Ｎ本の光ファイバ芯線１０６−１〜１０６−Ｎを束ねて１列に配置したＮチャンネルファイバアレイ１０２とから構成される。

光トリガパルス１０５は、１：Ｎ光スプリッタ１０１の入力端に入力され、１：Ｎ光スプリッタ１０１でＮ分岐される。Ｎ分岐された光トリガパルスは、それぞれ１：Ｎ光スプリッタ１０１のＮ個の出力端から出力される。１：Ｎ光スプリッタ１０１のＮ個の出力端には、光遅延線１０３−１〜１０３−Ｎが接続されている。

光遅延線１０３−１〜１０３−Ｎは、光遅延線１０３−１の光遅延量を基準（０ユニットインターバル）としたとき、光遅延線１０３−２の光遅延量が光遅延線１０３−１から見て１ユニットインターバル増大し、光遅延線１０３−３の光遅延量が光遅延線１０３−１から見て２ユニットインターバル増大し、最後の光遅延線１０３−Ｎの光遅延量が光遅延線１０３−１から見て（Ｎ−１）ユニットインターバル増大するというように、１ユニットインターバルずつ順次増大する光遅延量を有している。

本発明の光学系が光トリガパルスを照射する相手となるＯＥＩＣ１０４上には、それぞれ光受光部（図４、図６の例ではＭＳＭ−ＰＤ）を有するＮ個のチャンネルブロック４０１〜４０Ｎが集積されている。ただし、本実施の形態のＯＥＩＣ１０４では、従来のＯＥＩＣ３０４と異なり、各チャンネルブロック４０１〜４０Ｎが２列でなく、１列に配置されている。

すなわち、光トリガパルスを１ユニットインターバルずつ時間的にずれて受光するチャンネルブロック４０１〜４０Ｎのうち、略半数のチャンネルブロックが昇順に配置され、残りのチャンネルブロックが前記略半数のチャンネルブロックの並びの中に降順で配置されるようになっている。

図１の例では、略半数のチャンネルブロック４０１，４０２，４０３，・・・・が昇順に配置され、残りのチャンネルブロック４０Ｎ，４０（Ｎ−１），４０（Ｎ−２），・・・・が降順に配置されている。

つまり、昇順のチャンネルブロック４０１，４０２，４０３，・・・・と降順のチャンネルブロック４０Ｎ，４０（Ｎ−１），４０（Ｎ−２），・・・・とが１個ずつ交互に配置されている。ＯＥＩＣ１０４の一方の端に１番目のチャンネルブロック４０１が配置されるとすると、ＯＥＩＣ１０４の他方の端にはチャンネルブロック４０ｍが配置される。ここで、Ｎが偶数であれば、ｍ＝Ｎ／２＋１、Ｎが奇数であれば、ｍ＝（Ｎ＋１）／２である。

こうして、図４で説明した差動トリガ方式パラレルシリアル変換回路が集積されたＯＥＩＣ１０４において、第１チャンネルブロック４０１と第２チャンネルブロック４０２が近接して配置され、第２チャンネルブロック４０２と第３チャンネルブロック４０３が近接して配置され、かつ第１チャンネルブロック４０１と第Ｎチャンネルブロック４０Ｎが近接して配置されるというように、高速電気信号の受け渡しがあるチャンネルブロック同士が集中定数的に振る舞える距離で近接して配置される。

一方、Ｎチャンネルファイバアレイ１０２は、Ｎ本の光ファイバ芯線１０６−１〜１０６−Ｎを束ねて１列に配置したものである。そして、このＮチャンネルファイバアレイ１０２のＮ本の光ファイバ芯線１０６−１〜１０６−Ｎに光遅延線１０３−１〜１０３−Ｎが接続されるが、１ユニットインターバルずつ順次増大する光遅延量を有する光遅延線１０３−１〜１０３−Ｎのうち、前記略半数のチャンネルブロックと同数の光遅延線が対応するチャンネルブロックと同じ並びで昇順に光ファイバ芯線に接続され、残りの光遅延線が対応するチャンネルブロックと同じ並びで降順に光ファイバ芯線に接続されるようになっている。

図１の例では、略半数の光遅延線１０３−１，１０３−２，１０３−３，・・・・が昇順に光ファイバ芯線１０６−１，１０６−３，１０６−５，・・・・に接続され、残りの光遅延線１０３−Ｎ，１０３−（Ｎ−１），１０３−（Ｎ−２），・・・・が降順に光ファイバ芯線１０６−２，１０６−４，１０６−６に接続されている。

つまり、１列の光ファイバ芯線１０６−１〜１０６−Ｎに対して、昇順の光遅延線１０３−１，１０３−２，１０３−３，・・・・と降順の光遅延線１０３−Ｎ，１０３−（Ｎ−１），１０３−（Ｎ−２），・・・・とが１本ずつ交互に接続されている。Ｎチャンネルファイバアレイ１０２の一方の端の光ファイバ芯線１０６−１に光遅延線１０３−１が接続されるとすると、Ｎチャンネルファイバアレイ１０２の他方の端の光ファイバ芯線１０６−Ｎには光遅延線１０３−ｍが接続される。このときのｍについては上記で説明したとおりである。

以上のようにして、本発明の光学系では、ＯＥＩＣ１０４上の各チャンネルブロック４０１〜４０Ｎの光受光部に光トリガパルスを１ユニットインターバルずつ時間的にずらして照射することができる。第Ｎチャンネルブロック４０Ｎに光トリガパルスが与えられた１ユニットインターバル後には第１チャンネルブロック４０１に光トリガパルスが与えられる。同一のチャンネルブロックに対してはＮユニットインターバル周期で光トリガパルスが照射される。

本発明の光学系では、２列でなく１列のファイバアレイを使用することができる。これにより、アライメント調整が困難でありながら高価な２列のファイバアレイを不要にし、アライメント調整が容易で安価な１列のファイバアレイを使用することができるようになる。

なお、図１の例では、ＯＥＩＣ１０４の端に第１チャンネルブロック４０１を配置し、Ｎチャンネルファイバアレイ１０２の端の光ファイバ芯線１０６−１に光遅延線１０３−１を接続しているが、これに限るものではなく、ＯＥＩＣ１０４の端に第Ｎチャンネルブロック４０Ｎを配置し、Ｎチャンネルファイバアレイ１０２の端の光ファイバ芯線１０６−１に光遅延線１０３−Ｎを接続してもよい。

この場合は、ＯＥＩＣ１０４上にチャンネルブロック４０Ｎ，４０１，４０（Ｎ−１），４０２，４０（Ｎ−２），４０３，・・・・，４０ｍという順番でチャンネルブロックが１列に配置され、Ｎチャンネルファイバアレイ１０２の光ファイバ芯線１０６−１〜１０６−Ｎに光遅延線１０３−Ｎ，１０３−１，１０３−（Ｎ−１），１０３−２，１０３−（Ｎ−２），１０３−３，・・・・，１０３−ｍという順番で光遅延線が接続されることになる。

［実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図２は本発明の実施の形態に係る光学系の構成を示す模式図である。本実施の形態の光学系は、光トリガパルス２０５を１６分岐させる１：１６光スプリッタ２０１と、１６本の光ファイバにより構成される光遅延線２０３−１〜２０３−１６と、１６本の光ファイバ芯線２０６−１〜２０６−１６を束ねて１列に配置した１６チャンネルファイバアレイ２０２とから構成される。本実施の形態は、図１に示したＯＥＩＣと光学系の構成においてＮ＝１６の場合を示している。

１：１６光スプリッタ２０１は、石英系導波路で構成されている。光トリガパルス２０５は、１：１６光スプリッタ２０１の入力端に入力され、１：１６光スプリッタ２０１で１６分岐される。１６分岐された光トリガパルスは、それぞれ１：１６光スプリッタ２０１の１６個の出力端から出力される。１：１６光スプリッタ２０１の１６個の出力端には、光遅延線２０３−１〜２０３−１６が接続されている。

光遅延線２０３−１〜２０３−１６は、光遅延線２０３−１の光遅延量を基準（０ユニットインターバル）としたとき、光遅延線２０３−２の光遅延量が光遅延線２０３−１から見て１ユニットインターバル増大し、光遅延線２０３−３の光遅延量が光遅延線２０３−１から見て２ユニットインターバル増大し、最後の光遅延線２０３−１６の光遅延量が光遅延線２０３−１から見て１５ユニットインターバル増大するというように、１ユニットインターバルずつ順次増大する光遅延量を有している。

本実施の形態の光学系が光トリガパルスを照射する相手となるＯＥＩＣ２０４上には、それぞれ光受光部を有する１６個のチャンネルブロック４０１〜４０１６が集積されている。光トリガパルスを１ユニットインターバルずつ時間的にずれて受光するチャンネルブロック４０１〜４０１６のうち、半数のチャンネルブロック４０１，４０２，４０３，・・・・，４０８が昇順に配置され、残りのチャンネルブロック４０１６，４０１５，４０１４，・・・・，４０９が降順に配置されている。つまり、昇順のチャンネルブロック４０１，４０２，４０３，・・・・，４０８と降順のチャンネルブロック４０１６，４０１５，４０１４，・・・・，４０９とが１個ずつ交互に配置されている。

こうして、図４で説明した差動トリガ方式パラレルシリアル変換回路が集積されたＯＥＩＣ２０４において、集中定数的に結線されるべき各チャンネルのペア、すなわち第１チャンネルブロック４０１と第２チャンネルブロック４０２、第２チャンネルブロック４０２と第３チャンネルブロック４０３、第３チャンネルブロック４０３と第４チャンネルブロック４０４、第４チャンネルブロック４０４と第５チャンネルブロック４０５、
第５チャンネルブロック４０５と第６チャンネルブロック４０６、第６チャンネルブロック４０６と第７チャンネルブロック４０７、第７チャンネルブロック４０６と第８チャンネルブロック４０８、第８チャンネルブロック４０８と第９チャンネルブロック４０９、第９チャンネルブロック４０９と第１０チャンネルブロック４０１０、第１０チャンネルブロック４０１０と第１１チャンネルブロック４０１１、第１１チャンネルブロック４０１１と第１２チャンネルブロック４０１２、第１２チャンネルブロック４０１２と第１３チャンネルブロック４０１３、第１３チャンネルブロック４０１３と第１４チャンネルブロック４０１４、第１４チャンネルブロック４０１４と第１５チャンネルブロック４０１５、第１５チャンネルブロック４０１５と第１５チャンネルブロック４０１６、第１６チャンネルブロック４０１６と第１チャンネルブロック４０１が近接して配置される。

一方、１６チャンネルファイバアレイ２０２は、１６本の光ファイバ芯線２０６−１〜２０６−１６を束ねて１列に配置したものである。具体的には、１６チャンネルファイバアレイ２０２は、図３に示すようにＶ溝基板２０７とガラス製の押え板２０８で光ファイバ芯線２０６−１〜２０６−１６を挟むようにして固定したものである。

この１６チャンネルファイバアレイ２０２の１６本の光ファイバ芯線２０６−１〜２０６−１６に光遅延線２０３−１〜２０３−１６が接続されるが、１ユニットインターバルずつ順次増大する光遅延量を有する光遅延線２０３−１〜２０３−１６のうち、半数の光遅延線２０３−１，２０３−２，２０３−３，・・・・，２０３−８が対応するチャンネルブロック４０１，４０２，４０３，・・・・，４０８と同じ並びで昇順に光ファイバ芯線２０６−１，２０６−３，２０６−５，・・・・，２０６−１５に接続され、残りの光遅延線２０３−１６，２０３−１５，２０３−１４，・・・・，２０３−９が対応するチャンネルブロック４０１６，４０１５，４０１４，・・・・，４０９と同じ並びで降順に光ファイバ芯線２０６−２，２０６−４，２０６−６，・・・・，２０６−１６に接続されている。

つまり、１６チャンネルファイバアレイ２０２の１列の光ファイバ芯線２０６−１〜２０６−１６に対して、昇順の光遅延線２０３−１，２０３−２，２０３−３，・・・・，２０３−８と降順の光遅延線２０３−１６，２０３−１５，２０３−１４，・・・・，２０３−９とが１本ずつ交互に接続されている。

こうして、本実施の形態の光学系では、ＯＥＩＣ２０４上の各チャンネルブロック４０１〜４０１６の光受光部に光トリガパルスを１ユニットインターバルずつ時間的にずらして照射することができる。第１６チャンネルブロック４０１６に光トリガパルスが与えられた１ユニットインターバル後には第１チャンネルブロック４０１に光トリガパルスが与えられる。同一のチャンネルブロックに対しては１６ユニットインターバル周期で光トリガパルスが照射される。

本実施の形態によれば、発明の原理で説明したとおり、アライメント調整が困難でありながら高価な２列のファイバアレイを不要にし、アライメント調整が容易で安価な１列のファイバアレイを使用することができる。

図１の例で説明したとおり、ＯＥＩＣ２０４の端に第１６チャンネルブロック４０１６を配置し、１６チャンネルファイバアレイ２０２の端の光ファイバ芯線２０６−１に光遅延線２０３−１６を接続してもよい。この場合は、ＯＥＩＣ２０４上にチャンネルブロック４０１６，４０１，４０１５，４０２，４０１４，４０３，４０１３，４０４，４０１２，４０５，４０１１，４０６，４０１０，４０７，４０９，４０８という順番でチャンネルブロックが配置され、１６チャンネルファイバアレイ２０２の光ファイバ芯線２０６−１〜２０６−１６に光遅延線２０３−１６，２０３−１，２０３−１５，２０３−２，２０３−１４，２０３−３，２０３−１３，２０３−４，２０３−１２，２０３−５，２０３−１１，２０３−６，２０３−１０，２０３−７，２０３−９，２０３−８という順番で光遅延線が接続されることになる。

また、本実施の形態では、１６チャンネルの例を挙げたが、他のチャンネル数に本発明を適用できることは言うまでもない。
また、本実施の形態では、ＯＥＩＣ２０４上に昇順のチャンネルブロック４０１，４０２，４０３，・・・・，４０８と降順のチャンネルブロック４０１６，４０１５，４０１４，・・・・，４０９とを１個ずつ交互に配置し、１列の光ファイバ芯線２０６−１〜２０６−１６に対して、昇順の光遅延線２０３−１，２０３−２，２０３−３，・・・・，２０３−８と降順の光遅延線２０３−１６，２０３−１５，２０３−１４，・・・・，２０３−９とを１本ずつ交互に接続したが、このようなチャンネルブロックの配置状態と光遅延線の結線状態とは、ＯＥＩＣ２０４における高い周波数領域での動作を念頭としたものであり、十分に低い周波数領域での動作であれば、他のチャンネルブロックの配置状態と光遅延線の結線状態とを選択するようにしてもよい。

他の例としては、ＯＥＩＣ２０４上に昇順のチャンネルブロックと降順のチャンネルブロックとを２個ずつ交互に配置する例がある。この場合は、ＯＥＩＣ２０４上に４０１，４０２，４０１６，４０１５，４０３，４０４，４０１４，４０１３，４０５，４０６，４０１２，４０１１，４０７，４０８，４０１０，４０９の順でチャンネルブロックを１列に配置し、１列の光ファイバ芯線２０６−１〜２０６−１６に対して、２０３−１，２０３−２，２０３−１６，２０３−１５，２０３−３，２０３−４，２０３−１４，２０３−１３，２０３−５，２０３−６，２０３−１２，２０３−１１，２０３−７，２０３−８，２０３−１０，２０３−９の順で光遅延線を接続すればよい。また、ＯＥＩＣ２０４上に昇順のチャンネルブロックと降順のチャンネルブロックとを３個ずつ交互に配置してもよい。

また、本実施の形態では、光遅延線２０３−１〜２０３−１６が光ファイバで構成されるとしたが、光遅延線２０３−１〜２０３−１６を石英系光導波路で実現することも可能である。

また、本実施の形態では、１：１６光スプリッタ２０１と光遅延線２０３−１〜２０３−１６とを異なる部品として示したが、１：１６光スプリッタ２０１と光遅延線２０３−１〜２０３−１６の両者を石英系光導波路で構成し、かつ、両者をモノリシックに一体的に構成することも可能である。これにより、光学系全体のコンパクト化を容易に実現することができる。

また、本実施の形態では、１６チャンネルファイバアレイ２０２として、１６本の光ファイバ芯線２０６−１〜２０６−１６をＶ溝基板２０７で固定するものを用いたが、別種の構成部品によるファイバアレイを用いてもよく、例えば石英系光導波路でも実現可能である。

本発明は、光トリガ型分布定数回路である光電子集積回路に光トリガパルスを照射する光学系の技術に適用することができる。

１０１…１：Ｎ光スプリッタ、１０２…Ｎチャンネルファイバアレイ、１０３−１〜１０３−Ｎ，２０３−１〜２０３−１６…光遅延線、１０４，２０４…光電子集積回路、１０５，２０５…光トリガパルス、１０６−１〜１０６−Ｎ，２０６−１〜２０６−Ｎ…光ファイバ芯線、２０１…１：１６光スプリッタ２０１と、２０２…１６チャンネルファイバアレイ、２０７…Ｖ溝基板、２０８…押え板。

本発明は、Ｎ個（Ｎは２以上の整数）のチャンネルブロックが１列に配置された光電子集積回路に対して、各チャンネルブロックの光受光部に光トリガパルスを所定のユニットインターバルずつ時間的にずらして照射する光電子集積回路用の光学系であって、光トリガパルスをＮ分岐させる１：Ｎ光スプリッタと、前記ユニットインターバルずつ順次増大する光遅延量を有し、前記１：Ｎ光スプリッタのＮ個の出力端に１本ずつ接続されるＮ本の光遅延線と、Ｎ本の光ファイバ芯線を束ねて１列に配置したＮチャンネルファイバアレイとを備え、前記光電子集積回路は、前記Ｎ個のチャンネルブロックがユニットインターバルずつ時間的にずらして照射される光トリガパルスに応じた動作の順に１本の信号出力ラインに並列に接続されたパラレルシリアル変換回路であり、前記光トリガパルスに応じた動作の順序および前記光遅延線の光遅延量が増大する順序を昇順とし、昇順と逆の順序を降順としたとき、前記Ｎ個のチャンネルブロックのうち、略半数の第１のチャンネルブロックが１列に昇順で配置され、残りの第２のチャンネルブロックが前記第１のチャンネルブロックの並びの中に１列に降順で配置され、前記第１のチャンネルブロックと前記第２のチャンネルブロックとが１個ずつ交互に配置され、前記Ｎ本の光遅延線のうち、略半数の光遅延線が前記光電子集積回路上の対応する第１のチャンネルブロックと同じ並びで昇順に前記Ｎチャンネルファイバアレイの光ファイバ芯線に接続され、残りの光遅延線が前記光電子集積回路上の対応する第２のチャンネルブロックと同じ並びで降順に前記光ファイバ芯線に接続され、前記Ｎチャンネルファイバアレイの１列の光ファイバ芯線に対して、前記昇順の光遅延線と前記降順の光遅延線とが１本ずつ交互に接続されていることを特徴とするものである。

また、本発明は、Ｎ個（Ｎは２以上の整数）のチャンネルブロックが１列に配置された光電子集積回路に対して、各チャンネルブロックの光受光部に光トリガパルスを所定のユニットインターバルずつ時間的にずらして照射する光電子集積回路用の光学系であって、光トリガパルスをＮ分岐させる１：Ｎ光スプリッタと、前記ユニットインターバルずつ順次増大する光遅延量を有し、前記１：Ｎ光スプリッタのＮ個の出力端に１本ずつ接続されるＮ本の光遅延線と、Ｎ本の光ファイバ芯線を束ねて１列に配置したＮチャンネルファイバアレイとを備え、前記光電子集積回路は、前記Ｎ個のチャンネルブロックがユニットインターバルずつ時間的にずらして照射される光トリガパルスに応じた動作の順に１本の信号出力ラインに並列に接続されたパラレルシリアル変換回路であり、前記光トリガパルスに応じた動作の順序および前記光遅延線の光遅延量が増大する順序を昇順とし、昇順と逆の順序を降順としたとき、前記Ｎ個のチャンネルブロックのうち、略半数の第１のチャンネルブロックが１列に昇順で配置され、残りの第２のチャンネルブロックが前記第１のチャンネルブロックの並びの中に１列に降順で配置され、前記第１のチャンネルブロックと前記第２のチャンネルブロックとが複数個ずつ交互に配置され、前記Ｎ本の光遅延線のうち、略半数の光遅延線が前記光電子集積回路上の対応する第１のチャンネルブロックと同じ並びで昇順に前記Ｎチャンネルファイバアレイの光ファイバ芯線に接続され、残りの光遅延線が前記光電子集積回路上の対応する第２のチャンネルブロックと同じ並びで降順に前記光ファイバ芯線に接続され、前記Ｎチャンネルファイバアレイの１列の光ファイバ芯線に対して、前記昇順の光遅延線と前記降順の光遅延線とが複数本ずつ交互に接続されていることを特徴とするものである。
また、本発明の光電子集積回路用の光学系の１構成例において、前記Ｎチャンネルファイバアレイは、前記Ｎ本の光ファイバ芯線をＶ溝基板を用いて固定したものである。
また、本発明の光電子集積回路用の光学系の１構成例において、前記Ｎ本の光遅延線として石英系導波路を使用することを特徴とするものである。
また、本発明の光電子集積回路用の光学系の１構成例において、前記１：Ｎ光スプリッタと前記Ｎ本の光遅延線とを石英系導波路で一体的に形成することを特徴とするものである。

Claims (7)

1. Ｎ個（Ｎは２以上の整数）のチャンネルブロックが１列に配置された光電子集積回路に対して、各チャンネルブロックの光受光部に光トリガパルスを所定のユニットインターバルずつ時間的にずらして照射する光電子集積回路用の光学系であって、
   光トリガパルスをＮ分岐させる１：Ｎ光スプリッタと、
   前記ユニットインターバルずつ順次増大する光遅延量を有し、前記１：Ｎ光スプリッタのＮ個の出力端に１本ずつ接続されるＮ本の光遅延線と、
   Ｎ本の光ファイバ芯線を束ねて１列に配置したＮチャンネルファイバアレイとを備え、
   前記ユニットインターバルずつ順次増大する光遅延量を有するＮ本の光遅延線のうち、略半数の光遅延線が前記光電子集積回路上の対応するチャンネルブロックと同じ並びで昇順に前記Ｎチャンネルファイバアレイの光ファイバ芯線に接続され、残りの光遅延線が前記光電子集積回路上の対応するチャンネルブロックと同じ並びで降順に前記光ファイバ芯線に接続されることを特徴とする光電子集積回路用の光学系。
2. 請求項１記載の光電子集積回路用の光学系において、
   前記光電子集積回路は、光トリガパルスをユニットインターバルずつ時間的にずれて受光するＮ個のチャンネルブロックのうち、略半数のチャンネルブロックが１列に昇順で配置され、残りのチャンネルブロックが前記略半数のチャンネルブロックの並びの中に１列に降順で配置されることを特徴とする光電子集積回路用の光学系。
3. 請求項２記載の光電子集積回路用の光学系において、
   前記光電子集積回路は、前記昇順のチャンネルブロックと前記降順のチャンネルブロックとが１個ずつ交互に配置され、
   前記Ｎチャンネルファイバアレイの１列の光ファイバ芯線に対して、前記昇順の光遅延線と前記降順の光遅延線とが１本ずつ交互に接続されていることを特徴とする光電子集積回路用の光学系。
4. 請求項２記載の光電子集積回路用の光学系において、
   前記光電子集積回路は、前記昇順のチャンネルブロックと前記降順のチャンネルブロックとが複数個ずつ交互に配置され、
   前記Ｎチャンネルファイバアレイの１列の光ファイバ芯線に対して、前記昇順の光遅延線と前記降順の光遅延線とが複数本ずつ交互に接続されていることを特徴とする光電子集積回路用の光学系。
5. 請求項１乃至４のいずれか１項に記載の光電子集積回路用の光学系において、
   前記Ｎチャンネルファイバアレイは、前記Ｎ本の光ファイバ芯線をＶ溝基板を用いて固定したものであることを特徴とする光電子集積回路用の光学系。
6. 請求項１乃至５のいずれか１項に記載の光電子集積回路用の光学系において、
   前記Ｎ本の光遅延線として石英系導波路を使用することを特徴とする光電子集積回路用の光学系。
7. 請求項１乃至６のいずれか１項に記載の光電子集積回路用の光学系において、
   前記１：Ｎ光スプリッタと前記Ｎ本の光遅延線とを石英系導波路で一体的に形成することを特徴とする光電子集積回路用の光学系。