JP6701443B2 - 信号処理回路、それを用いた分散メモリ、ｒｏｍおよびｄａｃ - Google Patents

信号処理回路、それを用いた分散メモリ、ｒｏｍおよびｄａｃ Download PDF

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Description

本発明は、複数ビットのワードを認識するための信号処理回路、それを用いた分散メモリ、ＲＯＭおよびＤＡＣに関する。
通信トラフィック需要の大幅な増加に対応するため、伝送システムのデータ速度は著しく増加している。現在では、毎秒数十〜数百ギガビットのデータを処理する伝送システムを求めるのが普通となっており、データ伝送速度への要求は、過去１０年と比較しても飛躍的な変化を遂げている。
このような高速のデータ信号は、電気的には短い距離しか伝送できないが、光搬送波を用いれば、光リンクの帯域と低損失性が保たれる限り、長い距離を伝送することができる。これら光信号として伝送された高速のデータ信号は、受信側で信号処理に適した電気信号に変換される。高速なデータ信号の電気処理としては従来のビット毎のデータ処理が唯一の確実な方法であるが、そのことがデータ伝送高速化という課題の解決を難しくする要因となっている。
高速なデータ速度のビットを低速の電気回路で処理する一般的な手段として、これらのビットをシリアル−パラレル変換する方法がある。図１に、例として、Ｎ個の変換チャネルを持つシリアル−パラレル変換器２を示す。伝送路１から光信号としてシリアル−パラレル変換器２に入力される全てのビット信号は、Ｎ個の連続したビット信号で構成されたグループの連なりとなっている。シリアル−パラレル変換器２の変換チャネルは、１つのグループに含まれるＮ個のビット信号をそれぞれ個別に電気信号に変換し、続いて、後続のグループのＮ個のビット信号を同様にそれぞれ個別に電気信号に変換する。このように、各変換チャネルは、１つのグループにつき１回動作し、各変換チャネルから出力されるビット信号はそれぞれＮ倍に延伸される。すなわち、変換後のビット信号の速度はビット数Ｎに依存し、Ｎが大きいほど遅くなる。
シリアル−パラレル変換器２の各チャネルの出力はその前のチャネルと較べてわずかな時間差を持ち、これが最初に処理されるチャネルに対する到着時間の遅れとなる。この時間差は、遅延回路により最後に処理されるチャネルから順に、漸増する遅延を各チャネルに与えることにより補正することができる。これにより、変換されたＮ個のビットを同時に生成することが可能となり、全てのビットを単一のラッチ信号と同時に論理回路４に入力することができる。
このように高速なデータ速度のビット信号は、シリアル−パラレル変換法を用いることで低速な電気回路と接続することができ、その処理速度は、電気回路の速度に依存する。この電気回路の処理速度は、主に回路を構成するトランジスタによって制限される。シリコンＣＭＯＳトランジスタは、非常に信頼性が高く、エネルギー効率がよいトランジスタとして、デジタル処理回路に用いられている。ＣＭＯＳトランジスタの速度を高めるには、トランジスタのサイズ、特にゲートチャネルの幅を小さくすることが有効である。
特許第５９２２２７７号公報 特許第５９３７７１９号公報
Michael R. Watts, William A. Zortman, Douglas C. Trotter, Ralph W. Young, and Anthony L. Lentine, "Vertical junction silicon microdisk modulators and switches," Opt. Express 19, 21989-22003, (2011). R. W. Going, J. Loo, T. J. K. Liu and M. C. Wu, "Germanium Gate PhotoMOSFET Integrated to Silicon Photonics," in IEEE Journal of Selected Topics in Quantum Electronics, vol. 20, no. 4, pp. 1-7, July-Aug. 2014. Hiroshi Ishikawa, Tatsushi Nakahara, Hiroki Sugiyama and Ryo Takahashi, "A parallel-to-serial converter based on a differentially-operated optically clocked transistor array, " IEICE Electronics Express, Vol. 10, No. 20, pp. 1-6, (2013).
しかしながら、サイズの縮小が物理的な限界に近づくにつれて、トランジスタの高速化は困難になりつつある。幾何学的な取組みは数年前に限界に達しており、現在は、数ナノメートルの有効ゲート幅を持つトランジスタの製造技術を向上させる取り組みが進んでいるが、これ以上の微細化による高速化は容易ではない。
本発明は、このような事情に鑑みてなされたもので、その目的とするところは、トランジスタの速度のみに依存せず、信号処理方法の改善によって、データ伝送の高速化を実現することにある。具体的には、複数のビット信号からなる入力ワードのビット組み合わせに基づいて空間的に異なる出力ポートから出力される出力信号を生成する信号処理回路、それを用いた分散メモリ、ＲＯＭおよびＤＡＣを提供することにより、これを実現する。
上記の課題を解決するために、本発明の一態様は、信号処理回路であって、Ｎビットの入力ワードが入力される１つのシリアルポートと、２N通りのビット組み合わせに一意対応し、空間的に分離された２N個の第１出力ポートと、前記シリアルポートから入力された前記入力ワードのビット毎に対応する決定段階を含み、前記入力ワードの各ワードに対応する出力を前記第１出力ポートの１つから出力する認識回路であって、前記入力ワードのビット毎に前記ビットの状態を示す制御信号である光パルスを生成してビット毎に出力するシリアル−パラレル変換器を含み、前記決定段階は電気パルスが入力されてアクティブ化されたとき、前記入力ワードの対応するビットの状態を示す前記光パルスに応じて２つの第２出力ポートの一方に電気パルスを出力する決定ユニットを含み、前記決定ユニットの２つの前記第２出力ポートは、隣接する下位のビットに対応する異なる前記決定ユニットにそれぞれ接続され、前記入力ワードの最下位ビットに対応する前記決定ユニットの前記第２出力ポートが前記第１出力ポートに接続された、前記認識回路と、を備えたことを特徴とする。
本発明の別の態様では、さらに前記最下位ビットに対応する前記決定ユニットは、前記決定ユニットの出力ポート毎に、出力する電気パルスの持続時間が所定の観察期間と所定の時間的重なりを有するように設定されていることを特徴とする。
本発明の別の態様では、前記決定ユニットは、上位のビットに対応する前記決定ユニットから出力され前記電気パルスによって変調されて前記光パルスを偏向する光共振器回路と、前記光共振器回路が偏向した前記光パルスから第２電気パルスを生成する光受信器回路と、前記光受信器回路から出力された第２電気パルスに基づき前記電気パルスを出力する前記第２出力ポートを決定する論理回路とを備えたことを特徴とする。
本発明の別の態様では、さらに前記光共振器回路は、垂直接合型のマイクロディスク構造であることを特徴とする。
本発明の別の態様では、さらに前記光受信器回路は、ＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）フォトディテクタを用いた放電ベースの回路であることを特徴とする。
本発明の別の一態様は、分散メモリであって、本発明の一態様の信号処理回路と、前記信号処理回路の前記２N個の第１出力ポートと一意対応した２N個のＲＡＭチップであって、前記第１出力ポートから電気パルスが出力されたときにのみアクティブになる２N個のＲＡＭチップと、入力アドレス信号をＮビットの第１の部分とＭビットの第２の部分で構成し、前記第１の部分を前記信号処理回路で認識し、前記第２の部分を前記２N個のＲＡＭチップで認識する信号分離回路と、を備えたことを特徴とする。
本発明の別の態様では、さらに前記入力アドレス信号の第１の部分と第２の部分を分離し、前記第１の部分を前記信号処理回路に入力し、前記第２の部分を前記２N個のＲＡＭチップに入力することを特徴とする。
本発明の別の態様では、さらに前記入力アドレス信号を、前記信号処理回路と前記２N個のＲＡＭチップとの両方に入力し、前記信号処理回路が、前記入力アドレス信号のうち第１の部分のみを認識し、前記２N個のＲＡＭチップが、前記入力アドレス信号の第２の部分と同期するゲートパルス信号を用いて、前記入力アドレス信号の第２の部分のみを認識することを特徴とする。
本発明の別の一態様は、ＲＯＭであって、入力アドレス信号からメモリアドレスを復号する、本発明の一態様の信号処理回路により構成された第１および第２のデコーダと、前記第１および第２のデコーダと接続され、復号された前記メモリアドレスに対応する２次元に配列された複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイの各メモリセルと接続され、前記第１および第２のデコーダにより指定されたメモリセルからデータを出力する出力センサと、を備えたことを特徴とする。
本発明の別の一態様は、ＤＡＣであって、本発明の一態様の信号処理回路と、前記信号処理回路の前記２N個の第１出力ポートと一意対応した２N個の入力ポートを含むアナログ出力電圧発生器であって、前記２N個の入力ポートは、２N個の出力電圧レベルの電圧の発生を制御し、前記第１出力ポートから電気パルスが出力されたときにのみ所定の出力電圧レベルの電圧をアナログ出力電圧発生器において発生させる、アナログ出力電圧発生器と、を備えたことを特徴とする。
本発明は、複数の超高速ビット信号からなる入力ワードのビット組み合わせに基づいて空間的に異なる出力ポートから出力される出力信号を生成することができる。ＣＭＯＳ論理ゲートを用いた従来のビット毎の処理方式では入力ワードを段階的に処理することしかできないが、本発明では、個々のビット信号の速度を落とすことなく、ビット組み合わせを一括認識することのできる信号を１つだけＣＭＯＳの処理速度に対応する速度で生成することができる。これにより、トランジスタの速度を向上させることなく、最終出力処理を高速化することができる。また、この大規模分散メモリ、超高速ＲＯＭおよび高性能ＤＡＣが実現できる。
Ｎ個の変換チャネルを持つシリアル−パラレル変換器の処理を模式的に示す図である。 本発明の一実施形態に係る認識回路の連続するＮビット長の入力ワードに対する処理を模式的に示す図である。 バーストモードに対応した入力ワードを示す図である。 本発明の一実施形態に係る４ビットのワードを処理可能な認識回路の構成を模式的に示す図である。 ４ビットで表される入力ワードを１０進数で表される出力に対応付ける方法を説明する図である。 本発明の一実施形態に係る認識回路が備える、一般化した決定段階Ｓｎに属するｉ個番目の決定ユニットＵn,iを模式的に示す図である。 本発明の一実施形態に係る認識回路であって、時系列上の並びが「１１０１」である４ビットの入力ワードを処理する認識回路の構成を模式的に示す図である。 本発明の一実施形態に係る認識回路において時系列上の並びが「１１０１」である４ビットの入力ワードを処理する際の、認識回路内の信号生成シーケンスを説明するために簡略化した時系列図である。 本発明の一実施形態に係る認識回路において時系列上の並びが「１０００００」である６ビットの入力ワードを処理する際の、認識回路内の信号生成シーケンスを説明するために簡略化した時系列図である。 本発明の一実施形態に係る認識回路において決定ユニットとして用いる光電気混載回路の一構成を示す図である。 本発明の一実施形態に係る認識回路において決定ユニットとして用いる光電気混載回路の一構成を示す図である。 本発明の実施形態２に係る大規模分散メモリのスイッチを用いてメモリアドレス信号を分離する構成例を示す図である。 本発明の実施形態２に係る大規模分散メモリのスプリッタを用いてメモリアドレス信号全体を分配する構成例を示す図である。 メモリアドレス信号、および認識回路およびＲＡＭチップからの出力信号の時系列図である。 本発明の実施形態３に係る超高速アクセスを持つ超高速リードオンリーメモリ（ＲＯＭ）チップの構成を示す図である。 本発明の実施形態４に係る高性能デジタルアナログコンバータ（ＤＡＣ）の構成を示す図である。
以下、本発明の実施の形態について、詳細に説明する。
（実施形態１）
図２Ａに、本発明の実施形態１に係る認識回路１００の連続するＮビット長の入力ワードに対する処理を模式的に示す。この認識回路１００は、高速のビット信号が入力される１つのシリアルポートを備え、かつ、Ｎビットの入力ワードを認識し、２N通りのビット組み合わせに一意対応する２N個の出力ポートを備えている。認識回路１００の出力ポートは、電気回路２００の２N個の入力ポートに接続されている。
シリアルポートに信号が入力されていない状態では全ての出力は常にＬｏｗレベルの状態にあり、ワードを構成するビット信号が認識回路１００のシリアルポートに入力されると、そのワードのビット組み合わせに対応する１つの出力ポートだけがＨｉｇｈレベルの状態になる。認識回路１００はリアルタイムで作動し、Ｎビットのワードが入力されると直ちに対応する出力ポートがＨｉｇｈレベルになり、出力を低速な電気回路に接続するのに十分な持続時間の間、Ｈｉｇｈレベルの状態を保つ。
また、この認識回路１００は２種類の動作モードに対応し、回路を設計する際に、アプリケーションに合わせてどちらか一方のモードを選択することができる。
１つめのモードは、入力ワードを長い休止を挟んで分離する「単一・短時間動作」である。その一形態として、バーストモードパケットのラベル認識処理の例を説明する。図２Ｂに、バーストモードに対応した入力ワードを示す。図２Ｂに示す通り、各入力ワードは、ヘッダ形式のラベルとそれに続くペイロードで構成され、時間Ｔｗｏｒｄで通過する。入力ワード間の間隔は、各入力ワードの通過時間Ｔｗｏｒｄよりも長い時間Ｔｎｅｘｔに設定され、各入力ワードがガード時間Ｔｇｕａｒｄで時間的に分離されている。認識回路１００は、入力ワードのラベルを認識するときに動作し、その処理の後は、ペイロードの通過時間Ｔｐａｙｌｏａｄとガード時間Ｔｇｕａｒｄが経過して次の入力ワードのラベルが来るまで動作しない。このため、認識回路１００の最終段階において出力される電気信号は、反応時間についての許容値を広く取ることができる。
具体的には、上記のようなバーストモードパケットのラベル認識処理を高速に実施する場合、出力電気信号の急峻な立ち上がりは必要であるものの、立ち下がりについては緩やかにすることができる。これにより、信号処理回路の設計の自由度を大きくすることができる。一方で、１つめのモードにおいては、ワードが任意のタイミングで入力されるため、認識回路１００のシリアル−パラレル変換部（図３の１１０）をバーストモード動作に対応するように設計する必要がある。
２つめのモードは、連続して入力される複数のワードを識別する「繰り返し動作」である。その一形態として、デジタル−アナログ変換回路（ＤＡＣ）の例を説明する。ＤＡＣでは、認識回路１００に連続したビット列、すなわちラベル、ガード時間Ｔｇｕａｒｄが無く、ペイロードのみが連続するような信号が入力される。認識回路１００は、連続したＮ個のビット毎に、単一の信号を生成して出力する動作を繰り返す。それぞれの「Ｎ個のビット」に対応する出力信号は、Ｎ個のビットの持続時間内に収まるよう制約される。このため、認識回路１００の最終段階は、急峻な立ち下がりをもつ電気信号を生成するよう設計する必要がある。一方で、２つめのモードでは、認識回路１００をバーストモードに対応させる必要がないため、認識回路１００のシリアル−パラレル変換部は、入力ビットが電気信号である場合、従来型のデシリアライザを用いて構成することができる。なお、従来型のデシリアライザを用いた場合は、並列化されたビット信号を光パルスＣｓｔａｇｅに変換する必要がある。
２つめのモードにおいて、出力の最大持続時間は１つの入力ワードに対する持続時間、すなわち１つの入力ビット信号の持続時間をＮ倍したものと等しい。図２Ａに示す認識回路でビット数Ｎ＝８の場合、回路の出力ポート数は２8＝２５６個になる。ビット組み合わせが異なる２つのワードが連続して回路に入力した場合、それぞれのワードのビット組合せに対応する２つの出力ポートがＨｉｇｈレベルの状態になる。
ここで、認識回路１００がＮ個の連続した高速のビット信号を処理する場合を考える。シリアル−パラレル変換を実施すると、全てのビット信号は速度を落として電気回路３００に入力される。電気回路は入力されたＮ個のビット信号を処理するが、従来はこれらのビット信号に対する論理演算を低速な複数のクロック周期で実施していた。これに対し本発明では、これらの個々のビット信号の速度を電気回路の処理速度に合わせて低下させることなく、入力されたワードのビット組み合わせに基づいて、ビット組み合わせに対応する空間的に分離された出力ポートに出力信号を生成する。この出力ポートから出力される信号の持続時間は、１つのワード分の持続時間、すなわち全てのビット信号分の持続時間に対応しているため、低速な電気回路の速度に合わせることが十分可能な長さである。この場合、生成した信号が出力される出力ポートには全てのビット信号の集合情報、すなわちビット組み合わせの情報が含まれるため、従来と較べてクロック周期を消費せずに済み、電気回路での処理を簡素化することができる。
この手法は、複数の連続したＮビットのワードを処理する時に、さらに力を発揮する。いくつかの論理演算を行う必要のあるＭ個のワードについて、各ワードをビット組み合わせに応じて空間的に異なる出力ポートに出力される信号に変換し、このＭ個の連続した低速な信号を処理することのできる論理回路が演算を実行する場合を考える。
図２Ａに示すように、認識回路１００の２N個の出力ポートは、演算を行う論理回路を構成する電気回路２００に接続している。Ｍ個の各ワードに対応する出力は、連続的に電気回路に入力される。最初の入力が最初の処理結果となるが、次の入力はその１つ前の結果を用いて処理され、全ての演算が終了するまで更新される。これにより、低速な電気回路で超高速なビットの処理時間を削減することが可能な、ワード毎の処理方式を確立する。
以下、本発明の実施の形態について図を参照して説明する。図３に、４ビットのワードを処理可能な認識回路１００の構成を模式的に示す。本発明の一実施形態に係る認識回路１００は、シリアル−パラレル変換器１１０および決定回路１２０の２つの主要な機能ブロックで構成される。シリアル−パラレル変換器１１０の各変換チャネルの出力は、決定回路１２０の所定の決定段階Ｓを制御する。
最も重要な最上位ビットは、その状態がＨｉｇｈレベルかＬｏｗレベルかにより、最終的な出力が８未満か、８以上かを決定する。従って、最上位のビットの値が分かれば、最終出力が取り得る値の候補を半分にすることができる。残った値の候補についても、次に上位のビットの状態が分かればそれを半分にすることができ、つまり最終出力の値の候補を１／４に絞り込むことができる。この手順を最下位ビットまで繰り返すことにより、適切でない出力の可能性を連続的に排斥し、ワードを正しい出力に変換する、すなわちワードのビット組み合わせに対応した出力ポートからの出力のみをＨｉｇｈレベルの状態にすることが可能となる。このことから、決定回路１２０は下記のように構成する。
最上位ビットに対応する決定段階Ｓ１は決定ユニットＵ1,1を１つ含み、最上位ビットから１つ下位のビットに対応する決定段階Ｓ２は２つの決定ユニットＵ2,1、Ｕ2,2を含み、さらに１つ下位のビットに対応する決定段階Ｓ３は４つの決定ユニットＵ3,1〜Ｕ3,4を含む。最下位ビットに対応する決定段階Ｓ４は、８つの決定ユニットＵ4,1〜Ｕ4,8を含む。
最上位のビットに対応する決定段階Ｓ１における決定ユニットＵ1,1の２つの出力ポートは、一方が２番目に上位のビットに対応する決定段階Ｓ２の決定ユニットＵ2,1に接続され、他方が決定ユニットＵ2,2に接続されている。同様に、決定段階Ｓ２の決定ユニットＵ2,1、Ｕ2,2の４つの出力ポートは、３番目に上位のビットに対応する決定段階Ｓ３の４つの決定ユニットＵ3,1〜Ｕ3,4に接続され、決定段階Ｓ３の４つの決定ユニットＵ3,1〜Ｕ3,4の８つの出力ポートは、最下位のビットに対応する決定段階Ｓ４の８つの決定ユニットＵ4,1〜Ｕ4,8に接続されている。
最初の決定段階Ｓ１の決定ユニットＵ1,1は、シリアル−パラレル変換器１１０の最上位のビット信号を変換する変換チャネルで生成された制御信号Ｃ１に基づいて、２つある出力ポートのうちの一方をＨｉｇｈレベルにする。決定ユニットＵ1,1の出力の一方がＨｉｇｈレベルにされると、２段目の決定段階Ｓ２の２つの決定ユニットＵ2,1、Ｕ2,2のうちの一方だけをアクティブ化する。そのアクティブ化された決定ユニットＵ2,1又はＵ2,2は、シリアル−パラレル変換器１１０の２番目に上位のビット信号を変換する変換チャネルで生成された制御信号Ｃ２に基づいて、２つある出力ポートのうちの一方をＨｉｇｈレベルにする。これら処理により、２段目の決定段階Ｓ２が選び得る４つの出力ポートのうちの１つだけがＨｉｇｈレベルになり、さらに空間的に分離された出力ポートに信号が生成されて、最終出力が取り得る可能性を１／４に絞り込む。同様に、２段目の決定段階Ｓ２からのＨｉｇｈレベルの信号によって、３段目の決定段階Ｓ３の４つの決定ユニットＵ3,1〜Ｕ3,4のうちの１つがアクティブ化される。そしてそのアクティブ化された決定ユニットＵ3,1〜Ｕ3,4のうちの１つは、シリアル−パラレル変換器１１０の３番目に上位のビット信号を変換する変換チャネルで生成された制御信号Ｃ３に基づいて、２つある出力ポートのうちの一方をＨｉｇｈレベルにする。４段目の決定段階Ｓ４の８つの決定ユニットＵ4,1〜Ｕ4,8もいずれか１つが３段目の決定段階Ｓ３からのＨｉｇｈレベルの信号によってアクティブ化され、シリアル−パラレル変換器１１０の最下位のビット信号を変換する変換チャネルで生成された制御信号Ｃ４に基づいて、２つある出力ポートのうちの一方をＨｉｇｈレベルにする。
このようにして、４ビットのワードのビット組み合わせに対応する１６個の出力ポートのうちの１つの出力をＨｉｇｈレベルにすることができる。例えば、図４に示す４ビットのワード「１１１０」を認識回路１００に入力した場合、異なるバイナリの組み合わせを、十進数の０から１５の整数の１つである「１４」に対応させることができる。
本発明の認識回路１００は、上記４ビットのワードの処理に限定されず、任意のビット組み合わせを有するＮビットのワードについても、上記手順を同様に繰り返し実行することで、ワード毎のビット組み合わせに対応する出力ポートの出力のみをＨｉｇｈレベルの状態することができる。このとき、シリアル−パラレル変換器１１０はワードを構成する各ビットに対応するＮ個の変換チャネルを有し、決定回路１２０はシリアル−パラレル変換器１１０のＮ個の変換チャネルに対応するＮ段の決定段階Ｓ1〜ＳNを有する構成とする。
Ｎ段の決定段階Ｓ1〜ＳNは、最上位のビットに対応する決定段階Ｓ1を１段目とすると、２s（ｓ＝０、１、２、・・・、Ｎ-１）の位のビットに対応する（Ｎ-ｉ）段目の決定段階Ｓ(N-s)は、２N-1-s個の決定ユニットＵを含み、Ｎ番目の決定段階ＳNは２N-1個の決定ユニットＵN-s,1〜ＵN-s,t（ｔ＝２N-1）で構成される。
各決定ユニットＵは、２つの出力ポートを有しており、各出力ポートは、１つ下位の決定段階Ｓにある異なる決定ユニットＵに１対１でそれぞれ接続し、そのうちの一方の決定ユニットＵだけをアクティブ化する。各決定段階Ｓでは、１つ上位の決定段階ＳからのＨｉｇｈレベルの出力によって一度に１つの決定ユニットＵだけがアクティブ化される。
同じ決定段階Ｓに属する決定ユニットＵは、シリアル−パラレル変換器１１０の同一の変換チャネルに並列に接続されており、アクティブ化された決定ユニットＵの出力は、その決定ユニットＵが属する決定段階Ｓに対応するシリアル−パラレル変換器の変換チャネルで生成された制御信号Ｃで制御される。制御信号Ｃの状態がＨｉｇｈレベルのとき、アクティブ化された決定ユニットＵの一方のポートだけがＨｉｇｈレベルになり、変換されたビット信号がｌｏｗレベルのとき、今度は他方のポートだけがＨｉｇｈレベルになる。
このようにして各決定段階Ｓに属する決定ユニットＵのうちの１つの決定ユニットＵの一方の出力のみがＨｉｇｈレベルになり、認識回路１００の最終出力として、Ｎ番目の決定段階ＳNの決定ユニットＵN-s,1〜ＵN-s,t（ｔ＝２N-1）の２N個の出力ポートのうち、Ｎビットのワードのビット組み合わせに対応する１つをＨｉｇｈレベルにすることができる。
次に、回路操作を時系列で説明するため、図５に、一般化した決定段階Ｓｎに属するｉ個番目の決定ユニットＵn,iを示す。この決定ユニットＵn,iには２つの入力が与えられる。最初の入力は決定段階Ｓ（ｎ―１）に属する決定ユニットＵから入力されるＬn―1,j（ｉが奇数の場合ｊ＝（ｉ＋１）／２、ｉが偶数の場合ｊ＝ｉ／２）であり、２番目の入力はシリアル−パラレル変換器１１０の最上位ビットに対応する変換チャネルからｎ番目の変換チャネルが生成する制御信号Ｃｎで、これはｎ番目の決定段階Ｓｎにある全ての決定ユニットＵを制御する。シリアル−パラレル変換器１１０のｎ番目の変換チャネルが変換するビット信号がＬｏｗレベルのとき、生成される制御信号ＣｎもＬｏｗレベルになる。同様に、ビット信号がＨｉｇｈレベルのときは制御信号ＣｎもＨｉｇｈレベルになる。
決定ユニットＵn,iは、空間的に異なる２つの信号、Ｌn,2i-1またはＬn,2iを出力する。決定ユニットＵn,iの出力は、１つ前の決定ユニットから入力する信号Ｌn―1,jおよび制御信号Ｃｎで決まる。通常、信号Ｌn―1,jは制御信号Ｃｎよりわずかに早く始まり、出力信号Ｌn,2iが一時的にＨｉｇｈレベルになる。続いて制御信号Ｃｎが生成され、これがＬｏｗレベルである場合、出力信号Ｌn,2iはその指定された持続時間が終わるまでＨｉｇｈレベルのままとなる。一方、制御信号ＣｎがＨｉｇｈレベルである場合、出力信号Ｌn,2iは直ちにＬｏｗレベルに戻り、Ｌn,2i-1はその指定された持続時間が終わるまでＨｉｇｈレベルになる。
図６に、時系列上の並びが「１１０１」である４ビットの入力ワードを処理する認識回路の例を示す。また、図７に、時系列上の並びが「１１０１」である４ビットの入力ワードを処理する認識回路１００内の信号生成シーケンスを説明するために簡略化した時系列図を示す。説明のため、一連のクロックパルスを表示して、新しいビット信号が異なるシリアル−パラレル変換器１１０の変換チャネルにより変換された後、新しい制御信号が有効になった時の時間インスタンスを表示している。
制御信号Ｃ１はユニットＵ1,1の出力だけを決定し、本例では最上位ビットがＨｉｇｈレベルであることから、信号Ｌ1,1をＨｉｇｈレベルに変換する。一方で、信号Ｌ1,2は定常状態のＬｏｗレベルのままである。本回路は、繰返し演算することを考慮して信号Ｌ1,1の持続時間を４Ｔ（Ｔ：クロックサイクル時間）に設定しており、新しいワードが時間４Ｔより後に到着すると、ユニットＵ1,1の出力を再び自由に決定することができる。各ユニットの出力にとって重要な機能は、十分に早い立ち上がり時間であり、これは回路全体の演算を行うのに不可欠なものである。
信号Ｌ1,1がＨｉｇｈレベルになると、それに応じて信号Ｌ2,2もＨｉｇｈレベルになる。しかし、制御信号Ｃ２がＨｉｇｈレベルで生成されると、信号Ｌ2,2はリセットされ、代わりに信号Ｌ2,1がＨｉｇｈレベルになる。ここで、３番目に上位のビットがＬｏｗだと、制御信号Ｃ３はＬｏｗレベルになり、信号Ｌ3,2は信号Ｌ2,1で初期化された後はＨｉｇｈレベルのままになる。信号Ｌ4,3は制御信号Ｃ４が生成された後はＨｉｇｈレベルになり、回路の最終出力を生成する。
所定の段階ＳｎにおいてクロックパルスＫｎの時間を基準とすると、この段階の出力開始時間にばらつきが生じる。例では、制御信号Ｃ３が発生する前に信号Ｌ3,2が始まるが、しかし、３番目に上位のビット信号がｈｉｇｈレベルとなる場合（本例では変換されたビット信号はｌｏｗレベル）、制御信号Ｌ3,1はｈｉｇｈレベルとなり信号Ｃ３の開始よりもわずか後に始まる。このように、各段階において出力開始のばらつきがあると、回路の最終出力において信号の持続時間に影響を及ぼす。
図８に、時系列上の並びが「１０００００」である６ビットの入力ワードを処理する認識回路１００内の信号生成シーケンスを説明するために簡略化した時系列図を示す。これは、時系列上の並びが「１０００００」である６つのビットを処理する例である。ここで重要なことは、繰り返し動作のモードの場合、最後のクロックパルスＫ6の後、かつ、６Ｔの期間において最終出力を観察することが、最も適切であるということである。この例の場合、最終出力はＬ6,32であり、ユニットＵ2,1より下位の決定ユニットに入力する制御信号は全てＬｏｗレベルであるため、ユニットＵ2,1より下位の各ユニットでは、それぞれの段階におけるクロックパルスよりも先に出力信号Ｌn,2iがＨｉｇｈレベルとなり、そのままリセットされずに持続する。このため、最終出力信号Ｌ6,32は、最後のクロックパルスＫ6の開始よりもかなり早く開始する。従って、適切な観察期間からはみ出る部分が大きい。図８に、点線で制御信号Ｃ6がＨｉｇｈであった場合の出力信号Ｌ6,31を示す。出力信号Ｌ6,32とＬ6,31を比較してみると、Ｌ6,31の場合よりもＬ6,32の方が適切な観察期間と重なる部分が小さい。この課題については、最初の段階から最終の決定ユニットまでのルートが入力ワードによって一意に決定されるということに着目すると解消可能である。それぞれのルートについて、最終信号の開始時間に差があること、および適切な観察期間との重なりが小さいことは事前に把握できる。そこで、それぞれのルートに対し、ルートの最終段階にある決定ユニットからの出力信号の持続時間が上記の適切な観察期間に重なるように調整して設計を行う。上記の設計を施した決定段階における調整後の出力信号を、図８にｍｏｄ（Ｌ6,32）として示す。
ここまでの説明の通り、各決定段階Ｓにおいて発生した信号は、次の決定段階にある決定ユニットＵのうち、１つの決定ユニットＵのみを制御するために使用される。すなわち、信号はごく僅かな数（おそらく１つまたは２つ）のトランジスタを、速い動作を妨げる電気負荷の発生を伴わずに動かす必要がある。また、このような構成において高速電気信号の処理を可能とするために、処理中の信号速度に対応できるような寸法で集中回路（lumped circuit）を設計しなければならない。一方、特定の決定段階Ｓへシリアル−パラレル変換器１１０が発する各制御信号は、その決定段階に属する全ての決定ユニットに適用可能でなければならない。電気的な観点で言えば、制御信号を大規模な容量性負荷を伴う数多くのトランジスタへ繋げる必要があり、素早い動作を妨げている。制御信号が短いということは、すなわち立ち上がり時間と立ち下がり時間の速さを意味する。また、容量性負荷が大きい場合は、必要以上に立ち上がり時間が長くなり、信号の持続時間を伸ばしてしまう。そこで、我々はこの課題を解決するために以下で説明する光信号と電気信号を統合させた新たな光電気混載回路を提案する。
各決定段階Ｓにおいてシリアル−パラレル変換器１１０からの電気信号を用いる代わりに、光パルスを用いて決定ユニットＵを制御する。図９Ａ、図９Ｂに、本発明の一実施形態に係る認識回路において決定ユニットとして用いる光電気混載回路の構成を示す。図９Ａ、図９Ｂでは、シリアル−パラレル変換器１１０の各変換チャネル１１１の出力を光導波路１２１に接続し、この光導波路１２１は決定段階Ｓに含まれる決定ユニット群の列に近接して配置されることを示している。決定ユニットＵは、１つ前の決定段階Ｓから決定ユニットＵをアクティブ化するための信号Ｌn-1,jに従って光パルスを光導波路１２１から決定ユニットＵに引き込むための光共振器１２２、１２２′と、電気パルスおよび光パルスの２つの入力信号に従って２つの出力ポートのどちらか一方から電気パルスを出力するかを決定する光電気混載論理回路１２３とから構成される。
変換されたビット信号がｈｉｇｈである場合は、シリアル−パラレル変換器１１０の変換チャネル１１１から決定段階Ｓの決定ユニットＵに向けて光パルスである制御信号Ｃnが発生され、一方、変換されたビット信号がｌｏｗである場合光パルスは発生しない。
前述の通り、信号Ｌn-1,jは依然として決定ユニットＵn,iをアクティブ化するために使用されている。しかし、決定ユニットＵn,iを含む決定段階Ｓｎの全決定ユニットＵに個別に対応する制御信号Ｃnを用いる代わりとして、新たな構成では光パルスである制御信号Ｃnをアクティブ化された決定ユニットＵn,iへ偏向させるために信号Ｌn-1,iを用いる。信号Ｌn-1,iを分岐して、信号Ｌn-1,iで決定ユニットＵn,iの光共振器回路１２２、１２２′を変調し、光パルスである制御信号Ｃnを決定ユニットＵn,iへ偏向させる。この光共振器回路１２２、１２２′としては、例えば、光ディスク共振器や光リング共振器など、デバイスサイズが小さく低エネルギーで動作が可能な高速変調光共振器がある（非特許文献１参照）。
光電気混載論理回路１２３では、決定ユニットＵn,iに偏向された光パルスから、制御された持続性を持つ電気信号を発生させる光受信器回路が必要である。こうした電気信号を発生させるための方法はさまざまあるが、例えばＭＳＭフォトディテクタを用いた放電ベースの回路を使用することで実現できる（特許文献１参照）。さらに、光学ゲートを備えたトランジスタと類似した入力トランジスタを用いて電気パルスを発生する回路を実現することもできる（非特許文献２参照）。これら光パルスを電気パルスに変換する光受信器回路に、２つの電気パルスの２つの入力信号に従って２つの出力ポートのどちらか一方から電気パルスを出力するかを決定する論理回路を組み合わせることで、光電気混載論理回路１２３を実現することができる。
（実施形態２）
図１０Ａ、１０Ｂに、本発明の実施形態２に係る大規模分散メモリの構成を示す。大規模分散メモリ２００は、実施形態１に係る認識回路１００と同じ認識回路２１０、および認識回路２１０の各出力ポートに対応付けられた従来型のランダムアクセスメモリ（ＲＡＭ）チップ２２０−１〜２２０−２Ｎを備える。
大規模分散メモリ２００に入力されるメモリアドレス信号は、図１０Ａ、１０Ｂに示すように２つの部分Ａ、Ｂを含み、第１の部分Ａが認識回路２１０によって認識され、第２の部分Ｂが各ＲＡＭチップによって認識される。認識回路２１０にメモリアドレス信号の第１の部分Ａが入力されると、メモリアドレス信号の第１の部分Ａに対応した所定の出力ポートがＨｉｇｈレベルの状態になる。ＲＡＭチップ２２０−１〜２２０−２Ｎは、対応する認識回路２１０の出力ポートがＨｉｇｈレベルになった場合のみアクティブになり、メモリアドレス信号の第２の部分Ｂを読み込める状態となる。このようにアクティブになったＲＡＭチップは、メモリアドレス信号の第２の部分ＢによりＲＡＭチップ内の特定のメモリ位置が特定されて、そのメモリ位置に格納されたデータを読み出したり、そのメモリ位置にデータを書き込んだりすることができるようになる。
図１１に、メモリアドレス信号、および認識回路およびＲＡＭチップからの出力信号の時系列図を示す。本実施形態２に係る大規模分散メモリ２００では、図１１に示すように、認識回路２１０において、特定のＲＡＭチップを選択するのに必要な時間は、チップ数が１個の場合と比較してもＬｏｗΔＴだけ長くなる程度であり、チップ数Ｎに比例して増加することにはならない。このため、メモリが多次元配列の場合でも、多数のＲＡＭチップ２２０−１〜２２０−２Ｎの中から特定のＲＡＭチップを高速に選択できるので、アクセス時間を増加させずに、高い拡張性を有するメモリプールを実現できる。これは、広範囲のデータ処理アプリケーションに関して有益である。
認識回路２１０のリアルタイムモードにおける出力の遅延は極めて小さいので、大規模分散メモリ２００全体のアクセス時間は、各ＲＡＭチップのアクセス時間とほぼ等しい。また認識回路２１０がビット数Ｎとすると２Ｎ個のＲＡＭチップを選択可能である。各ＲＡＭのビット容量Ｑ、アクセス時間Ｔとすると、大規模分散メモリ２００は、ビット容量が最大で２Ｎ×Ｑ、アクセス時間Ｔのメモリプールを実現できる。
上述のようにメモリアドレス信号の第１の部分Ａおよび第２の部分Ｂを用いて特定のメモリ位置を指定する方法は、一般に次の２通りある。１つめは、全てのＲＡＭチップ２２０−１〜２２０−２Ｎに第２の部分Ｂを配信してそれらすべてを同時にアクティブ化し、全ＲＡＭチップ２２０−１〜２２０−２Ｎのメモリ位置を指定したのち、第１の部分Ａに基づき認識回路２１０を用いて所望のＲＡＭチップ２２０−ｉを選択する。この方法では、不要なチップもアクティブ化するため、消費電力が高くなる。２つめの方法では、１つめの方法とは逆に、始めに第１の部分Ａに基づき認識回路２１０を用いて所望のＲＡＭチップ２２０−ｉを１つ選択したのち、選択したＲＡＭチップ２２０−ｉにのみ第２の部分Ｂを供給してメモリ位置を指定する。この方法は、不要なチップをアクティブ化しないため、低消費電力化に有利である。
本発明においてはどちらを適用してもよく、また、これらの方法に限定する必要はない。
なお、メモリアドレス信号の第１の部分Ａおよび第２の部分Ｂは、必ずしも物理的に分離されなくてもよい。図１０Ａに、スイッチを用いてメモリアドレス信号を分離する例を、図１０Ｂにスプリッタを用いてメモリアドレス信号全体を分配する例をそれぞれ示す。図１０Ａにおいて、スイッチ２３０で分離された第１の部分Ａおよび第２の部分Ｂは、それぞれ認識回路２１０およびＲＡＭチップ２２０−１〜２２０−２Ｎに振り分けられる。図１０Ｂにおいては、メモリアドレス信号全体が、スプリッタを通して認識回路２１０およびＲＡＭチップ２２０−１〜２２０−２Ｎの両方に分配される。この場合、認識回路２１０は、第１の部分Ａに該当する最初のＮビットのみに反応し、残りのビットは無視するように設計される。ＲＡＭチップ２２０−１〜２２０−２Ｎには、第２の部分Ｂと同期する電気的なゲートパルス信号が入力され、これを用いて例えば第１の部分Ａをマスクする処理を実施することにより、第２の部分Ｂのみを認識させることができる。
（実施形態３）
図１２に、本発明の実施形態３に係る超高速アクセスを持つ超高速リードオンリーメモリ（ＲＯＭ）チップの構成を示す。超高速ＲＯＭチップ３００は、本実施形態１で用いた認識回路１００を用いたラインデコーダ３１１およびワードデコーダ３１２、２次元のメモリセルアレイ３２０、ならびに出力センサ３３０を備える。
入力アドレス信号がラインデコーダ３１１およびワードデコーダ３１２に入力されると、入力アドレス信号を復号してメモリセルアレイ３２０内でアクティブにするメモリセルの位置を指定し、指定されたメモリセルに格納されたデータを出力センサ３３０から出力する。
従来の電子デコーダはメモリセルアレイが大きくなってセル数が増大すると速度が低下するため、従来のＲＯＭチップのアクセス速度は、メモリセルアレイが大きくなって記憶容量が増えるにつれて低下する。このような記憶容量の増大に伴うアクセス速度の低下を改善し、サブナノ秒のアクセス時間で動作を可能にする超高速ＲＯＭチップとしては、デコーダを超電導材料で作製したものが提案されている（非特許文献３参照）。しかし、この超高速ＲＯＭチップをサブナノ秒のクセス時間で動作させるためには、デコーダを極低温度まで冷やす必要がある。
これに対し、本発明の本実施形態３に係る超高速ＲＯＭ３００は、本実施形態１で用いた認識回路１００をラインデコーダ３１１およびワードデコーダ３１２に用いることにより、メモリセルアレイ３２０が大きくなってメモリセルの数が増えても室温においてサブナノ秒のアクセス時間での動作が可能である。
（実施形態４）
図１３に、本発明の実施形態４に係る高性能デジタルアナログコンバータ（ＤＡＣ）の構成を示す。ＤＡＣ４００は、本実施形態１で用いた認識回路１００と同じ認識回路４１０、およびアナログ出力電圧発生器４２０を備える。ＤＡＣ４００は、リアルタイムで動作し、連続的な入力信号が複数のワードに分離され、各ワードが対応するアナログ出力電圧に変換される。各ワードがＭビットで構成され、２Ｍレベルの出力電圧がＤＡＣチップでサポートされる。
アナログ出力電圧発生器４２０は、出力電圧レベル毎に電圧の発生を制御する入力ポートを有しており、認識回路４１０の各出力ポートは、アナログ出力電圧発生器４２０の各入力ポートにそれぞれ対応付けられている。認識回路４１０の特定の出力ポートがＨｉｇｈレベルになると、その出力ポートに対応付けられたアナログ出力電圧発生器４２０の特定の入力ポートがアクティブになり、所定の出力電圧レベルの電圧がアナログ出力生成器４２０において生成されて出力される。
従来の電子回路のみで構成されたＤＡＣでは、各ワードが６ビットを超える構成は困難であるが、本実施形態４では、各ビットが６ビット以上の構成も可能である。本実施形態４のＤＡＣ４００における入力ワードパターンを認識する処理は、実施形態１で用いた認識回路４１０によって行われ、対応するアナログ出力電圧の生成の処理と分離されている。そのため、本実施形態においては、入力ワードパターンを従来よりも高速に認識することができるため、従来よりも高いビット数を有するワードをリアルタイムに変換することが可能である。
また、認識回路４１０の出力とアナログ出力電圧発生器４２０との間のインターフェースを光クロック信号によって制御すると、電子クロック信号で高速動作させた場合に生じるジッターを除去することができ、立ち上がり波形および立ち下がり波形がより急峻で高精度な出力波形を得ることも可能である（特許文献２および非特許文献３参照）。
１ 入力光導波路
２、１１０ シリアル−パラレル変換器
３ 遅延回路
４、２００ 論理回路
１００ 認識回路
１１１ 変換チャネル
１２０ 決定回路
１２１ 光導波路
１２２ 光共振器回路
１２３ 光電気混載論理回路
２１０、４１０ 認識回路
２２０ ＲＡＭチップ
３１１ ラインデコーダ
３１２ ワードデコーダ
３２０ メモリセルアレイ
３３０ 出力センサ
４２０ アナログ出力電圧発生器

Claims (10)

  1. Ｎビットの入力ワードが入力される１つのシリアルポートと、
    ２N通りのビット組み合わせに一意対応し、空間的に分離された２N個の第１出力ポートと、
    前記シリアルポートから入力された前記入力ワードのビット毎に対応する決定段階を含み、前記入力ワードの各ワードに対応する出力を前記第１出力ポートの１つから出力する認識回路であって、
    前記入力ワードのビット毎に前記ビットの状態を示す制御信号である光パルスを生成してビット毎に出力するシリアル−パラレル変換器を含み、
    前記決定段階は、電気パルスが入力されてアクティブ化されたとき、前記入力ワードの対応するビットの状態を示す前記光パルスに応じて２つの第２出力ポートの一方に電気パルスを出力する決定ユニットを有し、
    前記決定ユニットの２つの前記第２出力ポートは、隣接する下位のビットに対応する異なる決定ユニットにそれぞれ接続され、前記入力ワードの最下位ビットに対応する前記決定ユニットの前記第２出力ポートが前記第１出力ポートに接続された、前記認識回路と、
    を備えたことを特徴とする信号処理回路。
  2. 前記最下位ビットに対応する前記決定ユニットは、前記決定ユニットの出力ポート毎に、出力する電気パルスの持続時間が所定の観察期間と所定の時間的重なりを有するように設定されていることを特徴とする請求項１に記載の信号処理回路。
  3. 前記決定ユニットは、
    上位のビットに対応する前記決定ユニットから出力され前記電気パルスによって前記光パルスを変調して偏向する光共振器回路と、
    前記光共振器回路が偏向した前記光パルスから第２電気パルスを生成する光受信器回路と、
    前記光受信器回路から出力された第２電気パルスに基づき前記電気パルスを出力する前記第２出力ポートを決定する論理回路と
    を含むことを特徴とする請求項１に記載の信号処理回路。
  4. 前記光共振器回路は、垂直接合型のマイクロディスク構造であることを特徴とする請求項３に記載の信号処理回路。
  5. 前記光受信器回路は、ＭＳＭフォトディテクタを用いた放電ベースの回路であることを特徴とする請求項３又は４に記載の信号処理回路。
  6. 信号処理回路であって、
    Ｎビットの入力ワードが入力される１つのシリアルポートと、
    ２N通りのビット組み合わせに一意対応し、空間的に分離された２N個の第１出力ポートと、および
    前記シリアルポートから入力された前記入力ワードのビット毎に対応する決定段階を含む認識回路であって、前記入力ワードのビット毎に前記ビットの状態を示す制御信号である光パルスを生成してビット毎に出力するシリアル−パラレル変換器を含み、前記決定段階は、電気パルスが入力されてアクティブ化されたとき、前記入力ワードの対応するビットの状態を示す前記光パルスに応じて２つの第２出力ポートの一方に電気パルスを出力する決定ユニットを有し、前記決定ユニットの２つの前記第２出力ポートは、隣接する下位のビットに対応する異なる前記決定ユニットにそれぞれ接続され、前記入力ワードの最下位ビットに対応する前記決定ユニットの前記第２出力ポートが前記第１出力ポートに接続された、前記認識回路を含む信号処理回路と、
    前記信号処理回路の前記２N個の第１出力ポートと一意対応した２N個のＲＡＭチップであって、前記第１出力ポートから電気パルスが出力されたときにのみアクティブになる２N個のＲＡＭチップとを備え、
    入力アドレス信号をＮビットの第１の部分とＭビットの第２の部分で構成し、前記第１の部分を前記信号処理回路で認識し、前記第２の部分を前記２N個のＲＡＭチップで認識することを特徴とする分散メモリ。
  7. 前記入力アドレス信号を第１の部分と第２の部分に分離し、前記第１の部分を前記信号処理回路に入力し、前記第２の部分を前記２N個のＲＡＭチップに入力することを特徴とする請求項６に記載の分散メモリ。
  8. 前記入力アドレス信号を、前記信号処理回路と前記２N個のＲＡＭチップとの両方に入力し、
    前記信号処理回路が、前記入力アドレス信号のうち第１の部分のみを認識し、
    前記２N個のＲＡＭチップが、前記入力アドレス信号の第２の部分と同期するゲートパルス信号を用いて、前記入力アドレス信号の第２の部分のみを認識することを特徴とする請求項６に記載の分散メモリ。
  9. 信号処理回路を含み、入力アドレス信号からメモリアドレスを復号する第１および第２のデコーダであって、前記信号処理回路は、
    Ｎビットの入力ワードが入力される１つのシリアルポートと、
    ２N通りのビット組み合わせに一意対応し、空間的に分離された２N個の第１出力ポートと、
    前記シリアルポートから入力された前記入力ワードのビット毎に対応する決定段階を含む認識回路であって、前記入力ワードのビット毎に前記ビットの状態を示す制御信号である光パルスを生成してビット毎に出力するシリアル−パラレル変換器を含み、前記決定段階は、電気パルスが入力されてアクティブ化されたとき、前記入力ワードの対応するビットの状態を示す前記光パルスに応じて２つの第２出力ポートの一方に電気パルスを出力する決定ユニットを有し、前記決定ユニットの２つの前記第２出力ポートは、隣接する下位のビットに対応する異なる前記決定ユニットにそれぞれ接続され、前記入力ワードの最下位ビットに対応する前記決定ユニットの前記第２出力ポートが前記第１出力ポートに接続された、前記認識回路を含む、第１および第２のデコーダと、
    前記第１および第２のデコーダと接続され、復号された前記メモリアドレスに対応する２次元に配列された複数のメモリセルを含むメモリセルアレイと、
    前記メモリセルアレイの各メモリセルと接続され、前記第１および第２のデコーダにより指定されたメモリセルからデータを出力する出力センサと、
    を備えたことを特徴とするＲＯＭ。
  10. 信号処理回路であって、
    Ｎビットの入力ワードが入力される１つのシリアルポートと、
    ２N通りのビット組み合わせに一意対応し、空間的に分離された２N個の第１出力ポートと、
    前記シリアルポートから入力された前記入力ワードのビット毎に対応する決定段階を含む認識回路であって、前記入力ワードのビット毎に前記ビットの状態を示す制御信号である光パルスを生成してビット毎に出力するシリアル−パラレル変換器を含み、前記決定段階は、電気パルスが入力されてアクティブ化されたとき、前記入力ワードの対応するビットの状態示す前記光パルスに応じて２つの第２出力ポートの一方に電気パルスを出力する決定ユニットを有し、前記決定ユニットの２つの前記第２出力ポートは、隣接する下位のビットに対応する異なる前記決定ユニットにそれぞれ接続され、前記入力ワードの最下位ビットに対応する前記決定ユニットの前記第２出力ポートが前記第１出力ポートに接続された、前記認識回路を含む信号処理回路と、
    前記信号処理回路の前記２N個の第１出力ポートと一意対応した２N個の入力ポートを含むアナログ出力電圧発生器であって、前記２N個の入力ポートは、２N個の出力電圧レベルの電圧の発生を制御し、前記第１出力ポートから電気パルスが出力されたときにのみ所定の出力電圧レベルの電圧をアナログ出力電圧発生器において発生させる、アナログ出力電圧発生器と、
    を備えたことを特徴とするＤＡＣ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10832753B2 (en) * 2017-07-31 2020-11-10 General Electric Company Components including structures having decoupled load paths
WO2022157853A1 (ja) * 2021-01-20 2022-07-28 日本電信電話株式会社 光電子融合型コンピュータ

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5922277B2 (ja) 1976-05-11 1984-05-25 株式会社クボタ 給湯装置付き自動販売機
JPS5937719B2 (ja) 1980-09-29 1984-09-11 株式会社神戸製鋼所 潜弧溶接用焼結型フラツクス
JPS59219008A (ja) 1983-05-27 1984-12-10 Hitachi Ltd デコ−ダ回路
JPS6156469A (ja) 1984-08-28 1986-03-22 Fujitsu Ltd 半導体受光装置
JP2514365B2 (ja) 1987-06-16 1996-07-10 三菱電機株式会社 機能ブロックのアドレスデコ−ド装置
US5226100A (en) * 1990-09-21 1993-07-06 Siemens Aktiengesellschaft Optical grating comprising a plurality of side-by-side outfeed end faces of optical waveguides
US6696995B1 (en) * 2002-12-30 2004-02-24 Cypress Semiconductor Corp. Low power deserializer circuit and method of using same
US6781435B1 (en) * 2003-02-03 2004-08-24 Hypres, Inc. Apparatus and method for converting a multi-bit signal to a serial pulse stream
DE102005036267B4 (de) 2005-08-02 2007-06-21 Infineon Technologies Ag Speicheranordnung und Verfahren zum Adressieren einer Speicheranordnung
CN101056292A (zh) * 2006-04-14 2007-10-17 华为技术有限公司 时频资源分配方法、装置及应用其的基站与无线通信系统
US7764568B2 (en) 2007-07-03 2010-07-27 Seth Lloyd Bucket brigade address decoding architecture for classical and quantum random access memories
JP5529661B2 (ja) 2010-07-23 2014-06-25 ラピスセミコンダクタ株式会社 半導体メモリ
WO2012133519A1 (ja) 2011-03-28 2012-10-04 ルネサスエレクトロニクス株式会社 半導体処理装置および半導体処理システム
US8755112B2 (en) * 2011-11-03 2014-06-17 Gooch And Housego Plc Optical fiber amplifier array
DE102011121139B4 (de) * 2011-12-15 2016-11-24 IAD Gesellschaft für Informatik, Automatisierung und Datenverarbeitung mbH Vorrichtung mit einem Delta-Sigma-Modulator und einer mit diesem verbundenen MOSFET-Endstufe
US9235065B1 (en) 2014-01-09 2016-01-12 Sandia Corporation Thermally tuneable optical modulator adapted for differential signaling
US10536165B1 (en) * 2019-02-20 2020-01-14 Qualcomm Incorporated Programmable bit alignment at serial-to-parallel stage of SerDes

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