CN110402542B - 信号处理电路、使用该电路的分布式存储器、rom及dac - Google Patents

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Abstract

本发明提供基于包括多个比特信号的输入字的比特组合来生成从空间上不同的输出端口输出的输出信号的信号处理电路、使用该电路的分布式存储器、ROM及DAC。识别电路(100)具备供比特信号输入的串行端口，对N比特的输入字进行识别，具备与2N种比特组合唯一对应的2N个输出端口。识别电路(100)的输出端口与电路(200)的2N个输入端口连接。在未输入信号的状态下，所有的输出始终为低电平状态，当比特信号被输入至识别电路(100)的串行端口时，与比特组合对应的一个输出端口成为高电平状态。识别电路(100)实时工作，当被输入了N比特的字之后，对应的输出端口立刻成为高电平，在充分的持续时间期间保持高电平的状态。

Description

信号处理电路、使用该电路的分布式存储器、ROM及DAC
技术领域
本发明涉及一种用于识别多比特的字的信号处理电路、使用该电路的分布式存储器、ROM及DAC。
背景技术
为了应对通信业务需求的大幅增长，传输系统的数据速率显著增加。目前，普遍寻求处理每秒数十～数百吉比特数据的传输系统，对数据传输速率的要求与过去十年相比也有了飞跃性的变化。
这样的高速数据信号只能短距离电传输，而使用光载波的话，只要能确保光链路的频带和低损耗性，就能长距离传输。这些以光信号的形式被传输的高速数据信号在接收侧被转换为适合进行信号处理的电信号。高速数据信号的电处理中，现有的按每个比特进行的数据处理是唯一可靠的方法，这一点是难以解决数据传输高速化这一问题的主要原因。
作为在低速的电路中对高速数据速率的比特进行处理的一般的方法，有一种对这些比特进行串并转换的方法。作为例子，图1示出具有N个转换信道的串并转换器2。从传输路径1以光信号的形式输入至串并转换器2的所有比特信号成为一系列包括N个连续的比特信号的信号组。串并转换器2的转换信道将包含在一个信号组中的N个比特信号分别单独转换为电信号，接着，将后续的信号组的N个比特信号同样地分别单独转换为电信号。这样，各转换信道为每个信号组操作一次，从各转换信道输出的比特信号分别被扩展为N倍。即，转换后的比特信号的速率取决于比特数N，N越大则越慢。
串并转换器2的各信道的输出与之前的信道相比较具有微小的时间差，其相对于最初被处理的信道的到达时间延迟。该时间差能通过对各信道赋予从由延迟电路最后处理的信道依次递增的延迟来校正。由此，能够同时生成转换后的N个比特，能将所有的比特与单个锁存信号同时输入至逻辑电路4。
这样，高速数据速率的比特信号能通过使用串并转换法与低速的电路连接，其处理速度取决于电路的速度。该电路的处理速度主要受构成电路的晶体管限制。硅CMOS晶体管的可靠性非常高，作为能量效率高的晶体管用于数字处理电路。为了提高CMOS晶体管的速度，减小晶体管的尺寸特别是栅极沟道的宽度是有效的。
现有技术文献
专利文献
专利文献1：日本专利第5922277号公报
专利文献2：日本专利第5937719号公报
非专利文献
非专利文献1：Michael R.Watts,William A.Zortman,Douglas C.Trotter,RalphW.Young,and Anthony L.Lentine,“Vertical junction silicon microdisk modulatorsand switches,”Opt.Express 19,21989-22003,(2011).
非专利文献2：R.W.Going,J.Loo,T.J.K.Liu and M.C.Wu,“Germanium GatePhotoMOSFET Integrated to Silicon Photonics,”in IEEE Journal of SelectedTopics in Quantum Electronics,vol.20,no.4,pp.1-7,July-Aug.2014.
非专利文献3：Hiroshi Ishikawa,Tatsushi Nakahara,Hiroki Sugiyama andRyo Takahashi,“A parallel-to-serial converter based on a differentially-operated optically clocked transistor array,”IEICE Electronics Express,Vol.10,No.20,pp.1-6,(2013).
发明内容
发明所要解决的问题
然而，随着尺寸的缩小接近物理极限，晶体管的高速化越来越难。几何学上的努力在数年前已达到极限，虽然现在正在努力提高具有数纳米有效栅极宽度的晶体管的制造技术，但想要通过更进一步缩小尺寸来提高速度并不容易。
本发明是鉴于这样的情况而完成的，其目的在于，不只依赖晶体管的速度，还通过改善信号处理方法来实现数据传输的高速化。具体而言，通过提供基于包括多个比特信号的输入字的比特组合来生成空间上从不同的输出端口输出的输出信号的信号处理电路、使用该电路的分布式存储器、ROM及DAC，来实现数据传输的高速化。
用于解决问题的方案
为了解决上述的问题，本发明的一个方案是一种信号处理电路，其特征在于，具备：一个串行端口，供N比特的输入字输入；2N个第一输出端口，与2N种比特组合唯一对应并且空间上被分离；以及识别电路，具有与从所述串行端口输入的所述输入字的每个比特对应的确定层级(Stage)，其中，所述确定层级包括确定单元，所述确定单元在被输入电脉冲而被激活后根据所述输入字的对应的比特的状态来向两个第二输出端口中的一方输出电脉冲，所述确定单元的两个所述第二输出端口分别连接于与相邻的低位的比特对应的不同的所述确定单元，与所述输入字的最低位比特对应的所述确定单元的所述第二输出端口连接于所述第一输出端口。
本发明的另一方案的特征在于，进一步地，所述识别电路具备串并转换器，所述串并转换器按所述输入字的每个比特来生成表示所述比特的状态的控制信号并将其输出至与各比特对应的所述确定单元，被激活的所述确定单元基于所述控制信号来判定所述比特的状态。
本发明的另一方案的特征在于，进一步地，与所述最低位比特对应的所述确定单元被设定为：按所述确定单元的每个输出端口输出的电脉冲的持续时间与规定的观察期间具有规定的时间重叠。
本发明的另一方案的特征在于，进一步地，所述控制信号为光脉冲，所述确定单元具备：光共振器电路，通过从与高位的比特对应的所述确定单元输出的所述电脉冲而被调制，使所述光脉冲偏转；光接收器电路，根据由所述光共振器电路进行了偏转的所述光脉冲，生成第二电脉冲；以及逻辑电路，基于从所述光接收器电路输出的第二电脉冲来确定输出所述电脉冲的所述第二输出端口。
本发明的另一方案的特征在于，进一步地，所述光共振器电路为垂直接合型的微盘结构。
本发明的另一方案的特征在于，进一步地，所述光接收器电路为使用了MSM(Metal-Semiconductor-Metal：金属-半导体-金属)光电检测器的放电基体的电路。
本发明的另一个方案为分布式存储器，其特征在于，具备：本发明的一方案的信号处理电路；2N个RAM芯片，与所述信号处理电路的所述2N个第一输出端口唯一对应，仅在从所述第一输出端口输出电脉冲时激活；以及信号分离电路，由N比特的第一部分和M比特的第二部分构成输入地址信号，通过所述信号处理电路来识别所述第一部分，通过所述2N个RAM芯片来识别所述第二部分。
本发明的另一方案的特征在于，进一步地，将所述输入地址信号的第一部分和第二部分分离，将所述第一部分输入至所述信号处理电路，将所述第二部分输入至所述2N个RAM芯片。
本发明的另一方案的特征在于，进一步地，将所述输入地址信号输入至所述信号处理电路和所述2N个RAM芯片双方，所述信号处理电路仅识别所述输入地址信号中的第一部分，所述2N个RAM芯片使用与所述输入地址信号的第二部分同步的门脉冲信号，仅识别所述输入地址信号的第二部分。
本发明的另一个方案为ROM，其特征在于，具备：第一和第二解码器，包括本发明的一方案的信号处理电路，根据输入地址信号对存储器地址进行解码；存储单元阵列，与所述第一和第二解码器连接，包括与解码后的所述存储器地址对应的呈二维排列的多个存储单元；以及输出传感器，与所述存储单元阵列的各存储单元连接，从由所述第一和第二解码器指定的存储单元输出数据。
本发明的另一个方案为DAC，其特征在于，具备：本发明的一个方案的信号处理电路；以及模拟输出电压发生器，包括与所述信号处理电路的所述2N个第一输出端口唯一对应的2N个输入端口，所述2N个输入端口控制2N个输出电压电平的电压的产生，仅在从所述第一输出端口输出了电脉冲时使电压发生器中产生规定的输出电压电平的电压。
发明效果
本发明能基于包括多个超高速比特信号的输入字的比特组合来生成在空间上从不同的输出端口输出的输出信号。使用了CMOS逻辑门的现有的按每个比特进行处理的方式只能分层级处理输入字，而本发明能在不降低各个比特信号的速率的情况下，以与CMOS的处理速度对应的速度仅生成一个能统一识别比特组合的信号。由此，能在不提高晶体管的速度的情况下，使最终输出处理高速化。此外，能实现该大规模分布式存储器、超高速ROM及高性能DAC。
附图说明
图1是示意性地表示具有N个转换信道的串并转换器的处理的图。
图2A是示意性地表示针对本发明的一个实施方式的识别电路的连续的N比特长的输入字的处理的图。
图2B是表示与脉冲串模式对应的输入字的图。
图3是示意性地表示本发明的一个实施方式的能够处理四比特的字的识别电路的结构的图。
图4是对使以四比特表示的输入字与以十进制表示的输出建立对应的方法进行说明的图。
图5是示意性地表示本发明的一个实施方式的识别电路所具备的、属于通用的确定层级Sn的第i个确定单元Un,i的图。
图6是本发明的一个实施方式的识别电路，是示意性地表示对时序上的排列为“1101”的四比特的输入字进行处理的识别电路的结构的图。
图7是在本发明的一个实施方式的识别电路中对时序上的排列为“1101”的四比特的输入字进行处理时为了说明识别电路内的信号生成序列而进行了简化的时序图。
图8是在本发明的一个实施方式的识别电路中对时序上的排列为“100000”的六比特的输入字进行处理时为了说明识别电路内的信号生成序列而进行了简化的时序图。
图9A是表示在本发明的一个实施方式的识别电路中作为确定单元来使用的光电混合电路的一种结构的图。
图9B是表示在本发明的一个实施方式的识别电路中作为确定单元来使用的光电混合电路的一种结构的图。
图10A是表示使用本发明的实施方式2的大规模分布式存储器的开关来对存储地址信号进行分离的结构例的图。
图10B是表示使用本发明的实施方式2的大规模分布式存储器的分路器来对存储地址信号整体进行分配的结构例的图。
图11是存储地址信号、来自识别电路和RAM芯片的输出信号的时序图。
图12是表示本发明的实施方式3的具有超高速访问的超高速只读存储器(ROM)芯片的结构的图。
图13是表示本发明的实施方式4的高性能数模转换器(DAC)的结构的图。
具体实施方式
以下，对本发明的实施方式进行详细地说明。
(实施方式1)
图2A示意性地示出了针对本发明的实施方式1的识别电路100的连续的N比特长度的输入字的处理。该识别电路100具备供高速的比特信号输入的一个串行端口，并且对N比特的输入字进行识别，具备与2N种比特组合唯一对应的2N个输出端口。识别电路100的输出端口与电路200的2N个输入端口连接。
在信号未被输入串行端口的状态下，所有的输出始终为低电平的状态，当构成字的比特信号被输入至识别电路100的串行端口时，与该字的比特组合对应的一个输出端口成为高电平的状态。识别电路100实时地进行工作，在被输入N比特字之后立刻使对应的输出端口成为高电平，在足以将输出连接至低速的电路的持续时间期间保持高电平的状态。
此外，该识别电路100与两种工作模式对应，在设计电路时，能根据应用程序来选择任一方模式。
第一个模式是隔着长的停顿来分离输入字的“单一/短时间工作”。作为其一个形态，对脉冲串式数据包的标签识别处理的例子进行说明。图2B示出了与脉冲串模式对应的输入字。如图2B所示，各输入字包括报头(Head)式的标签(Label)和与其连接的有效载荷(Payload)，以时间Tword通过。输入字间的间隔被设定为比各输入字的通过时间Tword长的时间Tnext，各输入字在时间上被保护时间(guard time)Tguard分离。识别电路100在识别输入字的标签时进行工作，在该处理之后，在经过有效载荷的通过时间Tpayload和保护时间Tguard后，直到下个输入字的标签到来为止不进行工作。因此，在识别电路100的最终层级输出的电信号能以较大的范围获取关于反应时间的容许值。
具体而言，在高速地实施上述那样的脉冲串式数据包的标签识别处理的情况下，需要输出电信号的陡峭的上升沿，但能使下降沿平缓。由此，能提高信号处理电路的设计自由度。另一方面，在第一个模式中，由于以任意的定时输入字，因此，需要以使识别电路100的串并转换部(图3的110)与脉冲串式动作对应的方式进行设计。
第二个模式是对连续输入的多个字进行识别的“重复动作”。作为其一个形态，对数模转换电路(DAC)的例子进行说明。在DAC中，识别电路100被输入连续的比特串，即不具有标签和保护时间Tguard，只有有效载荷连续的的信号。识别电路100按连续的每N个比特重复进行生成并输出单个信号的动作。与各个“N个比特”对应的输出信号以收敛于N个比特的持续时间内的方式受到约束。因此，识别电路100的最终层级需要设计为生成具有陡峭的下降沿的电信号。另一方面，在第二个模式中，由于无需使识别电路100与脉冲串模式对应，因此，识别电路100的串并转换部在输入比特为电信号的情况下能使用现有的解串器来构成。需要说明的是，在使用了现有的解串器的情况下，需要将被并行处理过的比特信号转换为光脉冲Cstage。
在第二个模式中，输出的最大持续时间与将针对一个输入字的持续时间即一个输入比特信号的持续时间乘以N倍之后的值相等。在图2A所示的识别电路中比特数N＝8的情况下，电路的输出端口数为28＝256个。在电路被连续输入了比特组合不同的两个字的情况下，与各个字的比特组合对应的两个输出端口成为高电平的状态。
在此，考虑识别电路100对N个连续的高速的比特信号进行处理的情况。当实施串并转换时，所有的比特信号在降低速率后被输入至电路300。电路对输入的N个比特信号进行处理，但以往一直是按低速的多个时钟周期来实施针对这些比特信号的逻辑运算。与此相对，在本发明中，不配合电路的处理速度来降低这些各个比特信号的速率，而是基于被输入的字的比特组合，在与比特组合对应的在空间上分离的输出端口生成输出信号。从该输出端口输出的信号的持续时间与一个字的持续时间即所有的比特信号的持续时间对应，因此，是能够充分与低速的电路的速率配合的长度。在该情况下，输出所生成的信号的输出端口中包括所有的比特信号的群集信息即比特组合的信息，因此，与以往相比无需消费时钟周期，能简化电路中的处理。
该方法在处理多个连续的N比特字时，进一步发挥力量。对于需要进行若干逻辑运算的M个字，也考虑如下的情况：将各个字根据比特组合转换为被空间上不同的输出端口输出的信号，由能处理该M个连续的低速信号的逻辑电路来执行运算。
如图2A所示，识别电路100的2N个输出端口与构成进行运算的逻辑电路的电路200连接。与M个字中的各个字对应的输出被连续地输入至电路。最初的输入成为最初的处理结果，而后面的输入使用前一个的结果进行处理，进行更新直到所有的运算结束。由此建立能够在低速的电路中减少超高速的比特的处理时间的按每个字进行处理的处理方式。
以下，参照附图对本发明的实施方式进行说明。在图3中示意地示出了能够处理四比特的字的识别电路100的构成。本发明的一个实施方式的识别电路100包括串并转换器110和确定电路120这两个主要的功能块。串并转换器110的各转换信道的输出对确定电路120的规定的确定层级S进行控制。
对于最重要的最高位比特，根据其状态为高电平还是低电平来确定最终的输出是小于8还是8以上。因此，只要知道最高位比特的值，就能使能取得最终输出的值的候选值减半。对于剩下的值的候选值，只要接下来能知道高位的比特的状态就能减半，也就是说，能将最终输出的值的候选值筛选至1/4。通过直至最低位比特为止一直重复该步骤，能够连续排除不适当的输出的可能性，能够将字转换为正确的输出，即，能够仅使来自与字的比特组合对应的输出端口的输出成为高电平的状态。基于此，确定电路120以如下所述的方式构成。
与最高位比特对应的确定层级S1包括一个确定单元U1,1，与最高位比特的下一位比特对应的确定层级S2包括两个确定单元U2,1、U2,2，与再下一位比特对应的确定层级S3包括四个确定单元U3,1～U3,4。与最低位比特对应的确定层级S4包括八个确定单元U4,1～U4,8。
与最高位比特对应的确定层级S1中的确定单元U1,1的两个输出端口中的一方连接于与第二高位的比特对应的确定层级S2的确定单元U2,1，另一方连接于确定单元U2,2。同样地，确定层级S2的确定单元U2,1、U2,2的四个输出端口连接于与第三高位的比特对应的确定层级S3的四个确定单元U3,1～U3,4，确定层级S3的四个确定单元U3,1～U3,4的八个输出端口连接于与最低位比特对应的确定层级S4的八个确定单元U4,1～U4,8。
最初的确定层级S1的确定单元U1,1基于由串并转换器110的对最高位比特信号进行转换的转换信道生成的控制信号C1，使两个输出端口中的一方成为高电平。当确定单元U1,1的输出的一方成为高电平时，激活第二层确定层级S2的两个确定单元U2,1、U2,2中的一方。该被激活的确定单元U2,1或U2,2基于由串并转换器110的对第二高位的比特信号进行转换的转换信道生成的控制信号C2，使两个输出端口中的一方成为高电平。通过这些处理，第二层确定层级S2所能选择的四个输出端口中的一个成为高电平，进而，在空间上分离的输出端口中生成信号，能得到最终输出的可能性筛选至1/4。同样地，通过来自第二层确定层级S2的高电平的信号，第三层确定层级S3的四个确定单元U3,1～U3,4中的一个被激活。然后，该被激活的确定单元U3,1～U3,4中的一个基于由串并转换器110的对第三个高位的比特信号进行转换的转换信道生成的控制信号C3，使两个输出端口中的一方成为高电平。第四层确定层级S4的八个确定单元U4,1～U4,8中的某一个也被来自第三层确定层级S3的高电平的信号激活，基于由串并转换器110的对最低位比特信号进行转换的转换信道生成的控制信号C4，使两个输出端口中的一方成为高电平。
如此，能使与四比特的字的比特组合对应的十六个输出端口中的一个的输出成为高电平。例如，在将图4所示的四比特的字“1110”输入至识别电路100的情况下，能使不同的二进制的组合与作为十进制的0到15的整数中的一个的“14”对应。
本发明的识别电路100不限于上述四比特的字的处理，对于具有任意的比特组合的N比特的字，也能通过同样地重复执行上述步骤，仅使与每个字的比特组合对应的输出端口的输出成为高电平的状态。此时，串并转换器110具有与构成字的各个比特对应的N个转换信道，确定电路120设置成具有与串并转换器110的N个转换信道对应的N层确定层级S1～SN。
在N层确定层级S1～SN中，若将与最高位的比特对应的确定层级S1设为第一层，则与第2s(s＝0、1、2、···、N-1)位的比特对应的第(N-i)层确定层级S(N-s)包括2N-1-s个确定单元U，第N个确定层级SN包括2N-1个确定单元UN-s,1～UN-s,t(t＝2N-1)。
每个确定单元U具有两个输出端口，每个输出端口与位于下一层的确定层级S的不同的确定单元U以一对一的方式分别连接，仅激活其中一方确定单元U。每个确定层级S根据来自高一层的确定层级S的高电平的输出，一次仅激活一个确定单元U。
属于同一确定层级S的确定单元U与串并转换器110的同一转换信道并联连接，被激活的确定单元U的输出受由与该确定单元U所属的确定层级S对应的串并转换器的转换信道生成的控制信号C控制。在控制信号C的状态为高电平时，被激活的确定单元U中的一方的端口成为高电平，在转换后的比特信号为低电平时，下次使另一方的端口成为高电平。
由此，仅有属于各确定层级S的确定单元U中的一个确定单元U中的一方输出成为高电平，作为识别电路100的最终输出，能使第N个确定层级SN的确定单元UN-s,1～UN-s,t(t＝2N-1)的2N个输出端口中的与N比特字的比特组合对应的一个输出端口成为高电平。
接着，为了按时序对电路操作进行说明，图5示出了属于一般性的确定层级Sn的第i个确定单元Un,i。为该确定单元Un,i提供了两个输入。最初的输入为从属于确定层级S(n―1)的确定单元U输入的Ln―1,j(i为奇数的情况下j＝(i+1)/2，i为偶数的情况下j＝i/2)，第二个输入为自与串并转换器110的最高位比特对应的转换信道起第n个转换信道所生成的控制信号Cn，该信号控制第n个确定层级Sn中的所有的确定单元U。在串并转换器110的第n个转换信道所转换的比特信号为低电平时，生成的控制信号Cn也成为低电平。同样地，在比特信号为高电平时控制信号Cn也成为高电平。
确定单元Un,i输出空间上不同的两个信号Ln,2i-1或Ln,2i。确定单元Un,i的输出由从前一个确定单元输入的信号Ln―1,j和控制信号Cn来决定。通常，信号Ln―1,j比控制信号Cn稍早，输出信号Ln,2i暂时成为高电平。接着，生成控制信号Cn，在该控制信号Cn为低电平的情况下，输出信号Ln,2i在其指定的持续时间结束之前保持高电平。另一方面，在控制信号Cn为高电平的情况下，输出信号Ln,2i立刻回到低电平，Ln,2i-1在其指定的持续时间结束之前成为高电平。
图6示出了对时序上的排列为“1101”的四比特的输入字进行处理的识别电路的例子。此外，图7示出了为了说明对时序上的排列为“1101”的四比特的输入字进行处理的识别电路100内的信号生成序列而进行了简化的时序图。为了说明，示出一系列的时钟脉冲，在新的比特信号通过不同的串并转换器110的转换信道被转换之后，显示新的控制信号有效时的时钟实例。
控制信号C1决定单元U1,1的输出，本例中，最高位比特为高电平，因此将信号L1,1转换为高电平。另一方面，信号L1,2保持稳态的低电平。本电路考虑到重复运算而将信号L1,1的持续时间设定为4T(T：时钟周期时间)，当新的字在时间4T之后到达时，能再次自由地决定单元U1,1的输出。对于各单元的输出来说，重要的功能是足够快的上升时间，这对进行电路整体的运算来说是不可欠缺的。
当信号L1,1为高电平时，相应地信号L2,2也成为高电平。但是，当以高电平生成控制信号C2时，信号L2,2被复位，取而代之，信号L2,1成为高电平。在此，当第三高位的比特为低电平时，控制信号C3成为低电平，信号L3,2在通过信号L2,1被初始化之后保持高电平。信号L4,3在控制信号C4生成之后成为高电平，生成电路的最终输出。
当在规定的层级Sn中以时钟脉冲Kn的时间为基准时，该层级的输出开始时间有波动。在例子中，在控制信号C3产生之前信号L3,2开始，但是，在第三高位的比特信号成为高电平的情况下(在本例中被转换的比特信号为低电平)，控制信号L3,1成为高电平，比信号C3的开始稍晚开始。这样，当各层级中的输出开始有波动时，会在电路的最终输出中对信号的持续时间产生影响。
图8示出了为了说明对时序上的排列为“100000”的六比特的输入字进行处理的识别电路100内的信号生成序列而进行了简化的时序图。这是对时序上的排列为“100000”的六个比特进行处理的例子。在此，重要的是在重复动作的模式的情况下，在最后的时钟脉冲K6之后且6T的期间内观察最终输出是最适当的。在该例子的情况下，最终输出为L6,32，输入至比单元U2,1低位的确定单元的控制信号均为低电平，因此，在比单元U2,1低位的各单元中，输出信号Ln,2i比各个层级的时钟脉冲更早地成为高电平，不进行复位地继续工作。因此，最终输出信号L6,32的开始要比最后的时钟脉冲K6的开始早很多。因此，超过适当的观察期间的部分大。在图8中通过虚线示出了控制信号C6为高电平的情况下的输出信号L6,31。对输出信号L6,32和L6,31进行比较，与L6,31的情况相比，L6,32的与适当的观察期间重叠的部分更小。只要着眼于从最初的层级到最终的确定单元为止的路径由输入字唯一地决定这一情况就能够消除该问题。关于各个路径，能事先掌握最终信号的开始时间有所不同的情况和与适当的观察期间的重叠小的情况。因此，对各个路径进行调整设计使得从位于路径的最终层级的确定单元发出的输出信号的持续时间与上述的适当的观察期间重叠。将实施了上述的设计的确定层级的调整后的输出信号作为mod(L6,32)表示于图8。
如迄今所说明的，在各确定层级S中产生的信号用于控制位于下一个确定层级的确定单元U中的仅一个确定单元U。即，信号需要使极少数(可能是一个或两个)的晶体管在不产生妨碍快速工作的电负荷的情况下工作。此外，为了能够在这样的结构中处理高速电信号，必须以能与处理中的信号速率对应的尺寸设计集总电路(lumped circuit)。另一方面，串并转换器110向特定的确定层级S发出的各控制信号必须能应用于属于该确定层级的所有的确定单元。从电学的角度来看，需要将控制信号连接到伴随大规模电容性负载的多个晶体管，会妨碍快速的工作。控制信号短意味着上升时间和下降时间快。此外，在电容性负载大的情况下，上升时间变得过长，延长了信号的持续时间。因此，我们为了解决该问题，提出组合了以下说明的光信号和电信号的新的光电混合电路。
代替在各确定层级S中使用来自串并转换器110的电信号的方案，使用光脉冲来控制确定单元U。图9A、图9B示出了在本发明的一个实施方式的识别电路中用作确定单元的光电混合电路的结构。在图9A、图9B中，示出了将串并转换器110的各转换信道111的输出与光波导121连接并以接近确定层级S所包括的确定单元群的列的方式配置该光波导121的情况。确定单元U包括光共振器122、122′和光电混合逻辑电路123，其中，该光共振器122、122′用于从前一个确定层级S根据用于激活确定单元U的信号Ln-1,j将光脉冲从光波导121引入确定单元U，该光电混合逻辑电路123根据电脉冲和光脉冲这两个输入信号来决定从两个输出端口中的哪一方输出电脉冲。
在转换后的比特信号为高电平的情况下，从串并转换器110的转换信道111向确定层级S的确定单元U发出作为光脉冲的控制信号Cn，另一方面，在转换后的比特信号为低电平的情况下，不发出光脉冲。
如上所述，信号Ln-1,j仍然使用于激活确定单元Un,i。但是，代替了使用与包括确定单元Un,i的确定层级Sn的所有确定单元U分别对应的控制信号Cn的方案，在新的结构中为了使作为光脉冲的控制信号Cn向被激活的确定单元Un,i偏转而使用信号Ln-1,i。将信号Ln-1,i分支，通过信号Ln-1,i对确定单元Un,i的光共振器电路122、122′进行调制，使作为光脉冲的控制信号Cn向确定单元Un,i偏转。作为该光共振器电路122、122′，例如，存在盘形光共振器、环形光共振器等器件尺寸小且能以低能量进行工作的高速调制光共振器(参照非专利文献1)。
光电混合逻辑电路123需要有根据向确定单元Un,i偏转的光脉冲来产生具有受控的持续性的电信号的光接收器电路。用于产生这样的电信号的方法有很多，能通过使用例如使用了MSM光电检测器的放电基体的电路来实现(参照专利文献1)。进而，也能使用与具备光栅的晶体管类似的输入晶体管来实现产生电脉冲的电路(参照非专利文献2)。通过将根据两个电脉冲的两个输入信号来决定从两个输出端口中的哪一方输出电脉冲的逻辑电路组合至这些将光脉冲转换为电脉冲的光接收器电路，能实现光电混合逻辑电路123。
(实施方式2)
图10A、10B示出了本发明的实施方式2的大规模分布式存储器的结构。大规模分布式存储器200具备与实施方式1的识别电路100相同的识别电路210和与识别电路210的各输出端口相对应的现有的随机存取存储器(RAM)芯片220-1～220-2N。
如图10A、10B所示，被输入大规模分布式存储器200的存储地址信号包括两个部分A、B，第一部分A由识别电路210识别，第二部分B由各RAM芯片识别。当向识别电路210输入存储地址信号的第一部分A时，与存储地址信号的第一部分A对应的规定的输出端口成为高电平状态。RAM芯片220-1～220-2N仅在对应的识别电路210的输出端口成为高电平的情况下被激活，成为读取存储地址信号的第二部分B的状态。被如此激活的RAM芯片能根据存储地址信号的第二部分B来确定RAM芯片内的特定的存储位置，能读取存储在该存储位置的数据或将数据写入该存储位置。
图11示出了存储地址信号、来自识别电路和RAM芯片的输出信号的时序图。在本实施方式2的大规模分布式存储器200中，如图11所示，在识别电路210中，选出特定的RAM芯片所需的时间与芯片数为一个的情况相比延长了LowΔT左右，不会与芯片数N成比例地增加。因此，即使在多维排列存储器的情况下，也能从许多RAM芯片220-1～220-2N中高速地选出特定的RAM芯片，因此，能在不增加访问时间的情况下实现具有高扩展性的存储池。这一点对于大范围的数据处理应用程序是有益的。
识别电路210的实时模式下的输出的延迟极小，因此，大规模分布式存储器200的整体访问时间与各RAM芯片的访问时间大致相等。此外，只要使识别电路210为比特数N，就能选择2N个RAM芯片。只要使各RAM的比特容量为Q、访问时间为T，大规模分布式存储器200就能实现比特容量最大为2N×Q、访问时间为T的存储池。
如上所述使用存储地址信号的第一部分A和第二部分B来指定特定的存储位置的方法一般有如下两种。第一种是，向所有的RAM芯片220-1～220-2N发送第二部分B，同时激活所有的RAM芯片220-1～220-2N，在指定了所有的RAM芯片220-1～220-2N的存储位置之后，基于第一部分A，使用识别电路210来选出希望的RAM芯片220-i。该方法也激活了不需要的芯片，因此耗电变高。第二种方法与第一种方法相反，一开始，基于第一部分A，使用识别电路210来选出一个希望的RAM芯片220-i，之后仅为选出的RAM芯片220-i提供第二部分B来指定存储位置。该方法不激活不需要的芯片，因此有利于实现低功耗。
在本发明中可以应用任一种方法，并且不一定要限定于这些方法。
需要说明的是，存储地址信号的第一部分A和第二部分B可以不必在物理上分离。图10A示出了使用开关来分离存储地址信号的例子，图10B示出了使用分路器来分配存储地址信号整体的例子。在图10A中，由开关230分离出的第一部分A和第二部分B分别被分配给识别电路210和RAM芯片220-1～220-2N。在图10B中，存储地址信号整体通过分路器被分配给识别电路210和RAM芯片220-1～220-2N双方。在该情况下，识别电路210被设计成只对与第一部分A对应的最初的N比特作出反应而无视其他的比特。RAM芯片220-1～220-2N被输入与第二部分B同步的电性门脉冲信号，通过使用该信号来执行例如屏蔽第一部分A的处理，能仅对第二部分B进行识别。
(实施方式3)
图12示出了本发明的实施方式3的具有超高速访问的超高速只读存储器(ROM)芯片的结构。超高速ROM芯片300具备：使用了在本实施方式1中使用的识别电路100的线解码器311和字解码器312、二维存储单元阵列320以及输出传感器330。
当输入地址信号被输入线解码器311和字解码器312时，对输入地址信号进行解码并指定要在存储单元阵列320内激活的存储单元的位置，将存储于被指定的存储单元的数据从输出传感器330输出。
在现有的电子解码器中，当存储单元阵列变大而单元数量增加时速度会降低，因此，现有的ROM芯片的访问速度随着存储单元阵列变大存储容量增加而降低。作为对这样的伴随存储容量的增大的访问速度的降低进行了改善并且能以亚纳秒的访问时间进行工作的超高速ROM芯片，提出了使用超导材料制作解码器(参照非专利文献3)。但是，为了使该超高速ROM芯片以亚纳秒的访问时间进行工作，需要将解码器冷却至极低温度。
对此，本发明的本实施方式3的超高速ROM300通过将本实施方式1所使用的识别电路100使用于线解码器311和字解码器312，即使存储单元阵列320变大而存储单元的数量增加，也能在室温下以亚纳秒的访问时间进行工作。
(实施方式4)
图13示出了本发明的实施方式4的高性能数模转换器(DAC)的结构。DAC400具备与本实施方式1所使用的识别电路100相同的识别电路410和模拟输出电压发生器420。DAC400实时工作，连续的输入信号被分离为多个字，各个字被转换为对应的模拟输出电压。各和字包括M比特，2M电平的输出电压由DAC芯片提供。
模拟输出电压发生器420具有按每个输出电压电平来控制电压的产生的输入端口，识别电路410的各输出端口与模拟输出电压发生器420的各输入端口分别对应。当识别电路410的特定的输出端口成为高电平时，与该输出端口对应的模拟输出电压发生器420的特定的输入端口被激活，模拟输出生成器420中生成并输出规定的输出电压电平的电压。
在现有的仅由电子电路构成的DAC中，难以实现各个字超过六比特的结构，而在本实施方式4中，能实现各个字为六比特以上的结构。本实施方式4的DAC400中的识别输入字码型的处理通过实施方式1所使用的识别电路410来进行，与对应的模拟输出电压的生成处理分开进行。因此，在本实施方式中，由于能比以往高速地识别输入字码型，因此，能够实时地对具有比以往高的比特数的字进行转换。
此外，只要通过光时钟信号来控制识别电路410的输出与模拟输出电压发生器420之间的接口，就能去除电子时钟信号在高速工作的情况下产生的抖动，还能够得到上升波形和下降波形更陡峭且高精度的输出波形(参照专利文献2和非专利文献3)。
附图标记说明
1：输入光波导；
2、110：串并转换器；
3：延迟电路；
4、200：逻辑电路；
100：识别电路；
111：转换信道；
120：确定电路；
121：光波导；
122：光共振器电路；
123：光电混合逻辑电路；
210、410：识别电路；
220：RAM芯片；
311：线解码器；
312：字解码器；
320：存储单元阵列；
330：输出传感器；
420：模拟输出电压发生器。

Claims (10)

1.一种信号处理电路，其特征在于，具备：
一个串行端口，供N比特输入字输入；
2N个第一输出端口，与2N种比特组合唯一对应并且在空间上被分离；以及
识别电路，包括与从所述串行端口输入的所述输入字的每个比特对应的确定层级，从所述第一输出端口中的一个端口输出与所述输入字中的各个字对应的输出，其中，
所述识别电路包括串并转换器，所述串并转换器按所述输入字的每个比特来生成表示所述比特的状态的控制信号并按每个比特输出所述控制信号，
所述确定层级具有确定单元，所述确定单元在被输入电脉冲而被激活时，基于所述控制信号，根据所述输入字的对应的比特的状态，向两个第二输出端口中的一方输出电脉冲，
所述确定单元的两个所述第二输出端口分别连接于与相邻的低位的比特对应的不同的确定单元，与所述输入字的最低位比特对应的所述确定单元的所述第二输出端口连接于所述第一输出端口。
2.根据权利要求1所述的信号处理电路，其特征在于，
与所述最低位比特对应的所述确定单元被设定为：在所述确定单元的每个输出端口，输出的电脉冲的持续时间与规定的观察期间具有规定的时间重叠。
3.根据权利要求1所述的信号处理电路，其特征在于，
所述控制信号为光脉冲，
所述确定单元包括：光共振器电路，通过从与高位的比特对应的所述确定单元输出的所述电脉冲，对所述光脉冲进行调制，使所述光脉冲偏转；光接收器电路，根据由所述光共振器电路进行了偏转的所述光脉冲，生成第二电脉冲；以及逻辑电路，基于从所述光接收器电路输出的第二电脉冲来确定输出所述电脉冲的所述第二输出端口。
4.根据权利要求3所述的信号处理电路，其特征在于，
所述光共振器电路为垂直接合型的微盘结构。
5.根据权利要求3或4所述的信号处理电路，其特征在于，
所述光接收器电路为使用了MSM光电检测器的放电基体的电路。
6.一种分布式存储器，其特征在于，具备：
信号处理电路，具有：一个串行端口，供N比特输入字输入；2N个第一输出端口，与2N种比特组合唯一对应并且在空间上被分离；以及识别电路，包括与从所述串行端口输入的所述输入字的每个比特对应的确定层级，其中，所述确定层级具有确定单元，所述确定单元在被输入电脉冲而被激活时，基于控制信号，根据所述输入字的对应的比特的状态，向两个第二输出端口中的一方输出电脉冲，所述确定单元的两个所述第二输出端口分别连接于与相邻的低位的比特对应的不同的所述确定单元，与所述输入字的最低位比特对应的所述确定单元的所述第二输出端口连接于所述第一输出端口；以及
2N个RAM芯片，与所述信号处理电路的所述2N个第一输出端口唯一对应，仅在从所述第一输出端口输出电脉冲时激活，
所述分布式存储器由N比特的第一部分和M比特的第二部分构成输入地址信号，通过所述信号处理电路来识别所述第一部分，通过所述2N个RAM芯片来识别所述第二部分。
7.根据权利要求6所述的分布式存储器，其特征在于，
将所述输入地址信号分离为第一部分和第二部分，将该第一部分输入至所述信号处理电路，将该第二部分输入至所述2N个RAM芯片。
8.根据权利要求6所述的分布式存储器，其特征在于，
将所述输入地址信号输入至所述信号处理电路和所述2N个RAM芯片双方，
所述信号处理电路仅识别所述输入地址信号中的第一部分，
所述2N个RAM芯片使用与所述输入地址信号的第二部分同步的门脉冲信号，仅识别所述输入地址信号的第二部分。
9.一种ROM，其特征在于，具备：
第一和第二解码器，包括信号处理电路，根据输入地址信号对存储器地址进行解码，所述信号处理电路包括：一个串行端口，供N比特输入字输入；2N个第一输出端口，与2N种比特组合唯一对应并且在空间上被分离；以及识别电路，包括与从所述串行端口输入的所述输入字的每个比特对应的确定层级，其中，所述确定层级具有确定单元，所述确定单元在被输入电脉冲而被激活时，基于控制信号，根据所述输入字的对应的比特的状态，向两个第二输出端口中的一方输出电脉冲，所述确定单元的两个所述第二输出端口分别连接于与相邻的低位的比特对应的不同的所述确定单元，与所述输入字的最低位比特对应的所述确定单元的所述第二输出端口连接于所述第一输出端口；
存储单元阵列，与所述第一和第二解码器连接，包括与解码后的所述存储器地址对应的呈二维排列的多个存储单元；以及
输出传感器，与所述存储单元阵列的各存储单元连接，从由所述第一和第二解码器指定的存储单元输出数据。
10.一种DAC，其特征在于，具备：
信号处理电路，包括：一个串行端口，供N比特输入字输入；2N个第一输出端口，与2N种比特组合唯一对应并且在空间上被分离；以及识别电路，包括与从所述串行端口输入的所述输入字的每个比特对应的确定层级，其中，所述确定层级具有确定单元，所述确定单元在被输入电脉冲而被激活时，基于控制信号，根据所述输入字的对应的比特的状态，向两个第二输出端口中的一方输出电脉冲，所述确定单元的两个所述第二输出端口分别连接于与相邻的低位的比特对应的不同的所述确定单元，与所述输入字的最低位比特对应的所述确定单元的所述第二输出端口连接于所述第一输出端口；以及
模拟输出电压发生器，包括与所述信号处理电路的所述2N个第一输出端口唯一对应的2N个输入端口，其中，所述2N个输入端口控制2N个输出电压电平的电压的产生，仅在从所述第一输出端口输出了电脉冲时使模拟输出电压发生器中产生规定的输出电压电平的电压。
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