JP2016201414A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】薄型化した半導体装置とその半導体装置を効率よく低コストに製造できる方法を提供する。
【解決手段】上段半導体１２を具備する上段半導体装置１０に、下段半導体２１を具備する下段半導体装置２０が重なって配置されていて、前記上段半導体装置の回路基板１１の両側に、それぞれ前記上段半導体１２と前記下段半導体２１が搭載されており、前記下段半導体素子２１が、前記下段半導体装置２０の配線層２６を介して、前記上段半導体装置１０の回路基板１１と、電気的に接続されている半導体装置３０。
【選択図】図１
【解決手段】上段半導体１２を具備する上段半導体装置１０に、下段半導体２１を具備する下段半導体装置２０が重なって配置されていて、前記上段半導体装置の回路基板１１の両側に、それぞれ前記上段半導体１２と前記下段半導体２１が搭載されており、前記下段半導体素子２１が、前記下段半導体装置２０の配線層２６を介して、前記上段半導体装置１０の回路基板１１と、電気的に接続されている半導体装置３０。
【選択図】図１
Description
本発明は、半導体装置及びその製造方法に関する。
代表的な三次元半導体装置として、ロジック系パッケージの上にメモリ系パッケージを積層するパッケージ・オン・パッケージ（ＰｏＰ）がある。パッケージ・オン・パッケージは半導体装置上に半導体装置を積層することで面方向の実装密度を高くできることから、スマートフォンやタブレット端末に広く採用されており、高速化、高機能化の必須アイテムとなっている。
ところで、パッケージ・オン・パッケージは上下の半導体装置を電気的に接続する必要がある。従来、下段の半導体装置は回路基板上に半導体素子をフリップチップ実装しただけの単純な構造であり、上段の半導体装置をはんだボールを介して接続していた。
しかしながら、半導体装置に対する軽薄短小化の要求から、下段の半導体装置の反りが増大し、上段の半導体装置との接続を確保することが困難になってきている。そこで、下段の半導体装置の半導体素子を封止材で封止し、半導体装置の反りを抑制する構造が提案され、実用化されている（例えば非特許文献１参照）。さらに、生産性向上の観点から、有機基板を使用せず、半導体素子を再配置して、配線層を形成する半導体装置も実用化され始めている（例えば非特許文献２参照）。非特許文献１及び２に記載されている半導体装置は、封止材にレーザーによりビアを設け、ビアを介して上下段半導体装置を電気的に接続している。
図１１は、従来のＰｏＰ構造の半導体装置を示す図である。この半導体装置１４０は、下段半導体装置１００と上段半導体装置１３０からなる。
この装置の従来の製造方法について説明する。下段半導体装置１００は、まず、コア基板１１１の両面に配線パターン１１２を形成する。絶縁層１１３を両面に形成し、必要に応じてビア開口（図示せず）及び配線パターン１１８を形成して下段半導体装置用プリント配線板１１０を作製する。次いで、バンプ付き半導体素子１１７をプリント配線板１１０に搭載する。アンダーフィル材１１５をバンプ付き半導体素子１１７と、プリント配線板１１０の間に含浸させる。次いで、バンプ付き半導体素子１１７を覆うように封止材１１９で封止する。その後、封止材１１９から接続端子１２０を露出させる。露出させた接続端子に接続部材１１６を供給して、下段半導体装置１００を作製する。
このようにして得られた下段半導体装置１００は、対応する箇所に露出した端子が形成されているため、上段半導体装置１３０を下段半導体装置１００に載せて電気的に接続を確保することができる。しかし、上段半導体装置とのクリアランスが必要なため、上段半導体装置と下段半導体装置の間に隙間を生じる。さらに、上段半導体装置と接続する際に、下段半導体装置の端子部に存在する酸化物を除去するために多くのフラックス材や活性の強いフラックス材が必要となり、その量や種類が適切でないと接続不良を生じ易い等の問題があった。
また、非特許文献１の方法では製造工法上、下段半導体装置は基板単独で工程を搬送されるため、基板に一定程度の強度が必要になり、厚みをさらに薄くすることができないという課題があった。他方、非特許文献２の方法では、薄く作製しようとすると、封止後の反りが大きくなり、以降の工程中の搬送等が困難になるという課題があった。
Ａｐｐｌｉｃａｔｉｏｎ ｏｆ Ｔｈｒｏｕｇｈ Ｍｏｌｄ Ｖｉａ （ＴＭＶ） ａｓ ＰｏＰ Ｂａｓｅ Ｐａｃｋａｇｅ，Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ （ＥＣＴＣ），２００８
Ａｄｖａｎｃｅｄ Ｌｏｗ Ｐｒｏｆｉｌｅ ＰｏＰ Ｓｏｌｕｔｉｏｎ ｗｉｔｈ Ｅｍｂｅｄｄｅｄ Ｗａｆｅｒ Ｌｅｖｅｌ ＰｏＰ （ｅＷＬＢ−ＰｏＰ） Ｔｅｃｈｎｏｌｏｇｙ，ＥＣＴＣ，２０１２
三次元対応の半導体装置は、小型や高密度化の要求が高く、従来のＰｏＰ構造の半導体装置をさらに薄くすることが求められている。また、そのような半導体装置を充分に効率よく、低コストに製造することが求められている。
本発明は、上記課題に鑑みてなされたものであり、薄型化した半導体装置とその半導体装置を効率よく低コストに製造できる方法を提供することを目的とする。
本発明は、上記課題に鑑みてなされたものであり、薄型化した半導体装置とその半導体装置を効率よく低コストに製造できる方法を提供することを目的とする。
本発明者等は鋭意研究の結果、下記の半導体装置及びその製造方法により当該課題を解決できることを見出した。
即ち、本発明の半導体装置は、上段半導体素子を具備する上段半導体装置と、下段半導体素子を具備する下段半導体装置が重なって配置されており、
前記上段半導体装置の回路基板の両側に、それぞれ前記上段半導体素子と前記下段半導体素子が搭載されており、
前記下段半導体素子が、前記下段半導体装置の配線層を介して、前記上段半導体装置の回路基板と電気的に接続されていることを特徴とする半導体装置を提供する。
前記下段半導体装置における前記下段半導体素子を封止する封止層の厚みは１０μｍ以上５００μｍ以下であってもよい。また、前記上段半導体装置と、前記下段半導体装置の間にクリアランスがないことが好ましい。
即ち、本発明の半導体装置は、上段半導体素子を具備する上段半導体装置と、下段半導体素子を具備する下段半導体装置が重なって配置されており、
前記上段半導体装置の回路基板の両側に、それぞれ前記上段半導体素子と前記下段半導体素子が搭載されており、
前記下段半導体素子が、前記下段半導体装置の配線層を介して、前記上段半導体装置の回路基板と電気的に接続されていることを特徴とする半導体装置を提供する。
前記下段半導体装置における前記下段半導体素子を封止する封止層の厚みは１０μｍ以上５００μｍ以下であってもよい。また、前記上段半導体装置と、前記下段半導体装置の間にクリアランスがないことが好ましい。
上記半導体装置の構成によれば、上段半導体装置を土台にして下段半導体装置を組み立てることが可能となり、「搬送等に必要な強度」を上段半導体装置（第１の半導体パッケージ）に担わせることで、下段半導体装置（第２の半導体パッケージ）から「搬送等に必要な強度」分の厚みを削減できる。その結果、装置全体の厚みを薄くできる。
また、本発明の半導体装置の製造方法は、
（Ｉ）複数の上段半導体装置を配置する工程と
（II）前記複数の上段半導体装置の上に、下段半導体素子を、それぞれ搭載する工程と、
（III）前記下段半導体素子を封止材で一括して封止する工程と、
（IV）前記下段半導体素子の接続部と、前記上段半導体装置の接続部を露出させる工程と、
（Ｖ）前記露出した前記下段半導体素子の接続部を前記上段半導体装置の接続部に接続させて、配線パターンを形成する工程と、
（VI）前記配線パターン上に絶縁層を形成する工程と、
（VII）個々の複数の半導体装置に分離する工程と、
を備える半導体装置の製造方法を提供する。
前記工程（Ｉ）において、前記複数の上段半導体装置を、支持体上に仮固定材を介して固定し、前記工程（III）より後、かつ前記工程（VII）の前に、前記支持体と仮固定材を分離してもよい。
また、前記工程（VI）の後、かつ前記工程（VII）の前に、前記絶縁層に接続部を形成する工程を含んでもよい。
（Ｉ）複数の上段半導体装置を配置する工程と
（II）前記複数の上段半導体装置の上に、下段半導体素子を、それぞれ搭載する工程と、
（III）前記下段半導体素子を封止材で一括して封止する工程と、
（IV）前記下段半導体素子の接続部と、前記上段半導体装置の接続部を露出させる工程と、
（Ｖ）前記露出した前記下段半導体素子の接続部を前記上段半導体装置の接続部に接続させて、配線パターンを形成する工程と、
（VI）前記配線パターン上に絶縁層を形成する工程と、
（VII）個々の複数の半導体装置に分離する工程と、
を備える半導体装置の製造方法を提供する。
前記工程（Ｉ）において、前記複数の上段半導体装置を、支持体上に仮固定材を介して固定し、前記工程（III）より後、かつ前記工程（VII）の前に、前記支持体と仮固定材を分離してもよい。
また、前記工程（VI）の後、かつ前記工程（VII）の前に、前記絶縁層に接続部を形成する工程を含んでもよい。
上記製造方法は、上段半導体装置（第１の半導体パッケージ）上に、下段半導体装置（第２の半導体パッケージ）の半導体素子を搭載し、封止することによって一体化できるため、下段半導体装置の半導体素子を覆う封止材の厚みを薄くしても、支持体を用いることなく搬送等を行うことができる。
さらに、上段半導体装置（第１の半導体パッケージ）上に下段半導体装置（第２の半導体パッケージ）の半導体素子を搭載することから、上段半導体装置（第１の半導体パッケージ）と下段半導体装置（第２の半導体パッケージ）の接続のためのクリアランスを無くすことができ、第１の半導体パッケージと第２の半導体パッケージを接続するためのリフロー等の工程を省略できる。
本発明の製造方法は、微細化と薄型化が必要とされる三次元半導体装置において特に好適である。
さらに、上段半導体装置（第１の半導体パッケージ）上に下段半導体装置（第２の半導体パッケージ）の半導体素子を搭載することから、上段半導体装置（第１の半導体パッケージ）と下段半導体装置（第２の半導体パッケージ）の接続のためのクリアランスを無くすことができ、第１の半導体パッケージと第２の半導体パッケージを接続するためのリフロー等の工程を省略できる。
本発明の製造方法は、微細化と薄型化が必要とされる三次元半導体装置において特に好適である。
本発明によれば、薄型化した半導体装置とその半導体装置を効率よく低コストに製造できる方法を提供できる。
以下、図面を参照しながら本発明の好適な実施形態について詳細に説明する。図面において、同一又は相当部分には同一符号を付し、重複する説明は省略する。また、図面の寸法比率は図示の比率に限られるものではない。
図１は、本発明の一実施形態である半導体装置の概略断面図である。
この半導体装置３０は、上段半導体装置１０（第１の半導体パッケージ）と、下段半導体装置２０（第２の半導体パッケージ）が重なって構成されている。上段半導体装置１０は、回路基板１１及び回路基板１１に接続する半導体素子１２（下段半導体素子）を具備する。図１では、半導体素子１２（上段半導体素子）は封止層で封止され、回路基板１１にワイヤーボンドで接続されている。下段半導体装置２０は、半導体素子２１（下段半導体素子）、封止層２５及び配線層２６を具備する。上段半導体装置１０の回路基板１１の外部接続端子（接続部材）１４は、下段半導体装置２０の半導体素子２１の接続端子２２と、下段半導体装置２０の配線層２６を介して電気的に接続されている。
下段半導体素子２１は、上段半導体装置１０の回路基板１１上に形成されており、下段半導体装置２０と上段半導体装置１０が隙間なく設置されているので、半導体装置３０全体の厚みが薄くなる。
また、本発明の半導体装置の製造方法では、下段半導体装置２０を上段半導体装置１０の上で形成していくので、下段半導体装置２０の封止層２５、配線層２６は搬送等に耐える強度が不要となり、薄くできる。
なお、「搭載」とは半導体素子が基板に接着材を介して固定されている態様をいう。
この半導体装置３０は、上段半導体装置１０（第１の半導体パッケージ）と、下段半導体装置２０（第２の半導体パッケージ）が重なって構成されている。上段半導体装置１０は、回路基板１１及び回路基板１１に接続する半導体素子１２（下段半導体素子）を具備する。図１では、半導体素子１２（上段半導体素子）は封止層で封止され、回路基板１１にワイヤーボンドで接続されている。下段半導体装置２０は、半導体素子２１（下段半導体素子）、封止層２５及び配線層２６を具備する。上段半導体装置１０の回路基板１１の外部接続端子（接続部材）１４は、下段半導体装置２０の半導体素子２１の接続端子２２と、下段半導体装置２０の配線層２６を介して電気的に接続されている。
下段半導体素子２１は、上段半導体装置１０の回路基板１１上に形成されており、下段半導体装置２０と上段半導体装置１０が隙間なく設置されているので、半導体装置３０全体の厚みが薄くなる。
また、本発明の半導体装置の製造方法では、下段半導体装置２０を上段半導体装置１０の上で形成していくので、下段半導体装置２０の封止層２５、配線層２６は搬送等に耐える強度が不要となり、薄くできる。
なお、「搭載」とは半導体素子が基板に接着材を介して固定されている態様をいう。
次に、本発明の半導体装置の製造方法について説明する。
以下、本発明の製造方法の一実施形態として、図１に示す半導体装置の製造方法を、図２から図９を参照しながら説明する。
以下、本発明の製造方法の一実施形態として、図１に示す半導体装置の製造方法を、図２から図９を参照しながら説明する。
まず、上段半導体装置１０（第１の半導体パッケージ）を接続端子１３面を上にして、支持体上に配置する。
配置する方法は、後の工程に適用可能な方法で行うことができる。例えば、吸着若しくは粘着、又は配置する上段半導体装置に合わせて凹部を形成したステージに配置してもよい。または、支持体４０と仮固定材４１を用意し、これらを貼り合わせ、その仮固定材４１の上に上段半導体装置１０を接続端子１３面を上にして配置してもよい（図２）。
配置する方法は、後の工程に適用可能な方法で行うことができる。例えば、吸着若しくは粘着、又は配置する上段半導体装置に合わせて凹部を形成したステージに配置してもよい。または、支持体４０と仮固定材４１を用意し、これらを貼り合わせ、その仮固定材４１の上に上段半導体装置１０を接続端子１３面を上にして配置してもよい（図２）。
支持体４０は、工程中の搬送に必要な強度を保持し、その後の工程で制限される材質（例えば、腐食等を生じるなど）でなければ、特に制限はない。具体的には、支持体４０として、ステンレス板、シリコンウエハ、ガラス繊維強化樹脂基板、ガラス板等が挙げられる。
支持体４０の上に貼付する仮固定材４１は、工程中の加熱プロセスに耐えられる耐熱性と工程中で上段半導体装置を保持できる接着力があり、任意の時点で半導体装置から剥離できるものであれば特に制限されない。そのようなものとして半導体プロセス用途の、熱剥離型、感圧型、ＵＶ硬化型等の仮固定材が挙げられる。
上段半導体装置１０は流通しているＰｏＰ構造用のものをそのまま使うことができる。個片化前、又は接続部材１４を形成前の半導体装置を入手して使用してもよい。
仮固定材４１に上部半導体装置１０を配置する方法は特に制限はないが、後述の再層形成時の半導体素子の位置精度を確保するため、精度よく配置する必要がある。そのため、フリップチップボンダ等の装置を用いることが好ましい。
また、半導体装置１０と半導体装置１０の間隔は任意に設定することができる。小型化する場合は半導体装置と半導体装置の間は個片化するときの切り代と同じ幅とし、仕上がりサイズが上段半導体装置と同じサイズになるようにすることが好ましい。また、下段半導体装置の外部接続端子を多数確保したい場合には、半導体装置と半導体装置の間隔を広くし、上段半導体装置よりも大きな仕上がりサイズに作製してもよい。
また、半導体装置１０と半導体装置１０の間隔は任意に設定することができる。小型化する場合は半導体装置と半導体装置の間は個片化するときの切り代と同じ幅とし、仕上がりサイズが上段半導体装置と同じサイズになるようにすることが好ましい。また、下段半導体装置の外部接続端子を多数確保したい場合には、半導体装置と半導体装置の間隔を広くし、上段半導体装置よりも大きな仕上がりサイズに作製してもよい。
次に、上段半導体装置基板１１の接続端子１３側に下段半導体装置の半導体素子２１を回路面を上にして搭載する（図３）。
下段半導体装置の半導体素子２１を上部半導体装置の回路基板１１に搭載するための接着材としては、一般的に入手可能なダイアタッチフィルム２３を使用することができる。ダイアタッチフィルム２３の厚みは完成した半導体装置の厚みに影響を与えるので、フィルムの厚みは１μｍ以上１００μｍ以下が好ましく、５μｍ以上８０μｍ以下がより好ましく、１０μｍ以上４０μｍ以下がさらに好ましい。この厚みが薄すぎると基板の段差に追従するのが難しく、厚すぎると完成した半導体装置の厚みが不必要に厚くなる場合がある。
下段半導体装置の半導体素子２１を上部半導体装置の回路基板１１に搭載するための接着材としては、一般的に入手可能なダイアタッチフィルム２３を使用することができる。ダイアタッチフィルム２３の厚みは完成した半導体装置の厚みに影響を与えるので、フィルムの厚みは１μｍ以上１００μｍ以下が好ましく、５μｍ以上８０μｍ以下がより好ましく、１０μｍ以上４０μｍ以下がさらに好ましい。この厚みが薄すぎると基板の段差に追従するのが難しく、厚すぎると完成した半導体装置の厚みが不必要に厚くなる場合がある。
次いで、封止材２４を用いて下段半導体装置の半導体素子２１及び上段半導体装置１０全体を一括して覆うように封止して封止層２５を形成する（図４）。
封止材は仮固定材４１の耐熱温度以下で封止するものであれば、熱硬化性のものでもよく、熱可塑性のものでもよい。また、感光性を付与されているものでもよい。また、封止材の形態は、粉体、顆粒、フィルム、液状いずれでもよい。封止方法はトランスファーモールド方式でもラミネート方式でもコンプレッション方式でもよく、使用する封止材に応じた方法を選択できる。
封止材は仮固定材４１の耐熱温度以下で封止するものであれば、熱硬化性のものでもよく、熱可塑性のものでもよい。また、感光性を付与されているものでもよい。また、封止材の形態は、粉体、顆粒、フィルム、液状いずれでもよい。封止方法はトランスファーモールド方式でもラミネート方式でもコンプレッション方式でもよく、使用する封止材に応じた方法を選択できる。
次に、支持体４０と仮固定材４１を分離する（図５）。
仮固定材４１を分離する方法は、使用した仮固定材で推奨される方法で行うことができる。分離後封止材の本硬化を行う。
尚、仮固定材４１から分離する工程は、仮固定材の耐熱性と製造工程の都合に合わせて実施者が任意のタイミングで行うことができる。例えば、感光性の封止材を用いる場合は、次の接続端子の露出工程後に分離してもよい。
また、仮固定材４１の耐熱温度が封止材２４の本硬化温度よりも高い場合は、封止材２４の本硬化より後の工程で仮固定材４１から上段半導体装置１０を分離してもよい。
仮固定材４１を分離する方法は、使用した仮固定材で推奨される方法で行うことができる。分離後封止材の本硬化を行う。
尚、仮固定材４１から分離する工程は、仮固定材の耐熱性と製造工程の都合に合わせて実施者が任意のタイミングで行うことができる。例えば、感光性の封止材を用いる場合は、次の接続端子の露出工程後に分離してもよい。
また、仮固定材４１の耐熱温度が封止材２４の本硬化温度よりも高い場合は、封止材２４の本硬化より後の工程で仮固定材４１から上段半導体装置１０を分離してもよい。
次に、半導体素子２１の接続端子（接続部）２２及び上段半導体装置１０の接続部材（接続部）１４を露出させる（図６）。なお、あらかじめ接続部材（接続部）１４を形成していない上段半導体装置を用いる場合は、接続端子１３を露出させる。
加工方法はサンプルの形状や封止材の特性に応じて各種研磨、薬液処理、レーザー加工、プラズマ加工等、任意の方法を選択できる。
また、必要に応じ、デスミア等の表面処理を行ってもよい。さらに、必要に応じて、研削等を行った後に絶縁層を形成し、再度接続端子を露出させる加工を行ってもよい。
加工方法はサンプルの形状や封止材の特性に応じて各種研磨、薬液処理、レーザー加工、プラズマ加工等、任意の方法を選択できる。
また、必要に応じ、デスミア等の表面処理を行ってもよい。さらに、必要に応じて、研削等を行った後に絶縁層を形成し、再度接続端子を露出させる加工を行ってもよい。
封止層２５の厚みは１０μｍ以上５００μｍ以下であることが好ましい。１０μｍより薄く封止材を形成することは困難でコストアップにつながる。一方、５００μｍより厚い場合は封止層２５から半導体素子の接続端子２２及び上段半導体装置１０の接続部材１４を露出させることが困難となる。これらの観点から、封止層２５の厚みは１０μｍ以上５００μｍ以下であることが好ましく、５０μｍ以上４００μｍ以下がより好ましく、１００μｍ以上３００μｍ以下がさらに好ましい。なお、封止層の厚みとは、上段半導体装置の回路基板から下段半導体装置の配線層までの封止層の厚みである。
次に半導体素子２１の接続端子２２から上段半導体装置１０の接続部材１４への配線パターン等の回路を形成する（図７）。配線パターン形成方法は、コストと描画可能な回路幅の観点から、セミアディティブ工法が好適である。
セミアディティブ工法では、まずシード層を形成する。シード層の形成方法は特に限定されず、無電界めっきやスパッタ処理等によって形成することができる。
次いで、シード層上にドライフィルムレジストを用いて感光性樹脂膜をラミネートする。ドライフィルムレジストは液状でもフィルム状でもよい。液状の場合は、印刷やスピンコータで形成できる。フィルム状の場合はラミネートによって形成できる。次いで、マスクパターンを通して活性光線を照射することにより、感光性樹脂膜の所定部分を露光し、光硬化させる。次いで、現像により露光部以外を除去することで、パターン硬化膜を形成する。
次いで、シード層上にドライフィルムレジストを用いて感光性樹脂膜をラミネートする。ドライフィルムレジストは液状でもフィルム状でもよい。液状の場合は、印刷やスピンコータで形成できる。フィルム状の場合はラミネートによって形成できる。次いで、マスクパターンを通して活性光線を照射することにより、感光性樹脂膜の所定部分を露光し、光硬化させる。次いで、現像により露光部以外を除去することで、パターン硬化膜を形成する。
次に、電解めっきによって配線パターン２６を形成する。その後、上記パターン硬化膜は、剥離液等によって除去し、シード層をエッチング等で除去する。
次いで、配線パターン２６上に、絶縁層２７を形成する。絶縁層２７に用いる材料は感光性材料でも熱硬化性材料でもよい。また、液状材料でもフィルム材料でもよい。液状の感光性材料を用いる場合は、スピンコータで所定の厚みを形成し、その後、露光、現像処理により所定のパターンを形成し、窒素雰囲気で熱硬化させる。
多層化が必要な場合はこれらの回路形成を必要なだけ繰り返すことができる。また各回路形成毎に異なる方法、材料を用いてもよい。
次いで、配線パターン２６上に、絶縁層２７を形成する。絶縁層２７に用いる材料は感光性材料でも熱硬化性材料でもよい。また、液状材料でもフィルム材料でもよい。液状の感光性材料を用いる場合は、スピンコータで所定の厚みを形成し、その後、露光、現像処理により所定のパターンを形成し、窒素雰囲気で熱硬化させる。
多層化が必要な場合はこれらの回路形成を必要なだけ繰り返すことができる。また各回路形成毎に異なる方法、材料を用いてもよい。
次に、接続端子２８、外部接続端子（接続部材）２９を形成する（図８）。接続端子２８、外部接続端子２９を形成する際には、パッド等にアンダーバリアメタル層等としてＮｉメッキやＡｕメッキを行ってもよい。外部接続端子２９は、はんだボールの搭載、又はマスク等を用いてクリームはんだを塗布し、リフローを行う方法等により形成できる。
次に、ダイシング切り代５０をもって個片の半導体装置に分割する（図９）。分割方法は、半導体素子分割用のダイサーを利用することができるほか、一般的な半導体装置の分割に使用するものを利用できる。
以上、本発明に係る半導体装置及び製造方法の実施形態について説明したが、本発明は必ずしも上述した実施形態に限定されるものではなく、その趣旨を逸脱しない範囲で適宜変更を行ってもよい。
実施例１
（１）仮固定材の貼付
仮固定材は耐熱温度１５０℃の熱剥離型仮固定材を用意した。また、支持体としてステンレス版（直径２２０ｍｍ、１．２ｍｍ厚）を用意した。これらを室温で、気泡が入らないように貼り合わせ、仮固定材付支持体を得た（図２の４０及び４１参照）。
（１）仮固定材の貼付
仮固定材は耐熱温度１５０℃の熱剥離型仮固定材を用意した。また、支持体としてステンレス版（直径２２０ｍｍ、１．２ｍｍ厚）を用意した。これらを室温で、気泡が入らないように貼り合わせ、仮固定材付支持体を得た（図２の４０及び４１参照）。
（２）上段半導体装置の搭載
フリップチップボンダ（パナソニックファクトリーソリューションズ株式会社製、商品名「ＦＣＢ３」）を用いて、上記仮固定材付支持体に上段半導体装置を搭載した（図２参照）。
搭載数は５列５行の２５個とし、半導体装置と半導体装置の間隔は０．２ｍｍとした。
尚、上段半導体装置のサイズは１２ｍｍ×１２ｍｍ×０．５５ｍｍ（接続部材の高さは除く）であり、接続部材の高さは０．２５ｍｍであった。
フリップチップボンダ（パナソニックファクトリーソリューションズ株式会社製、商品名「ＦＣＢ３」）を用いて、上記仮固定材付支持体に上段半導体装置を搭載した（図２参照）。
搭載数は５列５行の２５個とし、半導体装置と半導体装置の間隔は０．２ｍｍとした。
尚、上段半導体装置のサイズは１２ｍｍ×１２ｍｍ×０．５５ｍｍ（接続部材の高さは除く）であり、接続部材の高さは０．２５ｍｍであった。
（３）下段半導体素子の搭載
下段半導体装置用半導体素子として８インチウエハの半導体素子（株式会社ウォルツ製、商品名「ＷＡＬＴＳ−ＴＥＧ ＣＣ８０−０１０１ＪＹ （ＰＩ） ＭｏｄｅｌＩ」）を準備した。接続端子として高さ３０μｍの銅ポストが形成されていた。ウエハ厚みはバックグラインド加工を行い、７０μｍの厚みに加工した。その後バックグラインド面に２０μｍのダイボンディングフィルム（日立化成株式会社製）を貼り付けた。その後、ダイシングを行って７．３ｍｍ×７．３ｍｍ×０．０９５ｍｍ（銅ポストを除く）のダイボンディングフィルム付下段半導体素子を得た。
下段半導体装置用半導体素子として８インチウエハの半導体素子（株式会社ウォルツ製、商品名「ＷＡＬＴＳ−ＴＥＧ ＣＣ８０−０１０１ＪＹ （ＰＩ） ＭｏｄｅｌＩ」）を準備した。接続端子として高さ３０μｍの銅ポストが形成されていた。ウエハ厚みはバックグラインド加工を行い、７０μｍの厚みに加工した。その後バックグラインド面に２０μｍのダイボンディングフィルム（日立化成株式会社製）を貼り付けた。その後、ダイシングを行って７．３ｍｍ×７．３ｍｍ×０．０９５ｍｍ（銅ポストを除く）のダイボンディングフィルム付下段半導体素子を得た。
フリップチップボンダ（パナソニックファクトリーソリューションズ株式会社製、商品名「ＦＣＢ３」）を用いて、上記下段半導体素子を上段半導体装置の上に搭載した（図３参照）。下段半導体素子の搭載は、フリップチップボンダの設定を、搭載時のヘッド温度１２０℃、圧着時間２秒、荷重１０Ｎに設定して行った。
（４）封止フィルムによる封止
エポキシ樹脂「ＮＣ−３０００Ｈ」を７０質量部、硬化剤（Ａ−１）を３０質量部、シリカフィラーをエポキシ樹脂１００質量部に対し、３０質量部配合して熱硬化性樹脂組成物を得た。尚、各成分を以下に示す。
エポキシ樹脂「ＮＣ−３０００Ｈ」を７０質量部、硬化剤（Ａ−１）を３０質量部、シリカフィラーをエポキシ樹脂１００質量部に対し、３０質量部配合して熱硬化性樹脂組成物を得た。尚、各成分を以下に示す。
エポキシ樹脂：ビフェニルアラルキル型エポキシ樹脂（日本化薬株式会社製、商品名、「ＮＣ−３０００Ｈ」）
硬化剤（Ａ−１）：温度計、攪拌装置、還流冷却管付き水分定量器の付いた加熱及び冷却可能な容積２リットルの反応容器に、ビス（４−アミノフェニル）スルホン（２６．４０ｇ）、２，２’−ビス［４−（４−マレイミドフェノキシ）フェニル］プロパン（４８４．５０ｇ）、ｐ−アミノ安息香酸（２９．１０ｇ）、及びジメチルアセトアミド（３６０．００ｇ）を入れ、１４０℃で５時間反応させて、分子主鎖中にスルホン基を有し、酸性置換基と不飽和Ｎ−置換マレイミド基を有する硬化剤（Ａ−１）の溶液を得た。
シリカフィラー：平均粒径が５０ｎｍ、ビニルシランでシランカップリング処理したシリカフィラーを用いた。分散状態は、動的光散乱式ナノトラック粒度分布計（日機装株式会社製、商品名「ＵＰＡ−ＥＸ１５０」）、及びレーザー回折散乱式マイクロトラック粒度分布計（日機装株式会社製、商品名「ＭＴ−３１００」）を用いて測定し、最大粒径が１μｍ以下となっていることを確認した。
上記熱硬化性樹脂組成物を支持体である１６μｍ厚のポリエチレンテレフタレートフィルム（帝人株式会社製、商品名「Ｇ２−１６」）上に均一に塗布することにより熱硬化性樹脂組成物層を形成した。その後、熱風対流式乾燥機を用いて熱硬化性樹脂組成物層を１００℃で約１０分間乾燥することによって支持体上に熱硬化性樹脂層を形成したフィルムを得た。熱硬化性樹脂フィルムの膜厚は２６０μｍであった。
次いで、熱硬化性樹脂フィルムに埃等が付着しないように、支持体と接している側とは反対側の表面上にポリエチレンフィルム（タマポリ株式会社製、商品名「ＮＦ−１５」）を保護フィルムとして貼り合わせ、封止フィルムを得た。
得られた封止フィルムを用いて、下段半導体素子を覆うように封止し、下段半導体素子の接続端子側に封止層を形成した（図４参照）。詳細には、まず、封止フィルムの保護フィルムのみを剥がし、銅ポストが形成された下段半導体素子の接続端子側に熱硬化性樹脂フィルムを載置した。プレス式真空ラミネータ（株式会社名機製作所、商品名「ＭＶＬＰ−５００」）を用いて下段半導体素子の接続端子面、及び配列した上段半導体装置と上段半導体装置の間に封止材を充填した。
プレス条件は、プレス熱板温度８０℃、真空引き時間２０秒、ラミネートプレス時間３０秒、気圧４ｋＰａ以下、圧着圧力０．４ＭＰａとした。
プレス条件は、プレス熱板温度８０℃、真空引き時間２０秒、ラミネートプレス時間３０秒、気圧４ｋＰａ以下、圧着圧力０．４ＭＰａとした。
（５）支持体と分離
上記工程後、仮固定材から上段半導体装置を分離するため、２００℃に加熱したホットプレートの上に置き、熱剥離層（仮固定材）を剥離させ、支持体を分離した（図５参照）。このとき、封止層の厚みを測定したところ２６０μｍであった。その後サンプルを１４０℃で２時間保持し、封止フィルムを完全硬化させた。
上記工程後、仮固定材から上段半導体装置を分離するため、２００℃に加熱したホットプレートの上に置き、熱剥離層（仮固定材）を剥離させ、支持体を分離した（図５参照）。このとき、封止層の厚みを測定したところ２６０μｍであった。その後サンプルを１４０℃で２時間保持し、封止フィルムを完全硬化させた。
（６）端子露出工程
上記で作製した封止済みサンプルをレーザー加工機（日立ビアメカニクス株式会社製、商品名「ＬＣ−２Ｆ２１Ｂ／１Ｃ」）で穴あけ加工を行った。条件はエネルギー密度１７００Ｊ／ｃｍ２、パルス幅８０μｓとした。この加工によって、下段半導体素子及び上段半導体装置の外部接続端子を露出させた（図６参照）。
上記で作製した封止済みサンプルをレーザー加工機（日立ビアメカニクス株式会社製、商品名「ＬＣ−２Ｆ２１Ｂ／１Ｃ」）で穴あけ加工を行った。条件はエネルギー密度１７００Ｊ／ｃｍ２、パルス幅８０μｓとした。この加工によって、下段半導体素子及び上段半導体装置の外部接続端子を露出させた（図６参照）。
（７）回路の形成
＜シード層の形成＞
次いで、無電解銅メッキで銅を０．３μｍメッキし、シード層を形成した。メッキ浴はＡＴＳアドカッパーＩＷ（奥野製薬株式会社製）を用い、３２℃、２５分の条件で行った。
＜シード層の形成＞
次いで、無電解銅メッキで銅を０．３μｍメッキし、シード層を形成した。メッキ浴はＡＴＳアドカッパーＩＷ（奥野製薬株式会社製）を用い、３２℃、２５分の条件で行った。
＜ドライフィルムレジストの形成＞
ドライフィルムレジスト（日立化成株式会社製、商品名「Ｐｈｏｔｅｃ ＲＹ−３５２５」）を用いて、ロールラミネーターにより、シード層上に感光性樹脂膜をラミネートした。次いで、パターンを形成したフォトツールを密着させ、露光機（オーク製作所社製、商品名「ＥＸＭ−１２０１型」）を使用して、１００ｍＪ／ｃｍ２のエネルギー量で露光を行った。次いで、３０℃の１質量％炭酸ナトリウム水溶液で、９０秒間スプレー現像を行い、感光性樹脂膜を開口させてパターン硬化膜を形成した。
ドライフィルムレジスト（日立化成株式会社製、商品名「Ｐｈｏｔｅｃ ＲＹ−３５２５」）を用いて、ロールラミネーターにより、シード層上に感光性樹脂膜をラミネートした。次いで、パターンを形成したフォトツールを密着させ、露光機（オーク製作所社製、商品名「ＥＸＭ−１２０１型」）を使用して、１００ｍＪ／ｃｍ２のエネルギー量で露光を行った。次いで、３０℃の１質量％炭酸ナトリウム水溶液で、９０秒間スプレー現像を行い、感光性樹脂膜を開口させてパターン硬化膜を形成した。
＜配線パターンの形成＞
次いで、電解銅めっき法により配線パターンを形成した。メッキ浴は硫酸銅を２２０ｇ／ｌの濃度にしたものを用い、２５℃２５分の条件で行った。なおその時の印加電流は３４Ａであった。
次いで、電解銅めっき法により配線パターンを形成した。メッキ浴は硫酸銅を２２０ｇ／ｌの濃度にしたものを用い、２５℃２５分の条件で行った。なおその時の印加電流は３４Ａであった。
＜ドライフィルムレジストの除去＞
次いで、剥離液によって上記パターン硬化膜を除去した。剥離液は３質量％のＮａＯＨ水溶液を用いて４分間行った。
次いで、剥離液によって上記パターン硬化膜を除去した。剥離液は３質量％のＮａＯＨ水溶液を用いて４分間行った。
＜シード層の除去＞
次いで、エッチング液によりシード層を除去した。エッチング浴はＷＬＣ−Ｃ２（三菱ガス化学株式会社製）を純水で２倍希釈したものを用い、２５℃で９０秒間行った。
次いで、エッチング液によりシード層を除去した。エッチング浴はＷＬＣ−Ｃ２（三菱ガス化学株式会社製）を純水で２倍希釈したものを用い、２５℃で９０秒間行った。
＜絶縁層の形成＞
次いで、配線パターン上に絶縁層を形成した。具体的には、スピンコータで感光性再配線材料（日立化成株式会社製、商品名「ＡＨ−１１７０Ｔ」）を塗布し、露光、現像処理を行った。次いで、所定温度２００℃で窒素雰囲気（酸素濃度５０ｐｐｍ以下）下、１時間の熱硬化を行った。次いで、スパッタ法により、Ｔｉを１００ｎｍ蒸着し、連続してＣｕを３００ｎｍ蒸着し、シード層を形成した。次いで、ドライフィルムレジスト（日立化成株式会社製、商品名「Ｐｈｏｔｅｃ ＲＹ−３５２５」）をロールラミネーターで貼着し、パターンを形成したフォトツールを密着させ、露光機（株式会社オーク製作所製、商品名「ＥＸＭ‐１２０１型」）を使用して、１００ｍＪ／ｃｍ２のエネルギー量で露光を行った。次いで、３０℃の１質量％炭酸ナトリウム水溶液で、９０秒間スプレー現像を行い、感光性樹脂膜を開口させ、パターン硬化膜を形成した。次いで、電解銅めっき法により、シード層上に、厚み５μｍの銅めっきを形成した。次いで、剥離液により、上記パターン硬化膜を剥離した。次いでシード層をエッチング液より除去した。次いで、スピンコータで再度、感光性再配線材料（日立化成株式会社製、商品名「ＡＨ−１１７０Ｔ」）を塗布し、露光、現像処理を行った。次いで、所定温度２００℃で窒素雰囲気（酸素濃度５０ｐｐｍ以下）下、１時間の熱硬化を行った。
絶縁層−配線パターン−絶縁層−配線パターン−絶縁層の順番に層形成を行い、完成した配線層の合計の厚みは約５０μｍであった（図７参照）。
次いで、配線パターン上に絶縁層を形成した。具体的には、スピンコータで感光性再配線材料（日立化成株式会社製、商品名「ＡＨ−１１７０Ｔ」）を塗布し、露光、現像処理を行った。次いで、所定温度２００℃で窒素雰囲気（酸素濃度５０ｐｐｍ以下）下、１時間の熱硬化を行った。次いで、スパッタ法により、Ｔｉを１００ｎｍ蒸着し、連続してＣｕを３００ｎｍ蒸着し、シード層を形成した。次いで、ドライフィルムレジスト（日立化成株式会社製、商品名「Ｐｈｏｔｅｃ ＲＹ−３５２５」）をロールラミネーターで貼着し、パターンを形成したフォトツールを密着させ、露光機（株式会社オーク製作所製、商品名「ＥＸＭ‐１２０１型」）を使用して、１００ｍＪ／ｃｍ２のエネルギー量で露光を行った。次いで、３０℃の１質量％炭酸ナトリウム水溶液で、９０秒間スプレー現像を行い、感光性樹脂膜を開口させ、パターン硬化膜を形成した。次いで、電解銅めっき法により、シード層上に、厚み５μｍの銅めっきを形成した。次いで、剥離液により、上記パターン硬化膜を剥離した。次いでシード層をエッチング液より除去した。次いで、スピンコータで再度、感光性再配線材料（日立化成株式会社製、商品名「ＡＨ−１１７０Ｔ」）を塗布し、露光、現像処理を行った。次いで、所定温度２００℃で窒素雰囲気（酸素濃度５０ｐｐｍ以下）下、１時間の熱硬化を行った。
絶縁層−配線パターン−絶縁層−配線パターン−絶縁層の順番に層形成を行い、完成した配線層の合計の厚みは約５０μｍであった（図７参照）。
（８）外部接続端子の形成
上記で作製した配線層上に無電解Ｎｉメッキと無電解Ａｕメッキをそれぞれ、厚み２μｍ、０．０５μｍになるように加工した。
次にリフロー装置（株式会社タムラ製作所製、商品名「ＴＮＰ２５−３３７ＥＭ」）を用いて、窒素雰囲気（酸素濃度２００ｐｐｍ以下）で、はんだボールを外部接続端子として搭載して半導体装置を作製した（図８参照）。
上記で作製した配線層上に無電解Ｎｉメッキと無電解Ａｕメッキをそれぞれ、厚み２μｍ、０．０５μｍになるように加工した。
次にリフロー装置（株式会社タムラ製作所製、商品名「ＴＮＰ２５−３３７ＥＭ」）を用いて、窒素雰囲気（酸素濃度２００ｐｐｍ以下）で、はんだボールを外部接続端子として搭載して半導体装置を作製した（図８参照）。
（９）個片の半導体装置に分割
上記で作製した半導体装置をダイサー（ＤＩＳＣＯ株式会社製、商品名「ＤＡＤ３３５０」）を用いて個片の半導体装置に分割した。ダイサーのブレードは０．２ｍｍ幅のものを使用した（図９参照）。
得られた半導体装置は厚み約１０６０μｍであった（図１参照）。
上記で作製した半導体装置をダイサー（ＤＩＳＣＯ株式会社製、商品名「ＤＡＤ３３５０」）を用いて個片の半導体装置に分割した。ダイサーのブレードは０．２ｍｍ幅のものを使用した（図９参照）。
得られた半導体装置は厚み約１０６０μｍであった（図１参照）。
実施例２
この実施例では、封止材として感光性封止フィルムを使用した。
実施例１と同じ工程（１）〜（３）を実施した。
この実施例では、封止材として感光性封止フィルムを使用した。
実施例１と同じ工程（１）〜（３）を実施した。
（４）封止フィルムによる封止
封止フィルムに使用する感光性樹脂組成物として、以下に示すものを調製した。カルボキシル基とエチレン性不飽和基とを含有する感光性樹脂として、酸変性したクレゾールノボラック型エポキシアクリレート（日本化薬株式会社製、商品名「ＣＣＲ−１２１９Ｈ、」）を５５質量部、光開始剤成分として、２，４，６−トリメチルベンゾイル−ジフェニル−フォスフィンオキサイド（ＢＡＳＦ株式会社製、商品名「ダロキュアＴＰＯ」）を２質量部、エタノン，１−［９−エチル−６−（２−メチルベンゾイル）−９Ｈ−カルバゾール−３−イル］−，１−（ｏ−アセチルオキシム）（ＢＡＳＦ株式会社製、商品名「イルガキュアＯＸＥ−０２、」）を０．１質量部、熱硬化剤成分として、ビフェノール型エポキシ樹脂（ジャパンエポキシレジン株式会社製、商品名「ＮＣ−３０００Ｈ」）を２０質量部用いた。
封止フィルムに使用する感光性樹脂組成物として、以下に示すものを調製した。カルボキシル基とエチレン性不飽和基とを含有する感光性樹脂として、酸変性したクレゾールノボラック型エポキシアクリレート（日本化薬株式会社製、商品名「ＣＣＲ−１２１９Ｈ、」）を５５質量部、光開始剤成分として、２，４，６−トリメチルベンゾイル−ジフェニル−フォスフィンオキサイド（ＢＡＳＦ株式会社製、商品名「ダロキュアＴＰＯ」）を２質量部、エタノン，１−［９−エチル−６−（２−メチルベンゾイル）−９Ｈ−カルバゾール−３−イル］−，１−（ｏ−アセチルオキシム）（ＢＡＳＦ株式会社製、商品名「イルガキュアＯＸＥ−０２、」）を０．１質量部、熱硬化剤成分として、ビフェノール型エポキシ樹脂（ジャパンエポキシレジン株式会社製、商品名「ＮＣ−３０００Ｈ」）を２０質量部用いた。
無機フィラー成分としては、平均粒径が５０ｎｍ、ビニルシランでシランカップリング処理したシリカフィラーを用いた。尚、無機フィラー成分は、上記感光性樹脂１００質量部に対し、１５質量部になるように配合した。分散状態は、動的光散乱式ナノトラック粒度分布計（日機装社製、商品名「ＵＰＡ−ＥＸ１５０」）、及びレーザー回折散乱式マイクロトラック粒度分布計（日機装社製、商品名「ＭＴ−３１００」）を用いて測定し、最大粒径が１μｍ以下となっていることを確認した。
得られた感光性樹脂組成物を支持体である１６μｍ厚のポリエチレンテレフタレートフィルム（帝人株式会社製、商品名「Ｇ２−１６」）上に均一に塗布することにより感光性樹脂組成物層を形成し、それを、熱風対流式乾燥機を用いて１００℃で約１０分間乾燥し、支持体上に感光性樹脂フィルムを得た。感光性樹脂フィルムの膜厚は、１５０μｍであった。
続いて、感光性樹脂フィルムの支持体と接している側とは反対側の表面上に、ポリエチレンフィルム（タマポリ社製、商品名「ＮＦ−１５」）を保護フィルムとして貼り合わせ、感光性の封止フィルムを得た。
この封止フィルムを用いて、下段半導体素子上に封止層を形成した。具体的には、下段半導体素子上に封止フィルムを、保護フィルムのポリエチレンフィルムを剥離して、プレス式真空ラミネータ（株式会社名機製作所製、商品名「ＭＶＬＰ−５００」）を用いて感光性樹脂膜をラミネートした。プレス条件は、プレス熱板温度８０℃、真空引き時間２０秒、ラミネートプレス時間３０秒、気圧４ｋＰａ以下、圧着圧力０．４ＭＰａの条件で行った。
＜開口部の形成＞
形成した封止層上に、パターンを形成したフォトツールを密着させ、露光機（株式会社オーク製作所製、商品名「ＥＸＭ‐１２０１型」）を使用して、５００ｍＪ／ｃｍ２のエネルギー量で露光を行った。次いで、常温で１時間静置した後、該積層体上のポリエチレンフィルムを剥離し、３０℃の１質量％炭酸ナトリウム水溶液で、１８０秒の時間でスプレー現像を行い、感光性樹脂膜に開口部を設けた。続いて、紫外線照射装置（オーク製作所社製）を使用して１．５Ｊ／ｃｍ２のエネルギー量で紫外線照射を行って、紫外線硬化を完了した。
形成した封止層上に、パターンを形成したフォトツールを密着させ、露光機（株式会社オーク製作所製、商品名「ＥＸＭ‐１２０１型」）を使用して、５００ｍＪ／ｃｍ２のエネルギー量で露光を行った。次いで、常温で１時間静置した後、該積層体上のポリエチレンフィルムを剥離し、３０℃の１質量％炭酸ナトリウム水溶液で、１８０秒の時間でスプレー現像を行い、感光性樹脂膜に開口部を設けた。続いて、紫外線照射装置（オーク製作所社製）を使用して１．５Ｊ／ｃｍ２のエネルギー量で紫外線照射を行って、紫外線硬化を完了した。
（５）支持体と分離
上記工程後、仮固定材から上段半導体装置を分離するため、２００℃に加熱したホットプレートの上に置き、熱剥離層を剥離させ、支持体を分離した。
このとき、封止層の厚みを測定したところ１６０μｍであった。
その後サンプルをクリーンオーブンで１７５℃、２時間で熱硬化した。
上記工程後、仮固定材から上段半導体装置を分離するため、２００℃に加熱したホットプレートの上に置き、熱剥離層を剥離させ、支持体を分離した。
このとき、封止層の厚みを測定したところ１６０μｍであった。
その後サンプルをクリーンオーブンで１７５℃、２時間で熱硬化した。
この後、工程（６）〜（９）を、実施例１と同様にして実施し、半導体装置を得た。得られた半導体装置は厚み約９６０μｍであった。
比較例１（ｅＷＬＢの作り方）
下段半導体装置の上に実施例と同じ上部半導体装置を搭載しリフロー装置（株式会社タムラ製作所製、商品名「ＴＮＰ２５−３３７ＥＭ」）を用いて接続した。
尚、下段半導体装置は以下のように作製した。
まずプリント配線板（厚み４３０μｍ）に上段半導体装置との接続端子となるはんだボールを搭載し、リフロー接続した。
その後プリント配線板に実施例と同一の下段半導体素子をフリップボンダ（パナソニックファクトリーソリューションズ株式会社製、商品名「ＦＣＢ３」）を用いてチップの回路面を下にして接続した。
次に下段半導体素子とプリント配線板の間にアンダーフィル材（日立化成株式会社製、商品名「ＣＥＬ−Ｃ−３７２０」）を流し込み、下段半導体素子の接続端子を保護した。
その後、トランスファモールド装置を使用して顆粒の封止材を用いて下段半導体素子とプリント配線板を封止した。このとき封止層の厚みは２６０μｍであった。
次にＣＯ２レーザー装置を使用して封止層に穴を開け、上段半導体装置との接続端子となるはんだボールを露出させた。
その後ＰｏＰ外部接続端子となる実施例と同一のはんだボールを半導体装置基板に搭載しリフロー接続した。
次にダイサーを用いて個片の下段半導体装置に切り分けた。
最後に上段半導体装置を搭載し、リフロー接続することで上段半導体装置と下段半導体装置を接続した。こうして得られた半導体装置（図１１参照）は厚み約１４６０μｍであった。
下段半導体装置の上に実施例と同じ上部半導体装置を搭載しリフロー装置（株式会社タムラ製作所製、商品名「ＴＮＰ２５−３３７ＥＭ」）を用いて接続した。
尚、下段半導体装置は以下のように作製した。
まずプリント配線板（厚み４３０μｍ）に上段半導体装置との接続端子となるはんだボールを搭載し、リフロー接続した。
その後プリント配線板に実施例と同一の下段半導体素子をフリップボンダ（パナソニックファクトリーソリューションズ株式会社製、商品名「ＦＣＢ３」）を用いてチップの回路面を下にして接続した。
次に下段半導体素子とプリント配線板の間にアンダーフィル材（日立化成株式会社製、商品名「ＣＥＬ−Ｃ−３７２０」）を流し込み、下段半導体素子の接続端子を保護した。
その後、トランスファモールド装置を使用して顆粒の封止材を用いて下段半導体素子とプリント配線板を封止した。このとき封止層の厚みは２６０μｍであった。
次にＣＯ２レーザー装置を使用して封止層に穴を開け、上段半導体装置との接続端子となるはんだボールを露出させた。
その後ＰｏＰ外部接続端子となる実施例と同一のはんだボールを半導体装置基板に搭載しリフロー接続した。
次にダイサーを用いて個片の下段半導体装置に切り分けた。
最後に上段半導体装置を搭載し、リフロー接続することで上段半導体装置と下段半導体装置を接続した。こうして得られた半導体装置（図１１参照）は厚み約１４６０μｍであった。
実施例１，２及び比較例１で製造した半導体装置の、図１０に示す部分の厚み（単位：μｍ）を測定し、結果を表１に示す。
実施例１は比較例１と比べて半導体装置全体の厚みが薄い。また実施例２は封止層の厚みを比較例１と同一にすることができなかったが、封止層の厚みの違いを考慮しても実施例２のほうが比較例１よりも半導体装置全体を薄くできることは明らかである。
以上の結果から、本発明によれば、厚みが薄いＰｏＰ構造の半導体装置を既存の上部半導体装置を利用し、一般的に用いられている半導体装置を製造するための装置を利用して製造できる。
また、本発明では、上段半導体装置が、支持体の役目を果たすので、下段半導体装置の封止層等が薄くても、ハンドリング可能となるので、半導体装置全体を薄くできる。
また、本発明では、上段半導体装置が、支持体の役目を果たすので、下段半導体装置の封止層等が薄くても、ハンドリング可能となるので、半導体装置全体を薄くできる。
本発明の半導体装置は、三次元対応の半導体装置として、スマートフォンやタブレット端末等に使用できる。
１０ 上段半導体装置
１１ 上段半導体装置の回路基板
１２ 上段半導体装置の半導体素子
１３ 上段半導体装置の接続端子（接続部）
１４ 上段半導体装置の外部接続端子又は接続部材（接続部）
２０ 下段半導体装置
２１ 下段半導体装置の半導体素子
２２ 下段半導体装置の半導体素子の接続端子（接続部）
２３ ダイボンド材
２４ 封止材
２５ 下段半導体装置の封止層
２６ 下段半導体装置の配線パターン（配線層）
２７ 下段半導体装置の絶縁層（配線層）
２８ 下段半導体装置の接続端子（接続部）（配線層）
２９ 下段半導体装置の外部接続端子又は接続部材（接続部）
３０ 半導体装置
４０ 支持体
４１ 仮固定材
５０ ダイシング切り代
１００ 下段半導体装置
１１０ 下段半導体装置のプリント配線板
１１１ 下段半導体装置のコア基板
１１２ 下段半導体装置の配線パターン
１１３ 下段半導体装置の層間絶縁層
１１４ ビア開口
１１５ アンダーフィル材
１１６ 接続部材
１１７ 下段半導体装置のバンプ付き半導体素子
１１８ 配線パターン
１１９ 封止材
１２０ 接続端子
１３０ 上段半導体装置
１４０ 半導体装置
２００ 上段半導体装置の封止層の厚み
２０１ 上段半導体装置の回路基板の厚み
２０２ 下段半導体装置の封止層の厚み
２０３ 下段半導体装置の配線層の厚み
２０４ 上段／下段半導体装置の間の距離（クリアランス）
２０５ 下段半導体装置の基板の厚み
１１ 上段半導体装置の回路基板
１２ 上段半導体装置の半導体素子
１３ 上段半導体装置の接続端子（接続部）
１４ 上段半導体装置の外部接続端子又は接続部材（接続部）
２０ 下段半導体装置
２１ 下段半導体装置の半導体素子
２２ 下段半導体装置の半導体素子の接続端子（接続部）
２３ ダイボンド材
２４ 封止材
２５ 下段半導体装置の封止層
２６ 下段半導体装置の配線パターン（配線層）
２７ 下段半導体装置の絶縁層（配線層）
２８ 下段半導体装置の接続端子（接続部）（配線層）
２９ 下段半導体装置の外部接続端子又は接続部材（接続部）
３０ 半導体装置
４０ 支持体
４１ 仮固定材
５０ ダイシング切り代
１００ 下段半導体装置
１１０ 下段半導体装置のプリント配線板
１１１ 下段半導体装置のコア基板
１１２ 下段半導体装置の配線パターン
１１３ 下段半導体装置の層間絶縁層
１１４ ビア開口
１１５ アンダーフィル材
１１６ 接続部材
１１７ 下段半導体装置のバンプ付き半導体素子
１１８ 配線パターン
１１９ 封止材
１２０ 接続端子
１３０ 上段半導体装置
１４０ 半導体装置
２００ 上段半導体装置の封止層の厚み
２０１ 上段半導体装置の回路基板の厚み
２０２ 下段半導体装置の封止層の厚み
２０３ 下段半導体装置の配線層の厚み
２０４ 上段／下段半導体装置の間の距離（クリアランス）
２０５ 下段半導体装置の基板の厚み
Claims (6)
- 上段半導体素子を具備する上段半導体装置と、下段半導体素子を具備する下段半導体装置が重なって配置されており、
前記上段半導体装置の回路基板の両側に、それぞれ前記上段半導体素子と前記下段半導体素子が搭載されており、
前記下段半導体素子が、前記下段半導体装置の配線層を介して、前記上段半導体装置の回路基板と電気的に接続されている半導体装置。 - 前記下段半導体装置における前記下段半導体素子を封止する封止層の厚みが１０μｍ以上５００μｍ以下である請求項１に記載の半導体装置。
- 前記上段半導体装置と、前記下段半導体装置の間にクリアランスがない請求項１又は２に記載の半導体装置。
- （Ｉ）複数の上段半導体装置を配置する工程と
（II）前記複数の上段半導体装置の上に、下段半導体素子を、それぞれ搭載する工程と、
（III）前記下段半導体素子を封止材で一括して封止する工程と、
（IV）前記下段半導体素子の接続部と、前記上段半導体装置の接続部を露出させる工程と、
（Ｖ）前記露出した前記下段半導体素子の接続部を前記上段半導体装置の接続部に接続させて、配線パターンを形成する工程と、
（VI）前記配線パターン上に絶縁層を形成する工程と、
（VII）個々の複数の半導体装置に分離する工程と、
を備える半導体装置の製造方法。 - 前記工程（Ｉ）において、前記複数の上段半導体装置を、支持体上に仮固定材を介して固定し、前記工程（III）より後、かつ前記工程（VII）の前に、前記支持体と仮固定材を分離する請求項４に記載の半導体装置の製造方法。
- 前記工程（VI）の後、かつ前記工程（VII）の前に、前記絶縁層に接続部を形成する工程を含む請求項４又は５に記載の半導体装置の製造方法。
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| JP2015079200A JP2016201414A (ja) | 2015-04-08 | 2015-04-08 | 半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020513163A (ja) * | 2017-04-14 | 2020-04-30 | マイヤー ブルガー （スイッツァランド） アーゲー | 光電池モジュール、光電池封止剤、及び光電池モジュールを製造する方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010251395A (ja) * | 2009-04-13 | 2010-11-04 | Shinko Electric Ind Co Ltd | 電子装置及びその製造方法 |
| US20140210080A1 (en) * | 2013-01-29 | 2014-07-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | PoP Device |
-
2015
- 2015-04-08 JP JP2015079200A patent/JP2016201414A/ja active Pending
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