JP2016167504A - 半導体発光素子 - Google Patents

Abstract

【課題】耐電圧を向上できる半導体発光素子を提供する。【解決手段】実施形態によれば、半導体発光素子は、基体と、第１〜第３半導体層と、第１導電層と、第１、第２絶縁層と、を含む。第２半導体層は、第１半導体層と基体との間に設けられる。第３半導体層は、第１、第２半導体層の間に設けられる。第１導電層は、第２半導体層の一部と基体との間に設けられ、第２半導体層と電気的に接続される。第１絶縁層は、第２半導体層の別の一部と基体との間、及び、第１導電層と基体との間に設けられる。第２絶縁層は、第１絶縁層と基体との間に設けられる。第１導電層と重なる第１位置での第１絶縁層の第１厚さは、第１導電層と重ならない第２位置での第１絶縁層の第２厚さよりも薄い。第１位置での第２絶縁層の第３厚さと、第２位置での第２絶縁層の第４厚さと、の差の絶対値は、第１、第２厚さの差の絶対値よりも小さい。【選択図】図１

Description

本発明の実施形態は、半導体発光素子に関する。

発光ダイオード（ＬＥＤ：Light Emitting Diode）などの半導体発光素子において、耐電圧の向上が求められている。

特表２００４−５０５４３４号公報

本発明の実施形態は、耐電圧を向上できる半導体発光素子を提供する。

本発明の実施形態によれば、半導体発光素子は、基体と、第１〜第３半導体層と、第１導電層と、第１、第２絶縁層と、を含む。前記第１半導体層は、第１導電形の領域を含む。前記第２半導体層は、前記第１半導体層と前記基体との間に設けられ、第２導電形である。前記第３半導体層は、前記第１半導体層と前記第２半導体層との間に設けられる。前記第１導電層は、前記第２半導体層の一部と前記基体との間に設けられる。前記第１導電層は、前記第２半導体層と電気的に接続される。前記第１絶縁層は、前記第２半導体層の別の一部と前記基体との間、及び、前記第１導電層と前記基体との間に設けられる。前記第２絶縁層は、前記第１絶縁層と前記基体との間に設けられる。前記第２半導体層から前記第１半導体層に向かう第１方向において前記第１導電層と重なる第１位置での前記第１絶縁層の第１厚さは、前記第１方向において前記第１導電層と重ならない第２位置での前記第１絶縁層の第２厚さよりも薄い。前記第１位置での前記第２絶縁層の第３厚さと、前記第２位置での前記第２絶縁層の第４厚さと、の差の第２絶対値は、前記第１厚さと前記第２厚さとの差の第１絶対値よりも小さい。

図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体発光素子を例示する模式的断面図である。 第１の実施形態に係る半導体発光素子を例示する模式的平面図である。 半導体発光素子を例示する顕微鏡写真像である。 図４（ａ）〜図４（ｄ）は、第１の実施形態に係る半導体発光素子の製造方法の一部を例示する工程順模式的断面図である。 第１の実施形態に係る半導体発光素子の一部を例示する模式的断面図である。 図６（ａ）〜図６（ｆ）は、第１の実施形態に係る半導体発光素子の製造方法を例示する工程順模式的断面図である。 図７（ａ）及び図７（ｂ）は、第１の実施形態に係る別の半導体発光素子を例示する模式的断面図である。 図８（ａ）及び図８（ｂ）は、第２の実施形態に係る半導体発光素子を例示する模式的断面図である。 第２の実施形態に係る半導体発光素子を例示する模式的平面図である。 第２の実施形態に係る半導体発光素子を例示する模式的断面図である。 図１１（ａ）及び図１１（ｂ）は、第２の実施形態に係る別の半導体発光素子を例示する模式的断面図である。 実施形態に係る半導体発光素子を例示する模式的断面図である。 第３の実施形態に係る半導体発光素子を例示する模式的断面図である。 図１４（ａ）及び図１４（ｂ）は、第３の実施形態に係る別の半導体発光素子を例示する模式的断面図である。 図１５（ａ）及び図１５（ｂ）は、第３の実施形態に係る別の半導体発光素子を例示する模式的断面図である。 第３の実施形態に係る別の半導体発光素子を例示する模式的断面図である。 図１７（ａ）及び図１７（ｂ）は、第３の実施形態に係る別の半導体発光素子を例示する模式的断面図である。 図１８（ａ）及び図１８（ｂ）は、第３の実施形態に係る別の半導体発光素子を例示する模式的断面図である。 第４の実施形態に係る半導体発光素子を例示する模式的断面図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体発光素子を例示する模式的断面図である。
図２は、第１の実施形態に係る半導体発光素子を例示する模式的平面図である。
図１（ａ）は、図２のＡ１−Ａ２線断面図である。図１（ｂ）は、図１（ａ）の一部ＡＰを拡大して示している。図２は、図１（ａ）に示す矢印ＡＡの方向からみた平面図である。図２において、一部の要素を透視した状態を破線で表示している。

図１（ａ）、図１（ｂ）及び図２に示すように、本実施形態に係る半導体発光素子１１０は、基体７０と、第１半導体層１０と、第２半導体層２０と、第３半導体層３０と、第１導電層５０と、第１絶縁層８１と、第２絶縁層８２と、を含む。

基体７０として、例えば、Ｓｉなどの半導体基板が用いられる。基体７０の例については、後述する。

第１半導体層１０は、第１導電形の領域を含む。
第２半導体層２０は、第１半導体層１０と基体７０との間に設けられる。第２半導体層２０は、第２導電形である。

例えば、第１導電形はｎ形であり、第２導電形はｐ形である。第１導電形がｐ形であり、第２導電形がｎ形でも良い。以下の例では、第１導電形がｎ形であり、第２導電形がｐ形とする。

第３半導体層３０は、第１半導体層１０と第２半導体層２０との間に設けられる。第３半導体層３０は、例えば、活性層を含む。第３半導体層３０は、例えば発光部である。第３半導体層３０の例については、後述する。

第２半導体層２０から第１半導体層１０に向かう方向をＺ軸方向（第１方向Ｄ１）とする。Ｚ軸方向は、第２半導体層２０と第１半導体層１０とが積層される方向である。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向とＸ軸方向とに対して垂直な方向をＹ軸方向とする。

第１半導体層１０、第２半導体層２０及び第３半導体層３０は、積層体１５に含まれる。積層体１５は、Ｘ−Ｙ平面に沿って広がっている。

第１半導体層１０、第２半導体層２０及び第３半導体層３０は、例えば窒化物半導体を含む。

第１導電層５０は、第２半導体層２０の一部（第１部分２０ａ）と、基体７０との間に設けられる。

すなわち、第２半導体層２０は、第１部分２０ａと、第２部分２０ｂと、を含む。第２部分２０ｂは、第１方向Ｄ１に対して交差する方向（例えば第２方向Ｄ２）において、第１部分２０ａと並ぶ。第１導電層５０は、第２部分２０ｂと基体７０との間には、設けられていない。

第１導電層５０は、第２半導体層２０と電気的に接続される。

本明細書において、電気的に接続されている状態は、第１導体と第２導体とが直接接している状態を含む。さらに、電気的に接続されている状態は、第１導体と第２導体との間に第３導体が挿入されて、第３導体を介して第１導体及び第２導体の間に電流が流れる状態を含む。

第１導電層５０の少なくとも一部は、第２半導体層２０とオーミック接触する。第１導電層５０は、光反射性である。

第１絶縁層８１は、第２半導体層２０の別の一部（第２部分２０ｂ）と、基体７０と、の間（第１設置位置）、及び、第１導電層５０と基体７０との間（第２設置位置）に設けられる。

第２絶縁層８２は、第１絶縁層８１と基体７０との間に設けられる。

第１絶縁層８１及び第２絶縁層８２は、例えば、酸化シリコン、窒化シリコン、または、酸窒化シリコンなどを含む。これらの絶縁層の材料の例については、後述する。

この例では、半導体発光素子１１０には、第１パッド４５と、第２パッド５５と、が設けられている。

第１パッド４５と第３半導体層３０との間に、第１半導体層１０が配置される。第１パッド４５は、第１半導体層１０と電気的に接続される。第１半導体層１０がｎ形半導体である場合、第１パッド４５は、ｎ側パッドとなる。

図２に示すように、この例では、線状の電極４６が設けられる。電極４６は、第１パッド４５と接続されている。電極４６と第３半導体層３０との間に、第１半導体層１０が配置される。電極４６は、例えば、電流を広げる機能を有する。

図１（ａ）に示すように、第１導電層５０の一部（第１導電部分５０ａ）は、第２半導体層２０の上記の一部（第１部分２０ａ）と、基体７０との間に配置される。

第１導電層５０の別の一部（第２導電部分５０ｂ）は、第２パッド５５と基体７０との間に配置される。

すなわち、第１導電層５０の第１導電部分５０ａは、第１方向Ｄ１において第２半導体層２０と重なる。一方、第１導電層５０の第２導電部分５０ｂは、第１方向Ｄ１において、第２半導体層２０と重ならず、第１方向Ｄ１において第２パッド５５と重なる。

第２パッド５５は、第１導電層５０の第２導電部分５０ｂと電気的に接続される。

この例では、第１導電層５０は、積層膜の構成を有する。
すなわち、第１導電層５０は、第１金属層５１と、第２金属層５２と、を含む。第１金属層５１は、第２金属層５２の一部５２ａと第２半導体層２０との間に設けられる。第１金属層５１は、第１方向Ｄ１において、第１部分２０ａの一部２０ｐと重なる。第１金属層５１は、第１方向Ｄ１において、第１部分２０ａの別の一部２０ｑと重ならない。第２金属層５２は、第１方向Ｄ１において、一部２０ｐ及び一部２０ｑと重なる。

第１導電層５０の上記の一部（第１導電部分５０ａ）は、第１金属層５１と、第２金属層５２の上記の一部５２ａと、を含む。第１導電層５０の上記の別の一部（第２導電部分５０ｂ）は、第２金属層５２の別の一部５２ｂを含む。

第１金属層５１は、第２半導体層２０とオーミック接触する。第２金属層５２は、例えば、第１金属層５１を覆い、第１金属層５１を保護する。第２金属層５２は、電流を広げる機能を有する。第２金属層５２の上記の別の一部５２ｂの上に、第２パッド５５が設けられる。

第２パッド５５の少なくとも一部は、第１方向Ｄ１（第２半導体層２０から第１半導体層に向かうＺ軸方向）と交差する方向（例えば第２方向）において、第１半導体層１０、第３半導体層３０及び第２半導体層２０を含む積層体１５の少なくとも一部と重なる。例えば、第２パッド５５の少なくとも一部は、第２半導体層２０の少なくとも一部と、第２方向において重なる。第２パッド５５の少なくとも一部は、第２方向において、第３半導体層３０の少なくとも一部と重なっても良い。第２パッド５５の少なくとも一部は、第２方向Ｄ２において、第１半導体層１０の少なくとも一部と重なっても良い。

この例では、第３金属層７３がさらに設けられている。
第３金属層７３は、基体７０と第２絶縁層８２との間に設けられる。第３金属層７３は、例えば、第２絶縁層８２と、基体７０と、を接合する。第３金属層７３は、例えば、接合層である。

第１パッド４５と第２パッド５５との間に電圧が印加される。これらのパッドから電流が供給され、積層体１５（具体的には第３半導体層３０）から光が放出される。

半導体発光素子１１０は、ＬＥＤである。第３半導体層３０から放出された光（発光光）は、第１導電層５０で反射し、半導体発光素子１１０の外部に出射する。第１半導体層１０の表面が、光出射面となる。

半導体発光素子１１０においては、第１導電層５０による段差部分において、第１絶縁層８１の厚さに差が設けられている。一方、第２絶縁層８２の厚さの差は、小さい。

図１（ｂ）に示すように、第１絶縁層８１は、第１方向Ｄ１において第１導電層５０と重なる第１位置ｐ１における厚さ（第１厚さｔ１）を有する。第１絶縁層８１は、第１方向Ｄ１において第１導電層５０と重ならない第２位置ｐ２における厚さ（第２厚さｔ２）を有する。第１厚さｔ１は、第２厚さｔ２よりも薄い。

第２絶縁層８２は、第１位置ｐ１における厚さ（第３厚さｔ３）を有する。第２絶縁層８２は、第２位置ｐ２における厚さ（第４厚さｔ４）を有する。第３厚さｔ３と第４厚さｔ４との差は、小さい。

すなわち、第３厚さｔ３と第４厚さｔ４との差の絶対値（第２絶対値）は、第１厚さｔ１と第２厚さｔ２との差の絶対値（第１絶対値）よりも小さい。第１厚さｔ１〜第４厚さｔ４は、例えば第１方向Ｄ１に沿った長さである。第１位置ｐ１及び第２位置ｐ２は、Ｘ−Ｙ平面内の位置である。

このように、第１導電層５０による段差が、第１絶縁層８１で緩和される。第１絶縁層８１の第２絶縁層８２と対向する面の段差は、第１導電層５０による段差よりも小さい。

後述するように、第１導電層５０の外縁などにより形成される段差部において、絶縁層の膜質が劣化し易いことが分かった。本願発明者はこの膜質の劣化に着目し、上記の半導体発光素子１１０の構成を導出している。

これに加えて、半導体発光素子１１０においては、第１導電層５０の第１金属層５１による段差部でも、第１絶縁層８１の厚さに差が設けられている。

すなわち、図１（ｂ）に示すように、第１導電層５０として、第１金属層５１と、第２金属層５２と、が設けられている。

第１絶縁層８１は、第１方向Ｄ１において第１金属層５１と重なる第３位置ｐ３における厚さ（第５厚さｔ５）を有する。第１絶縁層８１は、第１方向Ｄ１において第１導電層５０（この場合は第２金属層５２）と重なり、第１方向Ｄ１において第１金属層５１と重ならない第４位置ｐ４における厚さ（第６厚さｔ６）を有する。第５厚さｔ５は、第６厚さｔ６よりも薄い。

第２絶縁層８２は、第３位置ｐ３における厚さ（第７厚さｔ７）を有する。第２絶縁層８２は、第４位置ｐ４における厚さ（第８厚さｔ８）を有する。第７厚さｔ７と第８厚さｔ８との差の絶対値（第４絶対値）は、第５厚さｔ５と第６厚さｔ６との差の絶対値（第３絶対値）よりも小さい。第５厚さｔ５〜第８厚さｔ８は、例えば第１方向Ｄ１に沿った長さである。第３位置ｐ３及び第４位置ｐ４は、Ｘ−Ｙ平面内の位置である。

このように、第１金属層５１による段差が、第１絶縁層８１で緩和される。第１絶縁層８１の第２絶縁層８２と対向する面の段差は、第１金属層５１による段差よりも小さい。

第１金属層５１及び第２金属層５２が設けられる場合、上記の第１厚さｔ１として、第５厚さｔ５及び第６厚さｔ６のいずれかを用いても良い。上記の第１厚さｔ１として、第５厚さｔ５及び第６厚さｔ６の平均を用いても良い。

第１金属層５１及び第２金属層５２が設けられる場合、上記の第２厚さｔ２として、第７厚さｔ７及び第８厚さｔ８のいずれかを用いても良い。上記の第２厚さｔ２として、第７厚さｔ７及び第８厚さｔ８の平均を用いても良い。

図３は、半導体発光素子を例示する顕微鏡写真像である。
図３は、参考例の半導体発光素子１１９の断面ＳＥＭ像である。半導体発光素子１１９においては、上記の第１絶縁層８１及び第２絶縁層８２の代わりに、１層の絶縁膜８９が設けられている。このような半導体発光素子１１９において、耐電圧が低い場合があることが分かった。

図３に示すように、半導体発光素子１１９における絶縁膜８９を観察すると、第１金属層５１による段差部において、絶縁膜８９において不連続部分８９ｅが観察される。このような不連続部分８９ｅにおいて、絶縁性が局部的に低いと考えられる。この不連続部分８９ｅは、絶縁膜８９を形成する際に、段差部おいて、異なる位置から成長した膜が合体した部分に対応すると考えられる。

すなわち、段差を有する表面に誘電体膜を形成すると、例えば、段差部における誘電体は、複数の成長方向により成長する。互いに異なる成長方向を有する膜が接する部分が生じる。この接する部分において、品質の悪い界面が生じる。この界面においては、品質が極端に悪い。例えば、この界面におけるエッチングレートは、非常に高い。この界面における耐電圧は、低い。半導体発光素子１１９においては、段差部の品質の悪い領域でリークが発生し易い。このため、耐電圧が低下し易い。

実施形態においては、第１絶縁層８１により、段差を小さくし、その上に第２絶縁層８２を設ける。例えば、第１絶縁層８１で段差が小さくされているため、第２絶縁層８２では、上記の不連続部分の発生が抑制される。

例えば、第１方向Ｄ１において第２絶縁層８２が第１導電層５０の外縁と重なる位置におけるエッチングレートは、第１方向Ｄ１において第２絶縁層８２が第１導電層５０の外縁と重なる位置とは異なる位置におけるエッチングレートと、実質的に同じである。

以下、第１絶縁層８１及び第２絶縁層８２の製造方法の例について説明する。
図４（ａ）〜図４（ｄ）は、第１の実施形態に係る半導体発光素子の製造方法の一部を例示する工程順模式的断面図である。
図４（ａ）に示すように、第２半導体層２０の一部の上に、第１金属層５１が設けられている。第１金属層５１を覆うように、第２金属層５２が設けられている。第２金属層５２及び第２半導体層２０の上に、第１絶縁層８１となる第１絶縁膜８１ｆを形成する。

図４（ｂ）に示すように、第１絶縁膜８１ｆの上に、犠牲膜８０ｒを形成する。犠牲膜８０ｒは、例えば、レジスト（例えばフォトレジスト）である。例えば、フォトレジストの粘性、厚さ及び特性を適切に選ぶことで、フォトレジストの表面において、平坦な表面（例えば、スムーズな表面）が得られる。例えば、犠牲膜８０ｒの厚さは、第１金属層５１が設けられていない領域、第２金属層５２が設けられていない領域、第１金属層５１及び第２金属層５２が設けられている領域と、で互いに異なる。

図４（ｃ）に示すように、エッチバック処理を行う。例えば、ウエットエッチングまたはドライエッチングを行う。フォトレジストと第１絶縁膜８１ｆとにおいて、エッチングレートが近い条件を用いる。フォトレジストが無くなるまでエッチングする。これにより、フォトレジストの平坦な表面が、第１絶縁膜８１ｆに転写される。すなわち、犠牲膜８０ｒが除去され第１絶縁膜８１ｆが露出する時間は、上記の領域によって異なる。これにより、第１絶縁膜８１ｆの上面は平坦化される。これにより、第１絶縁層８１が形成される。

図４（ｄ）に示すように、第２絶縁層８２を形成する。第１絶縁層８１の上面が平坦であるため、第２絶縁層８２は平坦である。

図４（ａ）に例示した状態の第１絶縁膜８１ｆにおいて、第１金属層５１の有無による段差部、または、第２金属層５２の有無による段差部で、上記の不連続部分が生じる可能性がある。しかしながら、この後に第１絶縁膜８１ｆが平坦化され、その上に形成される第２絶縁層８２においては、このような不連続部分の発生は抑制できる。これにより、本実施形態に係る半導体発光素子１１０においては、高い絶縁性が得られる。高い耐電圧が得られる。

上記の製造方法において、図４（ｂ）に関して説明した犠牲膜８０ｒを省略しても良い。このときは、図４（ａ）に示した状態で例えばＣＭＰ（Chemical Mechanical Polishing）処理などを行う。研磨剤、添加物、研磨剤の含有量、及び、添加物の濃度などが適切に設定される。このＣＭＰ処理により、第１絶縁膜８１ｆの表面を平坦にすることができる。凸部の面積比が高い場合、処理条件及び処理時間を適切に設定する。

実施形態において、第１絶縁膜８１ｆとして、ＳＯＧ（Spin on Glass）を用いても良い。この場合、スピンコートにより第１絶縁膜８１ｆが形成され、平坦な表面が得られる。ＳＯＧの材料の粘性、厚さ、加熱温度及び特性などが適正に設定される。第１導電層５０のコンタクト特性への影響が抑制される。有機物のガスの離脱が抑制される。

これらの方法により、第１絶縁膜８１ｆの上面を平坦化できる。この後、第２絶縁層８２を形成する。

半導体発光素子１１０において、第２絶対値は、第２金属層５２の厚さｔ５２よりも小さい。第２絶対値は、例えば、第２金属層５２の厚さｔ５２の１／２以下である。第２絶対値は、例えば、第２金属層５２の厚さｔ５２の０倍を超え１／５倍以下であることが好ましい。
第１絶対値と第２絶対値との差の絶対値は、第２金属層５２の厚さｔ５２の１／２倍以上１．２倍以下であることが好ましい。第１絶対値は、第２金属層５２の厚さｔ５２の１／２倍以上１．２倍以下であることが好ましい。

第２絶対値は、第１金属層５１の厚さｔ５１よりも小さい。第２絶対値は、例えば、第１金属層５１の厚さｔ５１の１／２以下である。第２絶対値は、例えば、第１金属層５１の厚さｔ５１の０倍を超え１／５倍以下であることが好ましい。
第１絶対値と第２絶対値との差の絶対値は、第１金属層５１の厚さｔ５１の１／２倍以上１．２倍以下であることが好ましい。第１絶対値は、第１金属層５１の厚さｔ５１の１／２倍以上１．２倍以下であることが好ましい。

第２絶対値は、第１導電層５０の厚さ（この場合は、第１金属層５１の厚さと第２金属層５２の厚さｔ５２の計）よりも小さい。第２絶対値は、例えば、第１導電層５０の厚さの１／２以下である。第２絶対値は、例えば、第１導電層５０の厚さの０倍を超え１／５倍以下であることが好ましい。
第１絶対値と第２絶対値との差の絶対値は、第１導電層５０の厚さの１／２倍以上１．２倍以下であることが好ましい。第１絶対値は、第１導電層５０の厚さの１／２倍以上１．２倍以下であることが好ましい。

第４絶対値は、第１金属層５１の厚さｔ５１よりも小さい。第４絶対値は、例えば、第１金属層５１の厚さｔ５１の１／２以下である。第４絶対値は、例えば、第１金属層５１の厚さｔ５１の０倍を超え１／５倍以下であることが好ましい。

第３絶対値と第４絶対値との差の絶対値は、第１金属層５１の厚さｔ５１の１／２倍以上１．２倍以下であることが好ましい。第３絶対値は、第１金属層５１の厚さｔ５１の１／２倍以上１．２倍以下であることが好ましい。

例えば、半導体発光素子１１０は、Thin Film型のＬＥＤである。後述するように、半導体発光素子１１０においては、積層体１５の結晶が成長用基板の上に成長された後に、積層体１５が基体７０と接合される。そして、成長用基板が除去される。成長用基板は厚く、成長用基板の熱容量は大きい。半導体発光素子１１０においては、成長用基板が除去されるため、半導体発光素子１１０の熱容量を小さくでき、放熱性を高めることができる。

図１（ａ）に示す例では、第１半導体層１０の光出射面に、凹凸１０ｄｐが設けられている。すなわち、第１半導体層１０は、第１面１０ａと第２面１０ｂとを有する。第１面１０ａは、第３半導体層３０の側の面である。第１面１０ａは、第３半導体層３０に対向する。第２面１０ｂは、第１面１０ａとは反対側の面である。第２面１０ｂが、光出射面となる。第２面１０ｂに、凹凸１０ｄｐが設けられる。凹凸１０ｄｐを設けることで、積層体１５から効率良く光を取り出すことができる。

凹凸１０ｄｐの高さ（深さ）は、例えば、ピーク波長の０．５倍以上３０倍以下である。凹凸１０ｄｐの高さ（深さ）は、例えば、０．２マイクロメートル（μｍ）以上２μｍ以下である。第１方向Ｄ１に対して垂直な方向（例えば第２方向Ｄ２でもよい）における凹凸１０ｄｐの凸部の幅は、例えば、ピーク波長の０．５倍以上３０倍以下である。第３半導体層３０から放出される光の強度は、ピーク波長において実質的にピーク（最高）となる。

半導体発光素子１１０においては、成長用基板が除去されるため、第１半導体層１０の上面（光出射面、すなわち、第２面１０ｂ）と、第１導電層５０との間の距離は短い。

例えば、第１導電層５０と、第１半導体層１０の第２面１０ｂと、の間の距離ｔ１５は、１．５μｍ上３０μｍ以下である。成長用基板が除去される構成により、距離ｔ１５をこのように短くできる。

例えば、距離ｔ１５は、第１導電層５０と第２面１０ｂとの間の最短の距離である。凹凸１０ｄｐが設けられている場合は、距離ｔ１５は、凹凸１０ｄｐの底部と第１導電層５０との間の距離に対応する。この例では、距離ｔ１５は、第１パッド４５と第１導電層５０との間の距離（最短の距離）に対応する。

半導体発光素子１１０において、絶縁膜８７がさらに設けられている。絶縁膜８７は、積層体１５の側面１５ｓに設けられている。絶縁膜８７は、積層体１５の側面１５ｓを覆う。積層体１５の側面１５ｓは、Ｘ−Ｙ平面と交差する面である。絶縁膜８７により、積層体１５の側面１５ｓを流れる電流が抑制でき、耐電圧を向上することができる。そして、高い信頼性が得られる。絶縁膜８７は、例えば酸化シリコンを含む。絶縁膜８７は、例えばプラズマＣＤＶ（Chemical Vapor Deposition）などにより形成される。

基体７０は、例えば導電性である。基体７０は、Ｓｉなどの半導体を含んでも良い。基体７０は、金属を含んでも良い。基体７０は、絶縁性でも良い。

第１金属層５１は、例えば、銀及びロジウム少なくともいずれかを含む。第１金属層５１は、銀合金を含んでも良い。第１金属層５１として、例えば、銀層、ロジウム層、または、銀合金層が用いられる。これにより、高い光反射率が得られる。第１金属層５１と第２半導体層２０との間において、低いコンタクト抵抗が得られる。第１金属層５１は、アルミニウムを含んでも良い。

第１金属層５１の厚さｔ５１は、例えば、１０ｎｍ以上１０００ｎｍ以下である。

第２金属層５２は、例えば、Ｎｉ、Ｐｔ、Ａｕ及びＴｉの少なくともいずれかを含む。第２金属層５２は、例えば、Ｎｉ含有領域と、Ｐｔ含有領域と、Ａｕ含有領域と、Ｔｉ含有領域と、を含む。Ｔｉ含有領域と第１金属層５１との間に、Ａｕ含有領域が設けられる。Ａｕ含有領域と第１金属層５１との間に、Ｐｔ含有領域が設けられる。Ｐｔ含有領域と第１金属層５１との間に、Ｎｉ含有領域が設けられる。

第２金属層５２は、例えば、反射性である。第２金属層５２は、銀及びアルミニウムの少なくともいずれかを含んでも良い。

第２金属層５２の厚さｔ５２は、例えば、１００ｎｍ以上１００００ｎｍ以下である。

第１絶縁層８１及び第２絶縁層８２の少なくともいずれかは、例えば、シリコン、アルミニウム、ジルコニウム、ハフニウム及びチタンからなる群から選択された少なくとも１つを含む酸化物を含む。第１絶縁層８１及び第２絶縁層８２の少なくともいずれかは、例えば、上記の群から選択された少なくとも１つを含む窒化物を含んでも良い。第１絶縁層８１及び第２絶縁層８２の少なくともいずれかは、上記の群から選択された少なくとも１つを含む酸窒化物を含んでも良い。

これらの絶縁層（第１絶縁層８１及び第２絶縁層８２の少なくともいずれか）が酸化シリコンを含む場合、光の吸収が少ない。そして、高い信頼性が得られる。これらの絶縁層が窒化シリコンを含む場合、高い熱伝導性が得られる。そして、低い熱抵抗が得られる。

第１絶縁層８１及び第２絶縁層８２が酸化シリコンを含む場合、これらの層の合計の厚さは、例えば、３μｍ以下が好ましい。この厚さを超えると、放熱性が低くなる。第１絶縁層８１及び第２絶縁層８２が窒化シリコンを含む場合、これらの層の合計の厚さは、例えば、２０μｍ以下が好ましい。この厚さを超えると、放熱性が低くなる。

実施形態において、第１絶縁層８１及び第２絶縁層８２が酸化シリコンを含み、これらの層の合計の厚さが３μｍである場合、３０００Ｖを超える直流の耐電圧が得られる。

図５は、第１の実施形態に係る半導体発光素子の一部を例示する模式的断面図である。 図５は、積層体１５を例示している。
図５に示すように、第３半導体層３０は、複数の障壁層３１と、複数の障壁層３１どうしの間に設けられた井戸層３２と、を含む。例えば、複数の障壁層３１と、複数の井戸層３２と、がＺ軸方向に沿って交互に並ぶ。

井戸層３２は、例えば、Ａｌ_ｘ１Ｇａ_{１−ｘ１−ｘ２}Ｉｎ_ｘ２Ｎ（０≦ｘ１≦１、０≦ｘ２≦１、ｘ１＋ｘ２≦１）を含む。障壁層３１は、Ａｌ_ｙ１Ｇａ_{１−ｙ１−ｙ２}Ｉｎ_ｙ２Ｎ（０≦ｙ１≦１、０≦ｙ２≦１、ｙ１＋ｙ２≦１）を含む。障壁層３１におけるバンドギャップエネルギーは、井戸層３２におけるバンドギャップエネルギーよりも大きい。

例えば、第３半導体層３０は、単一量子井戸（ＳＱＷ：Single Quantum Well）構成を有する。このとき、第３半導体層３０は、２つの障壁層３１と、その障壁層３１の間に設けられた井戸層３２と、を含む。

例えば、第３半導体層３０は、多重量子井戸（ＭＱＷ:Multi Quantum Well）構成を有しても良い。このとき、第３半導体層３０は、３つ以上の障壁層３１と、障壁層３１どうしのそれぞれの間に設けられた井戸層３２と、を含む。

第３半導体層３０から放出される光（発光光）のピーク波長は、例えば、２１０ナノメートル（ｎｍ）以上７８０ｎｍ以下である。実施形態において、ピーク波長は任意である。

この例では、第１半導体層１０は、第１導電形の領域１１（例えばｎ形半導体層）と、低不純物濃度領域１２と、を含む。第３半導体層３０と低不純物濃度領域１２との間に、第１導電形の領域１１が設けられる。低不純物濃度領域１２における不純物濃度は、第１導電形の領域１１における不純物濃度よりも低い。低不純物濃度領域１２における不純物濃度は、例えば、１×１０^１７ｃｍ^−３以下である。

第１半導体層１０の第１導電形の領域１１には、例えば、ｎ形不純物を含むＧａＮ層が用いられる。ｎ形不純物には、Ｓｉ、Ｏ、Ｇｅ、Ｔｅ及びＳｎの少なくともいずれかが用いられる。第１導電形の領域１１は、例えば、ｎ側コンタクト層を含む。

低不純物濃度領域１２には、例えば、ノンドープのＧａＮ層が用いられる。低不純物濃度領域１２は、Ａｌを含む窒化物半導体（ＡｌＧａＮまたはＡｌＮ）を含んでも良い。これらのＧａＮ層、ＡｌＧａＮ層またはＡｌＮ層は、例えば、半導体層の結晶成長の際に用いられたバッファ層などを含んでも良い。

第２半導体層２０には、例えば、ｐ形不純物を含むＧａＮ層が用いられる。ｐ形不純物には、Ｍｇ、Ｚｎ及びＣの少なくともいずれかが用いられる。第２半導体層２０は、例えば、ｐ側コンタクト層を含む。

第１導電形の領域１１の厚さは、例えば、１００ｎｍ以上１００００ｎｍ以下である。 低不純物濃度領域１２の厚さは、例えば、１ｎｍ以上１００００ｎｍ以下である。
第１半導体層１０の厚さは、例えば、１００ｎｍ以上２００００ｎｍ以下である。
第２半導体層２０の厚さは、例えば、１０ｎｍ以上５０００ｎｍ以下である。
第３半導体層３０の厚さは、例えば、０．３ｎｍ以上１０００ｎｍ以下である。
障壁層３１の厚さは、例えば、０．１ｎｍ以上５００ｎｍ以下である。
井戸層３２の厚さは、例えば、０．１ｎｍ以上１００ｎｍ以下である。

以下、半導体発光素子１１０の製造方法の例について説明する。
図６（ａ）〜図６（ｆ）は、第１の実施形態に係る半導体発光素子の製造方法を例示する工程順模式的断面図である。

図６（ａ）に示すように、基板１８（成長用基板）の上に、低不純物濃度膜１２ｆを形成する。低不純物濃度膜１２ｆは、例えばバッファ膜（例えば、Ａｌを含む窒化物半導体膜の積層膜など）を含む。低不純物濃度膜１２ｆは、さらに、ノンドープの窒化物半導体膜（ノンドープのＧａＮ層など）を含んでも良い。低不純物濃度膜１２ｆの上に、第１半導体膜１１ｆを形成する。第１半導体膜１１ｆは、第１半導体層１０の少なくとも一部となる。低不純物濃度膜１２ｆの少なくとも一部が、第１半導体層１０の少なくとも一部となっても良い。第１半導体膜１１ｆの上に、第３半導体層３０となる第３半導体膜３０ｆを形成する。第３半導体膜３０ｆの上に、第２半導体層２０となる第２半導体膜２０ｆを形成する。これにより、積層膜１５ｆが得られる。

これらの膜の形成においては、例えば、エピタキシャル結晶成長が行われる。例えば、有機金属気相堆積（Metal-Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法、有機金属気相成長（Metal-Organic Vapor Phase Epitaxy：ＭＯＶＰＥ）法、分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）法、及び、ハライド気相エピタキシー（Halide Vapor Phase Epitaxy：ＨＶＰＥ）法などが用いられる。

基板１８には、例えば、Ｓｉ、ＳｉＯ_２、ＡｌＯ_２、石英、サファイア、ＧａＮ、ＳｉＣ及びＧａＡsのいずれかの基板が用いられる。基板１８には、それらを組み合わせた基板を用いても良い。基板１８の面方位は任意である。

図６（ｂ）に示すように、第２半導体膜２０ｆの上に、所定の形状の第１金属層５１を形成する。第１金属層５１は、例えば、銀膜である。この銀膜の厚さは、例えば約２００ｎｍ（例えば１５０ｎｍ以上２５０ｎｍ以下）である。銀膜の形成後に、例えば、酸素を含む雰囲気中で熱処理（シンター処理）を行う。雰囲気中の酸素の割合は、例えば０．１％以上１００％以下である。酸素を含む雰囲気中における不活性ガス（例えば窒素など）の割合は、０％以上９９．９％以下である。熱処理の温度は、例えば約４００℃（例えば３５０℃以上４５０℃以下）である。

第１金属層５１（銀膜）の上、及び、第２半導体膜２０ｆの上に、第２金属層５２を形成する。第２金属層５２として、例えば、Ｎｉ／Ｐｔ／Ａｕ／Ｔｉの積層膜を形成する。この積層膜の厚さは、例えば、１μｍである。

第１金属層５１及び第２金属層５２の形成には、例えば、Ｅ−ｇｕｎ蒸着法またはスパッタ法などが用いられる。これらの金属層の加工には、例えば、リフトオフ法またはウエットエッチングなどが用いられる。

その上に、第１絶縁層８１及び第２絶縁層８２を形成する。これらの絶縁層の形成には、例えば、図４（ａ）〜図４（ｂ）に関して説明した工程が用いられる。

これらの絶縁層（誘電体層）として、酸化シリコンを用いると、リーク電流が特に低くできる。より高い耐電圧が得られる。これらの絶縁層として、窒化シリコンを用いると、特に高い放熱性が得られる。これらの絶縁層の合計の厚さは、例えば、０．１μｍ以上２０μｍ以下である。第１絶縁層８１の厚さは、例えば、０．０５μｍ以上１０μｍ以下である。第２絶縁層８２の厚さは、例えば、０．０５μｍ以上１０μｍ以下である。絶縁層が薄いと、高い放熱性が得られる。絶縁層が厚いと、高い耐電圧が得られる。放熱性の高い膜と、耐電圧が高い膜と、を積層しても良い。これらの絶縁層の形成には、例えば、スパッタ法、Ｅ−ｇｕｎ蒸着法、ＣＶＤ法、または、ＳＯＧを用いる方法が用いられる。

さらに、第３金属層７３の一部となる金属膜７３ａを形成する。これにより、構造体１５ｆｓが形成される。

例えば、金属膜７３ａとして、第１Ｐｔ膜、第１Ｔｉ膜、第２Ｐｔ膜、第２Ｔｉ膜及び第１ＡｕＳｎ膜をこの順で形成する。これらの膜は、例えば、スパッタにより形成される。第１ＡｕＳｎ膜と第２絶縁層８２との間に第２Ｔｉ膜が設けられる。第２Ｔｉ膜と第２絶縁層８２との間に第２Ｐｔ膜が設けられる。第２Ｐｔ膜と第２絶縁層８２との間に第１Ｔｉ膜が設けられる。第１Ｔｉ膜と第２絶縁層８２との間に第１Ｐｔ膜が設けられる。金属膜７３ａの厚さは、例えば、約２μｍ（例えば１．５μｍ以上２．５μｍ以下）である。

図６（ｃ）に示すように、対向基板７５が用意される。対向基板７５は、基体７０と、基体７０の上面に設けられた金属膜７３ｂと、を含む。金属膜７３ｂは、第３Ｔｉ膜、第３Ｐｔ膜、第４Ｔｉ膜及び第２ＡｕＳｎ膜を含む。第２ＡｕＳｎ膜と基体７０との間に第４Ｔｉ膜が設けられる。第４Ｔｉ膜と基体７０との間に第３Ｐｔ膜が設けられる。第３Ｐｔ膜と基体７０との間に第３Ｔｉ膜が設けられる。金属膜７３ｂの厚さは、例えば、約２μｍ（例えば１．５μｍ以上２．５μｍ以下）である。基体７０の厚さは、例えば、約７００μｍ（例えば５００μｍ以上１０００μｍ以下）である。

金属膜７３ｂと金属膜７３ａとを接触させて、構造体１５ｆｓと対向基板７５とが配置される。この状態で加熱し、金属膜７３ｂ及び金属膜７３ａを溶融させて接合する。加熱の温度は、例えば２２０℃以上３００℃以下（例えば約２８０℃）である。加熱の時間は、例えば、３分以上１０分以下（例えば約５分）である。

図６（ｄ）に示すように、基板１８を除去する。例えば、基板１８がシリコン基板の場合は、除去には、研削及びドライエッチング（例えばＲＩＥ：Reactive Ion Etching）などが用いられる。例えば、基板１８がサファイア基板の場合は、除去には、ＬＬＯ（Laser Lift Off）などが用いられる。この例では、低不純物濃度膜１２ｆの少なくとも一部が残っている。低不純物濃度膜１２ｆの表面が露出する。実施形態において、低不純物濃度膜１２ｆを除去しても良い。この場合は、第１半導体膜１１ｆの表面が露出する。

図６（ｅ）に示すように、低不純物濃度膜１２ｆの表面、または、第１半導体膜１１ｆの表面に凹凸１０ｄｐを形成する。例えば、酸を用いたウエット処理により、凹凸１０ｄｐが形成される。

積層膜１５ｆの一部を除去する。除去には、例えばＲＩＥまたはウエットエッチングなどが用いられる。積層膜１５ｆから、積層体１５が得られる。すなわち、第１半導体層１０、第２半導体層２０及び第３半導体層３０が形成される。第１導電層５０の第２導電部分５０ｂ（第２金属層５２の一部に対応）が露出する。

この後、絶縁膜８７となる、例えばシリコン酸化膜を、例えばＣＶＤ（Chemical Vapor Deposition）により形成する。シリコン酸化膜の厚さは、例えば約１００ｎｍ（例えば５０ｎｍ以上２００ｎｍ以下）である。

図６（ｆ）に示すように、シリコン酸化膜の一部を除去し、除去により露出した領域に、第１パッド４５及び第２パッド５５を形成する。例えば、第１半導体層１０の上に、第１パッド４５を形成する。第１導電層５０の第２導電部分５０ｂの上に、第２パッド５５を形成する。

ウェーハを所定の形状で分断する。これにより、半導体発光素子１１０が得られる。
上記の製造工程において、技術的に可能な範囲で、処理の順序を入れ替えても良い。適宜、アニール処理を行っても良い。

例えば、複数の半導体発光素子となる積層体が１つのウェーハ上に形成され、分断することで、複数の半導体発光素子が得られる。分断のダイシングストリート上のパッシベーション（絶縁膜８７）は除去してもよい。これにより、パッシベーションのクラックが抑制でき、歩留まりが向上する。

必要に応じて、基体７０（例えばシリコン基板）の厚さを縮小する処理を行っても良い。例えば、研削などの処理により基体７０の厚さを、例えば約１５０μｍ程度（例えば１００μｍ以上２００μｍ以下）にする。熱容量をさらに縮小することができる。

図７（ａ）及び図７（ｂ）は、第１の実施形態に係る別の半導体発光素子を例示する模式的断面図である。
図７（ｂ）は、図７（ａ）の一部ＡＰを拡大して示している。
図７（ａ）及び図７（ｂ）に示すように、本実施形態に係る半導体発光素子１１１も、基体７０と、第１半導体層１０と、第２半導体層２０と、第３半導体層３０と、第１導電層５０と、第１絶縁層８１と、第２絶縁層８２と、を含む。これらの構成は、半導体発光素子１１０と同様なので説明を省略する。

半導体発光素子１１１においては、第１導電層５０に含まれる第１金属層５１及び第２金属層５２のパターンが、半導体発光素子１１０とは異なっている。

第１金属層５１の一部５１ａは、第２金属層５２と第２半導体層２０との間に設けられる。第１金属層５１の別の一部５１ｂは、第２金属層５２と第１方向Ｄ１において重ならない。

図７（ｂ）に示すように、第１絶縁層８１は、第１方向Ｄ１において第１金属層５１の上記の一部５１ａと重なる第３位置ｐ３における厚さ（第５厚さｔ５）を有する。第１絶縁層８１は、第１方向Ｄ１において第１金属層５１と重なり第１方向Ｄ１において第２金属層５２と重ならない第４位置ｐ４における厚さ（第６厚さｔ６）を有する。第６厚さｔ６は、第１方向Ｄ１において第１金属層５１の別の一部５１ｂと重なる位置における第１絶縁層８１の厚さである。第５厚さｔ５は、第６厚さｔ６よりも薄い。

第２絶縁層８２は、第３位置ｐ３における厚さ（第７厚さｔ７）を有する。第２絶縁層８２は、第４位置ｐ４における厚さ（第８厚さｔ８）を有する。第８厚さｔ８は、第１方向Ｄ１において第１金属層５１の別の一部５１ｂと重なる位置における第２絶縁層８２の厚さである。

第７厚さｔ７と第８厚さｔ８との差の絶対値（第４絶対値）は、第５厚さｔ５と第６厚さｔ６との差の絶対値（第３絶対値）よりも小さい。第５厚さｔ５〜第８厚さｔ８は、例えば第１方向Ｄ１に沿った長さである。第３位置ｐ３及び第４位置ｐ４は、Ｘ−Ｙ平面内の位置である。

半導体発光素子１１１においては、半導体発光素子１１０と同様に、第３厚さｔ３と第４厚さｔ４との差の絶対値（第２絶対値）は、第１厚さｔ１と第２厚さｔ２との差の絶対値（第１絶対値）よりも小さい。

半導体発光素子１１１においても、金属層による段差が、第１絶縁層８１で平坦化される。半導体発光素子１１１においても、高い絶縁性が得られる。高い耐電圧が得られる。

半導体発光素子１１１において、第２絶対値は、第２金属層５２の厚さｔ５２よりも小さい。第２絶対値は、例えば、第２金属層５２の厚さｔ５２の１／２以下である。第２絶対値は、例えば、第２金属層５２の厚さｔ５２の０倍を超え１／５倍以下であることが好ましい。
第１絶対値と第２絶対値との差の絶対値は、第２金属層５２の厚さｔ５２の１／２倍以上１．２倍以下であることが好ましい。第１絶対値は、第２金属層５２の厚さｔ５２の１／２倍以上１．２倍以下であることが好ましい。

第４絶対値は、第２金属層５２の厚さｔ５２よりも小さい。第４絶対値は、例えば、第２金属層５２の厚さｔ５２の１／２以下である。第４絶対値は、例えば、第２金属層５２の厚さｔ５２の０倍を超え１／５倍以下であることが好ましい。

第３絶対値と第４絶対値との差の絶対値は、第２金属層５２の厚さｔ５２の１／２倍以上１．２倍以下であることが好ましい。第３絶対値は、第２金属層５２の厚さｔ５２の１／２倍以上１．２倍以下であることが好ましい。

（第２の実施形態）
図８（ａ）及び図８（ｂ）は、第２の実施形態に係る半導体発光素子を例示する模式的断面図である。
図９は、第２の実施形態に係る半導体発光素子を例示する模式的平面図である。
図８（ａ）は、図９のＢ１−Ｂ２線断面図である。図８（ｂ）は、図８（ａ）の一部ＡＰを拡大して示している。図９は、図８（ａ）に示す矢印ＡＡの方向からみた平面図である。図９において、一部の要素を透視した状態を破線で表示している。

図８（ａ）、図８（ｂ）及び図９に示すように、本実施形態に係る半導体発光素子１２０は、基体７０と、第１半導体層１０と、第２半導体層２０と、第３半導体層３０と、第１導電層５０と、第１絶縁層８１と、第２絶縁層８２と、を含む。

第１半導体層１０は、基体７０から第１方向Ｄ１に離間している。第１半導体層１０は、第１半導体領域１０ｐと、第２半導体領域１０ｑと、を含む。第２半導体領域１０ｑは、第１方向Ｄ１と交差する方向（例えば第２方向Ｄ２）において、第１半導体領域１０ｐと並ぶ。第１半導体層１０は、第１導電形の領域１１（図５参照）を含む。

第２半導体層２０は、第２半導体領域１０ｑと基体７０との間に設けられる。第２半導体層２０は、第２導電形である。

第３半導体層３０は、第１半導体層１０と第２半導体層２０との間に設けられる。

第１半導体層１０、第２半導体層２０及び第３半導体層３０は、積層体１５に含まれる。第１半導体層１０、第２半導体層２０及び第３半導体層３０には、半導体発光素子１１０に関して説明した構成（材料及び厚さなど）が適用できる。

第１絶縁層８１は、第１半導体領域１０ｑと基体７０との間、及び、第２半導体層２０と基体７０との間に設けられる。第２絶縁層８２は、第１絶縁層８１と基体７０との間に設けられる。

この例では、第２絶縁層８２と基体７０との間に、第３金属層７３（例えば接合層）が設けられている。

例えば、第２半導体領域１０ｑの厚さは、第１半導体領域１０ｐの厚さよりも厚い。さらに、第２半導体領域１０ｑと基体７０との間には、第２半導体層２０及び第３半導体層３０が設けられている。このような厚さの差、及び、第２半導体層２０及び第３半導体層３０により、段差が形成されている。本実施形態においては、このような段差を第１絶縁層８１で緩和する。

図８（ｂ）に示すように、第１絶縁層８１は、第１方向Ｄ１において第２半導体領域１０ｑと重なる第１位置ｐ１における厚さ（第１厚さｔ１）を有する。第１絶縁層８１は、第１方向Ｄ１において第１半導体領域１０ｐと重なる第２位置ｐ２における厚さ（第２厚さｔ２）を有する。第１厚さｔ１は、第２厚さｔ２よりも薄い。

第２絶縁層８２は、第１位置ｐ１における厚さ（第３厚さｔ３）を有する。第２絶縁層８２は、第２位置ｐ２における厚さ（第４厚さｔ４）を有する。第３厚さｔ３と第４厚さｔ４との差の絶対値（第２絶対値）は、第１厚さｔ１と第２厚さｔ２との差の絶対値（第１絶対値）よりも小さい。

第１絶縁層８１で段差が小さくされているため、第２絶縁層８２では、上記の不連続部分の発生が抑制される。これにより、本実施形態においては、高い絶縁性が得られる。高い耐電圧が得られる。

半導体発光素子１２０において、第２絶対値は、積層体１５の段差ｓ１５よりも小さい。第２絶対値は、積層体１５の段差ｓ１５の１／２以下である。第２絶対値は、積層体１５の段差ｓ１５の０倍を超え１／５倍以下であることが好ましい。

段差ｓ１５は、例えば、第１半導体領域１０ｐと基体７０との間の距離と、第２半導体層２０と基体７０との間の距離と、の差の絶対値である。段差ｓ１５は、例えば、第１半導体層１０における段差（第２半導体領域１０ｑの厚さと第１半導体領域１０ｐの厚さの差の絶対値）と、第３半導体層３０の厚さと、第２半導体層２０の厚さと、の計に対応する。

第１絶対値と第２絶対値との差の絶対値は、積層体１５の段差ｓ１５の１／２倍以上１．２倍以下であることが好ましい。第１絶対値は、積層体１５の段差ｓ１５の１／２倍以上１．２倍以下であることが好ましい。

半導体発光素子１２０においては、第１パッド４５と、第２パッド５５と、第１導電層５０と、第２導電層４２と、をさらに含む。

第２導電層４２の一部（第３導電部分４２ａ）は、基体７０と第１半導体領域１０ｐとの間に配置される。第２導電層４２の上記の一部（第３導電部分４２ａ）は、第１半導体領域１０ｐと電気的に接続される。

第１パッド４５と基体７０との間に、第２導電層４２の別の一部（第４導電部分４２ｂ）が配置される。第１パッド４５は、第２導電層４２の上記の別の一部（第４導電部分４２ｂ）と電気的に接続される。第２導電層４２には、例えば、Ａｌ／Ｔｉの積層膜（例えば、厚さは約１μｍ）が用いられる。

第１導電層５０の一部（第１導電部分５０ａ）は、第２半導体層２０と基体７０との間に配置される。第１導電層５０の別の一部（第２導電部分５０ｂ）は、第２パッド５５と基体７０との間に配置される。第２パッド５５は、第１導電層５０の上記の別の一部（第２導電部分５０ｂ）と電気的に接続される。

この例では、第１導電層５０は、第１金属層５１と、第２金属層５２と、を含む。第１金属層５１は、第２金属層５２の一部５２ａと第２半導体層２０との間に設けられる。第１導電層５０の第１導電部分５０ａは、第１金属層５１と、第２金属層５２の一部５２ａを含む。第１導電層５０の第２導電部分５０ｂは、第２金属層５２の別の一部５２ｂを含む。

半導体発光素子１２０では、第２金属層５２の一部は、第１方向Ｄ１において第２導電層４２と重なる。第２金属層５２と第２導電層４２との間には、絶縁膜８３ｂが設けられている。第３半導体層３０の側面と絶縁膜８３ｂとの間、及び、第２半導体層２０の側面と絶縁膜８３ｂとの間には、絶縁膜８３ａが設けられる。絶縁膜８３ａ及び絶縁膜８３ｂは、第３絶縁層８３に含まれる。

絶縁膜８７がさらに設けられている。絶縁膜８７は、積層体１５の側面１５ｓに設けられている。絶縁膜８７は、積層体１５の側面１５ｓを覆う。

第１半導体層１０は、第３半導体層３０の第１面１０ａと、第２面１０ｂと、を有する。第２面１０ｂは、第１面とは反対側の面である。第２面１０ｂには、凹凸１０ｄｐが設けられている。

第１導電層５０と第２面１０ｂとの間の距離は、１．５μｍ以上３０μｍ以下である。すなわち、半導体発光素子１２０は、Thin Film型のＬＥＤである。

第１パッドの少なくとも一部は、第１方向Ｄ１と交差する方向（例えば第２方向Ｄ２）において、第１半導体層１０、第３半導体層３０及び第２半導体層２０を含む積層体１５の少なくとも一部と重なる。

第２パッド５５の少なくとも一部は、第１方向Ｄ１と交差する方向（例えば第２方向Ｄ２）において、積層体１５の少なくとも一部と重なる。

図１０は、第２の実施形態に係る半導体発光素子を例示する模式的断面図である。
図１０は、図８（ａ）の一部ＡＰを拡大して示している。
図１０に示すように、半導体発光素子１２０においては、絶縁層８３により段差が形成されている。第１絶縁層８１は、この段差を緩和する。

すなわち、半導体発光素子１２０は、基体７０と、第１半導体層１０と、第３絶縁層８３と、第１絶縁層８１と、第２絶縁層８２と、を含む。

第３絶縁層８３は、第１半導体層１０一部（第２半導体領域１０ｑ）と基体７０との間に設けられる。

第１絶縁層８１は、第３絶縁層８３と基体７０との間、及び、第１半導体層１０の別の一部（第１半導体領域１０ｐ）と基体７０との間に設けられる。

第２絶縁層８２は、第１絶縁層８１と基体７０との間に設けられる。

この場合も、第１絶縁層８１は、基体７０から第１半導体層１０に向かう第１方向Ｄ１において第３絶縁層８３と重なる第１位置ｐ１における厚さ（第１厚さｔ１）を有する。第１絶縁層８１は、第１方向Ｄ１において第３絶縁層８３と重ならない第２位置ｐ２における厚さ（第２厚さｔ２）を有する。第１厚さｔ１は、第２厚さｔ２よりも薄い。

第２絶縁層８２は、第１位置ｐ１における厚さ（第３厚さｔ３）を有する。第２絶縁層８２は、第２位置ｐ２における厚さ（第４厚さｔ４）を有する。第３厚さｔ３と第４厚さｔ４との差の絶対値（第２絶対値）は、第１厚さｔ１と第２厚さｔ２との差の絶対値（第１絶対値）よりも小さい。

半導体発光素子１２０においては、第３絶縁層８３による段差を第１絶縁層８１で緩和している。このため、第２絶縁層８２では、上記の不連続部分の発生が抑制される。これにより、本実施形態においては、高い絶縁性が得られる。高い耐電圧が得られる。

第２絶対値は、第３絶縁層８３の厚さｔ８３よりも小さい。第２絶対値は、第３絶縁層８３の厚さｔ８３の１／２以下である。第２絶対値は、第３絶縁層８３の厚さｔ８３の０倍を超え１／５倍以下であることが好ましい。

第１絶対値と第２絶対値との差の絶対値は、第３絶縁層８３の厚さｔ８３の１／２倍以上１．２倍以下であることが好ましい。第１絶対値は、第３絶縁層８３の厚さｔ８３の１／２倍以上１．２倍以下であることが好ましい。

半導体発光素子１２０においては、第３絶縁層８３による段差を覆うように、第１導電層５０（第２金属層５２）が設けられている。第２金属層５２の第１絶縁層８１と接する面は、第３絶縁層８３の段差を反映した段差を有している。第１絶縁層８１は、この第２金属層５２の段差を緩和している。このように、段差の原因となる層（第３絶縁層８３）と、第１絶縁層８１との間に、別の層（第２金属層５２）が設けられても良い。

図１１（ａ）及び図１１（ｂ）は、第２の実施形態に係る別の半導体発光素子を例示する模式的断面図である。
図１１（ｂ）は、図１１（ａ）の一部ＡＰを拡大して示している。
本実施形態に係る別の半導体発光素子１２１も、基体７０と、第１半導体層１０と、第２半導体層２０と、第３半導体層３０と、第１導電層５０と、第１絶縁層８１と、第２絶縁層８２と、を含む。半導体発光素子１２１においては、以下の構成が半導体発光素子１２０とは異なる。それ以外は、半導体発光素子１２０及び半導体発光素子１１０に関して説明した構成を適用できる。

半導体発光素子１２１においては、電極４６及び金属層４７が設けられている。電極４６は、第１半導体領域１０ｐと基体７０との間に設けられている。電極４６は、第１半導体領域１０ｐと電気的に接続される。

第１絶縁層８１は、積層体１５の側面１５ｓと基体７０との間、第２半導体層２０と基体７０との間、及び、第１導電層５０と基体７０との間に設けられている。第２絶縁層８２は、第１絶縁層８１と基体７０との間に設けられている。

金属層４７は、電極４６と基体７０との間、及び、第２絶縁層８２と基体７０との間に設けられる。金属層４７は、電極４６に接続される。金属層４７の一部は、第１パッド４５と基体７０との間に設けられる。

この例では、金属層７３（接合層）が設けられている。金属層７３は、金属層４７と基体７０との間に設けられる。

この場合も、第１方向Ｄ１において第２半導体領域１０ｑと重なる第１位置ｐ１における第１絶縁層８１の第１厚さｔ１は、第１方向Ｄ１において第１半導体領域１０ｐと重なる第２位置ｐ２における第１絶縁層８１の第２厚さｔ２よりも薄い。

第１位置ｐ１における第２絶縁層８２の第３厚さｔ３と、第２位置ｐ２における第２絶縁層８２の第４厚さｔ４と、差の絶対値（第２絶対値）は、第１厚さｔ１と第２厚さｔ２との差の絶対値（第１絶対値）よりも小さい。この場合も、高い絶縁性が得られ、高い耐電圧が得られる。

半導体発光素子１２１において、第２絶対値は、積層体１５の段差ｓ１５よりも小さい。第２絶対値は、積層体１５の段差ｓ１５の１／２以下である。第２絶対値は、積層体１５の段差ｓ１５の０倍を超え１／５倍以下であることが好ましい。第１絶対値と第２絶対値との差の絶対値は、積層体１５の段差ｓ１５の１／２倍以上１．２倍以下であることが好ましい。第１絶対値は、積層体１５の段差ｓ１５の１／２倍以上１．２倍以下であることが好ましい。

上記の各実施形態においては、第１絶縁層８１における厚さの差が、第２絶縁層８２における厚さの差よりも大きい。この差について、以下説明する。

図１２は、実施形態に係る半導体発光素子を例示する模式的断面図である。
図１２に示すように、実施形態に係る半導体発光素子１５０は、基体７０と、第１層６０と、第１絶縁層８１と、第２絶縁層８２と、を含む。

第１層６０は、第１方向Ｄ１において基体７０と離間する。第１層６０は、第１領域６１と第２領域６２とを含む。第２領域６２は、第１方向Ｄ２と交差する方向において、第１領域６１と並ぶ。

第１領域６１と基体７０との間の距離（第１距離ｄ１）は、第２領域６２と基体７０との間の距離（第２距離ｄ２）よりも短い。例えば、第１領域６１は、第１方向Ｄ１に沿った長さｔ６１（厚さ）を有する。第２領域６２は、第１方向Ｄ１に沿った長さｔ６２（厚さ）を有する。長さｔ６１（厚さ）は、長さｔ６２（厚さ）よりも大きい。第１層６０は、複数の膜を含む積層膜でも良い。

第１絶縁層８１は、第１領域６１と基体７０との間、及び、第２領域６２と基体７０との間に設けられる。

第２絶縁層８２は、第１絶縁層８１と基体７０との間に設けられる。

第１方向Ｄ１において第１領域６１と重なる第１位置ｐ１での第１絶縁層８１の第１厚さｔ１は、第１方向Ｄ１において第２領域６１と重なる第２位置ｐ２での第１絶縁層８１の第２厚さｔ２よりも薄い。

第１位置ｐ１での第２絶縁層８２の第３厚さｔ３と、第２位置ｐ２での第２絶縁層８２の第４厚さｔ４と、の差の第２絶対値は、第１厚さｔ１と第２厚さｔ２との差の第１絶対値よりも小さい。

半導体発光素子１５０においても、第１層６０の段差を第１絶縁層８１で緩和している。このため、第２絶縁層８２では、上記の不連続部分の発生が抑制される。これにより、本実施形態においては、高い絶縁性が得られる。高い耐電圧が得られる。

半導体発光素子１５０において、第２絶対値は、第１層６０の段差（第１距離ｄ１と第２距離ｄ２との差の絶対値）よりも小さい。第２絶対値は、第１層６０の段差の１／２以下である。第２絶対値は、第１層６０の段差の０倍を超え１／５倍以下であることが好ましい。第１絶対値と第２絶対値との差の絶対値は、第１層６０の段差の１／２倍以上１．２倍以下であることが好ましい。第１絶対値は、第１層６０の段差の１．２倍以上１／２倍以下であることが好ましい。

既に説明した半導体発光素子１１０及び１１１においては、例えば、第１層６０の第１領域６１は、第２半導体層２０と第１導電層５０とが積層されている部分に対応する。第２領域６２は、第２半導体層２０（第１導電層５０が積層されていない部分）に対応する。半導体発光素子１１０及び１１１において、第１領域６１は、第１金属層５１を含んでも良い。半導体発光素子１１０及び１１１において、第１領域６１は、第２金属層５２を含んでも良い。

既に説明した半導体発光素子１２０においては、例えば、第１領域６１は、第１半導体層１０の第２半導体領域１０ｑ、第２半導体層２０及び第３半導体層３０に対応する（図８（ｂ）参照）。第２領域６２は、第１半導体領域１０ｐに対応する。半導体発光素子１２０において、例えば、第１領域６１が第２半導体層２０と第３絶縁層８３とが積層されている部分に対応し、第２領域６２が第２半導体層２０（第３絶縁層８３が積層されていない部分）に対応しても良い（図１０参照）。

既に説明した半導体発光素子１２１においては、例えば、第１領域６１は、第２半導体領域１０ｑ、第２半導体層２０及び第３半導体層３０に対応する。第２領域６２は、第１半導体領域１０ｐに対応する。半導体発光素子１２１において、例えば、第１領域６１が第２半導体層２０及び第１導電層５０に対応し、第２領域６２が第２半導体層２０（第１導電層５０が積層されていない部分）でもよい。

さらに、実施形態において、第１領域６１が、第２導電層４２及び電極４６の少なくともいずれかと、第１半導体層１０と、に対応しても良い。第２領域６２は、第１半導体層１０（第２導電層４２または電極４６が積層されていない部分）に対応しても良い。

第１層６０として、導電層、半導体層及び絶縁層のいずれかが用いられる。第１層６０と第１絶縁層８１との間に別の層が設けられても良い。

（第３の実施形態）
図１３は、第３の実施形態に係る半導体発光素子を例示する模式的断面図である。
図１３に示すように、本実施形態に係る半導体発光素子１６０においては、第１絶縁層８１は、第１膜８１ａと、第２膜８１ｂと、を含む。この例では、第２絶縁層８２は、第３膜８２ａと、第４膜８２ｂと、を含む。

第１膜８１ａは、酸化シリコンを含む。第２膜８２ｂは、第１膜８１ａと第２絶縁層８２との間に設けられる。第２膜８２ｂは、窒化シリコン及び酸化アルミニウムの少なくともいずれかを含む。

第３膜８２ａは、酸化シリコンを含む。第４膜８２ｂは、第３膜８２ａと第１絶縁層８１との間に設けられる。すなわち、第４膜８２ｂは、第３膜８２ａと第２膜８１ｂとの間に設けられる。第４膜８２ｂは、窒化シリコン及び酸化アルミニウムの少なくともいずれかを含む。

例えば、第２膜８１ｂ及び第４膜８２ｂは、窒化シリコンを含む。この場合、第１絶縁層８１及び第２絶縁層８２において、例えば、酸化シリコン／窒化シリコン／酸化シリコン（例えば、ＳｉＯ_２／ＳｉＮ_ｘ／ＳｉＯ_２）の構成が適用される。

例えば、第２膜８１ｂ及び第４膜８２ｂは、酸化アルミニウムを含む。この場合、第１絶縁層８１及び第２絶縁層８２において、例えば、酸化シリコン／酸化アルミニウム／酸化シリコン（例えば、ＳｉＯ_２／Ａｌ_２Ｏ_３／ＳｉＯ_２）の構成が適用される。

さらに、２つの酸化シリコンの膜の間に、窒化シリコン及び酸化アルミニウムの少なくともいずれかを含む膜が設けられても良い。

本願発明者の実験によると、絶縁層として、例えば、酸化シリコンの単膜、または、酸化シリコン膜の積層膜に比べて、酸化シリコン／窒化シリコン／酸化シリコン、及び、酸化シリコン／酸化アルミニウム／酸化シリコンなどの積層膜（異なる材料の積層膜）においては、高い耐電圧が得られることが分かった。

例えば、ＳｉＯ_２の単膜（厚さ約４μｍ）における耐電圧は、７００Ｖ〜１１００Ｖである。

一方、ＳｉＯ_２（厚さ０．０５μｍ）／ＳｉＮ_ｘ（厚さ約４μｍ）／ＳｉＯ_２（厚さ０．０５μｍ）の積層膜における交流の耐電圧は、約１４００Ｖ〜２１００Ｖである。酸化シリコン／酸化アルミニウム／酸化シリコンの積層膜においても同様の高い耐電圧が得られる。

例えば、Poole-Frenkel効果によると、高電圧印加時における誘電体膜内のリーク電流値は、誘電体膜の厚さ、誘電体の比誘電率、及び、誘電体のバリア高さに依存する。バリア高さは、誘電体の品質に強く依存する。品質が低いと、誘電体内にサブバンドのような不純物準位ができやすく、バリア高さが低くなる。その結果、リーク電流が流れやすくなる。

酸化シリコンにおいては、バリア高さが高いためリーク電流が流れ難い。このため、耐電圧は、ブレークダウンに依存する。一方、窒化シリコンまたは酸化アルミニウムにおいては、バリア高さが低く、リーク電流が流れやすい。このため、電界集中が抑制され、ブレークダウンが生じにくい。このように、酸化シリコンと窒化シリコンとでは、特性が異なる。酸化シリコンと酸化アルミニウムとでは、特性が異なる。

本実施形態においては、酸化シリコンを含む第１膜８１ａと、窒化シリコンおよび酸化アルミニウムを含む第２膜８１ｂと、を組み合わせる。これにより、適度なリーク電流によってブレークダウンを抑制しつつ、高い耐電圧を得ることができる。

このように、本実施形態では、異なる材料を含む上記の積層膜を用いることで、さらに高い耐電圧が得られる。

半導体発光素子１６０における第１絶縁層８１及び第２絶縁層８２は、例えば、以下のようにして形成される。

第１層６０の、段差が形成されている面の上に、第１膜８１ａとして酸化シリコン膜（例えば、厚さ０．０５μｍ）を形成する。第１膜８１ａの上に、第２膜８２ａとなる窒化シリコン膜（例えば、厚さ３μｍ）を形成する。この窒化シリコン膜の表面を平坦化する。この平坦化には、例えば、既に説明した犠牲膜８０ｒとエッチバックとを用いる方法が用いられる。ＣＭＰを行っても良い。平坦化された窒化シリコン膜の厚さは約２μｍである。この後、第４膜８２ｂとなる窒化シリコン膜（例えば、厚さ２μｍ）を形成する。第４膜８２ｂの上に、第３膜８２ａとなる酸化シリコン膜（例えば、厚さ０．０５μｍ）を形成する。

半導体発光素子１６０において、第１位置ｐ１における第２膜８１ｂの第９厚さｔ９は、第２位置ｐ２における第２膜８１ｂの第１０厚さｔ１０よりも薄い。

例えば、第２絶対値（第３厚さｔ３と第４厚さｔ４との差の絶対値）は、第９厚さｔ９と第１０厚さｔ１０との差の絶対値よりも小さい。

段差が第２膜８１ｂで緩和される。このため、第２絶縁層８２では、上記の不連続部分の発生が抑制される。これにより、本実施形態においては、高い絶縁性が得られる。高い耐電圧が得られる。

図１４（ａ）及び図１４（ｂ）は、第３の実施形態に係る別の半導体発光素子を例示する模式的断面図である。
図１４（ａ）及び図１４（ｂ）に示すように、半導体発光素子１１０ａ及び１１１ａにおいては、既に説明した半導体発光素子１１０及び１１１のそれぞれにおいて、第１絶縁層８１に、第１膜８１ａ及び第２膜８１ｂが設けられている。第２絶縁層８２に、第３膜８２ａ及び第４膜８２ｂが設けられている。

図１５（ａ）及び図１５（ｂ）は、第３の実施形態に係る別の半導体発光素子を例示する模式的断面図である。
図１５（ａ）及び図１５（ｂ）に示すように、半導体発光素子１２０ａ及び１２１ａにおいては、既に説明した半導体発光素子１２０及び１２１のそれぞれにおいて、第１絶縁層８１に、第１膜８１ａ及び第２膜８１ｂが設けられている。第２絶縁層８２に、第３膜８２ａ及び第４膜８２ｂが設けられている。

半導体発光素子１１０ａ、１１１ａ、１２０ａ及び１２１ａにおいても、異なる材料を含む上記の積層膜を用いることで、さらに高い耐電圧が得られる。

図１６、図１７（ａ）、図１７（ｂ）、図１８（ａ）及び図１８（ｂ）は、第３の実施形態に係る別の半導体発光素子を例示する模式的断面図である。
これらの図に示すように、本実施形態に係る別の半導体発光素子１６０ｂ、１１０ｂ、１１１ｂ、１２０ｂ及び１２１ｂにおいては、第２絶縁層８２が単一の膜である。これ以外は、半導体発光素子１６０、１１０ａ、１１１ａ、１２０ａ及び１２１ａと同様である。半導体発光素子１６０ｂ、１１０ｂ、１１１ｂ、１２０ｂ及び１２１ｂにおいても、高い耐電圧が得られる。

（第４の実施形態）
図１９は、第４の実施形態に係る半導体発光素子を例示する模式的断面図である。
図１９に示すように、本実施形態に係る半導体発光素子１７０においては、既に説明した第１絶縁層８１及び第２絶縁層８２の位置に、絶縁性の第１膜８１ａ、第２膜８１ｂ及び第３膜８２ａが設けられている。そして、これらの膜の断面形状は、第１導電層５０の断面形状に沿っている。すなわち、第１導電層５０の段差がこれらの絶縁膜に反映されている。

第１膜８１ａは、酸化シリコンを含む。第２膜８２ｂは、第１膜８１ａと第３膜８２ａとの間に設けられる。第２膜８２ｂは、窒化シリコン及び酸化アルミニウムの少なくともいずれかを含む。一方、第２絶縁層は、例えば、酸化シリコンを含む。

すなわち、酸化シリコン／窒化シリコン／酸化シリコン、または、酸化シリコン／酸化アルミニウム／酸化シリコンの構成が適用される。上記のように、これらの積層膜においては、高い耐電圧が得られる。半導体発光素子１７０によれば、耐電圧を向上できる半導体発光素子が提供できる。２つの酸化シリコンの膜の間に、窒化シリコン及び酸化アルミニウムの少なくともいずれかを含む膜が設けられても良い。

上記の実施形態によれば、耐電圧を向上できる半導体発光素子が提供できる。

なお、本明細書において「窒化物半導体」とは、Ｂ_ｘＩｎ_ｙＡｌ_ｚＧａ_{１−ｘ−ｙ−ｚ}Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。

なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体発光素子に含まれる第１半導体層、第２半導体層、第３半導体層、第１導電層、第２導電層、第１パッド、第２パッド、金属層、絶縁層、及び、金属膜などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した半導体発光素子を基にして、当業者が適宜設計変更して実施し得る全ての半導体発光素子も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…第１半導体層、 １０ａ…第１面、 １０ｂ…第２面、 １０ｄｐ…凸部、 １０ｐ…第１半導体領域、 １０ｑ…第２半導体領域、 １１…第１導電形の領域、 １１ｆ…第１半導体膜、 １２…低不純物濃度領域、 １２ｆ…低不純物濃度膜、 １５…積層体、 １５ｆ…積層膜、 １５ｆｓ…構造体、 １５ｓ…側面、 １８…基板、 ２０…第２半導体層、 ２０ａ…第１部分、 ２０ｂ…第２部分、 ２０ｆ…第２半導体膜、 ２０ｐ、２０ｑ…一部、 ３０…第３半導体層、 ３０ｆ…第３半導体膜、 ３１…障壁層、 ３２…井戸層、 ４２…第２導電層、 ４２ａ…第３導電部分、 ４２ｂ…第４導電部分、 ４５…第１パッド、 ４６…電極、 ４７…金属層、 ５０…第１導電層、 ５０ａ…第１導電部分、 ５０ｂ…第２導電部分、 ５１…第１金属層、 ５１ａ、５１ｂ…一部、 ５２…第２金属層、 ５２ａ、５２ｂ…一部、 ５５…第２パッド、 ６０…第１層、 ６１…第１領域、 ６２…第２領域、 ７０…基体、 ７３…第３金属層、 ７３ａ、７３ｂ…金属膜、 ７５…対向基板、 ８０ｒ…犠牲膜、 ８１…第１絶縁層、 ８１ａ…第１膜、 ８１ｂ…第２膜、 ８１ｆ…第１絶縁膜、 ８２…第２絶縁層、 ８２ａ…第３膜、 ８２ｂ…第４膜、 ８３…第３絶縁層、 ８３ａ、８３ｂ…絶縁膜、 ８７…絶縁膜、 ８９…絶縁膜、 ８９ｅ…不連続部分、 １１０、１１０ａ、１１０ｂ、１１１、１１１ａ、１１１ｂ、１１９、１２０、１２０ａ、１２０ｂ、１２１、１２１ａ、１２１ｂ、１５０、１６０、１６０ｂ、１７０…半導体発光素子、 ＡＡ…矢印、 ＡＰ…一部、 Ｄ１…第１方向、 Ｄ２…第２方向、 ｄ１、ｄ２…第１、第２距離、 ｐ１〜ｐ４…第１〜第４厚さ、 ｓ１５…段差、 ｔ１〜ｔ１０…第１〜第１０厚さ、 ｔ１５…距離、 ｔ５１、ｔ５２…厚さ、 ｔ６１、ｔ６２…長さ、 ｔ８３…厚さ

Claims (20)

1. 基体と、
   第１導電形の領域を含む第１半導体層と、
   前記第１半導体層と前記基体との間に設けられた第２導電形の第２半導体層と、
   前記第１半導体層と前記第２半導体層との間に設けられた第３半導体層と、
   前記第２半導体層の一部と前記基体との間に設けられ前記第２半導体層と電気的に接続された第１導電層と、
   前記第２半導体層の別の一部と前記基体との間、及び、前記第１導電層と前記基体との間に設けられた第１絶縁層と、
   前記第１絶縁層と前記基体との間に設けられた第２絶縁層と、
   を備え、
   前記第２半導体層から前記第１半導体層に向かう第１方向において前記第１導電層と重なる第１位置での前記第１絶縁層の第１厚さは、前記第１方向において前記第１導電層と重ならない第２位置での前記第１絶縁層の第２厚さよりも薄く、
   前記第１位置での前記第２絶縁層の第３厚さと、前記第２位置での前記第２絶縁層の第４厚さと、の差の第２絶対値は、前記第１厚さと前記第２厚さとの差の第１絶対値よりも小さい、半導体発光素子。
2. 前記第２絶対値は、前記第１導電層の厚さよりも小さい、請求項１記載の半導体発光素子。
3. 前記第２絶対値は、前記第１導電層の厚さの１／２以下である、請求項１記載の半導体発光素子。
4. 前記第１絶対値と前記第２絶対値との差の絶対値は、前記前記第１導電層の厚さの１／２倍以上１．２倍以下である、請求項１〜３のいずれか１つに記載の半導体発光素子。
5. 第１パッドと、
   第２パッドと、
   をさらに備え、
   前記第１パッドと前記第３半導体層との間に前記第１半導体層が配置され、前記第１パッドは、前記第１半導体層と電気的に接続され、
   前記第１導電層の一部は、前記第２半導体層の前記一部と前記基体との間に配置され、
   前記第１導電層の別の一部は、前記第２パッドと前記基体との間に配置され、
   前記第２パッドは、前記第１導電層の前記別の一部と電気的に接続される、請求項１〜４のいずれか１つに記載の半導体発光素子。
6. 前記第１パッドと前記第１導電層との間の距離は、１．５マイクロメートル以上３０マイクロメートル以下である、請求項５記載の半導体発光素子。
7. 前記第２パッドの少なくとも一部は、前記第１方向と交差する方向において、前記第１半導体層、前記第３半導体層及び前記第２半導体層を含む積層体の少なくとも一部と重なる請求項５または６に記載の半導体発光素子。
8. 前記第１導電層は、第１金属層と、第２金属層と、を含み、
   前記第１金属層は、前記第２金属層の一部と前記第２半導体層との間に設けられ、
   前記第１方向において前記第１金属層と重なる第３位置での前記第１絶縁層の第５厚さは、前記第１方向において前記第１導電層と重なり前記第１金属層と重ならない第４位置での前記第１絶縁層の第６厚さよりも薄く、
   前記第３位置での前記第２絶縁層の第７厚さと、前記第４位置での前記第２絶縁層の第８厚と、の差の第４絶対値は、前記第５厚さと前記第６厚さとの差の第３絶対値よりも小さい、請求項５〜７のいずれか１つに記載の半導体発光素子。
9. 前記第４絶対値は、前記第１金属層の厚さよりも小さい、請求項８記載の半導体発光素子。
10. 前記第１導電層は、第１金属層と、第２金属層と、を含み、
    前記第１金属層の一部は、前記第２金属層と前記第２半導体層との間に設けられ、
    前記第１方向において前記第１金属層の前記一部と重なる第３位置での前記第１絶縁層の第５厚さは、前記第１方向において前記第１金属層と重なり前記第２金属層と重ならない第４位置での前記第１絶縁層の第６厚さよりも薄く、
    前記第３位置での前記第２絶縁層の第７厚さと、前記第４位置での前記第２絶縁層の第８厚と、の差の第４絶対値は、前記第５厚さと前記第６厚さとの差の第３絶対値よりも小さい、請求項５〜８のいずれか１つに記載の半導体発光素子。
11. 前記第４絶対値は、前記第２金属層の厚さよりも小さい、請求項１０記載の半導体発光素子。
12. 前記第３絶対値と前記第４絶対値との差の絶対値は、前記第１金属層厚さの１／２倍以上１．２倍以下である、請求項８〜１１のいずれか１つに記載の半導体発光素子。
13. 前記第１導電層の一部は、前記第１金属層と前記第２金属層の前記一部を含み、
    前記第１導電層の前記別の一部は、前記第２金属層の別の一部を含む、請求項８〜１２のいずれか１つに記載の半導体発光素子。
14. 基体と、
    前記基体から第１方向に離間し、第１半導体領域と、前記第１方向と交差する方向において前記第１半導体領域と並ぶ第２半導体領域と、を含み、第１導電形の領域を含む第１半導体層と、
    前記第２半導体領域と前記基体との間に設けられた第２導電形の第２半導体層と、
    前記第１半導体層と前記第２半導体層との間に設けられた第３半導体層と、
    前記第１半導体領域と前記基体との間、及び、前記第２半導体層と前記基体との間に設けられた第１絶縁層と、
    前記第１絶縁層と前記基体との間に設けられた第２絶縁層と、
    を備え、
    前記第１方向において前記第２半導体領域と重なる第１位置での前記第１絶縁層の第１厚さは、前記第１方向において前記第１半導体領域と重なる第２位置での前記第１絶縁層の第２厚さよりも薄く、
    前記第１位置での前記第２絶縁層の第３厚さと、前記第２位置での前記第２絶縁層の第４厚さと、の差の第２絶対値は、前記第１厚さと前記第２厚さとの差の第１絶対値よりも小さい、半導体発光素子。
15. 第１パッドと、
    第２パッドと、
    第１導電層と、
    第２導電層と、
    をさらに備え、
    前記第２導電層の一部は、前記基体と前記第１半導体領域との間に配置され、
    前記第２導電層の前記一部は、前記第１半導体領域と電気的に接続され、
    前記第１パッドと前記基体との間に前記第２導電層の別の一部が配置され、
    前記第１パッドは、前記第２導電層の前記別の一部と電気的に接続され、
    前記第１導電層の一部は、前記第２半導体層と前記基体との間に配置され、
    前記第１導電層の別の一部は、前記第２パッドと前記基体との間に配置され、
    前記第２パッドは、前記第１導電層の前記別の一部と電気的に接続される、請求項１４記載の半導体発光素子。
16. 前記第１半導体層は、前記第３半導体層の側の第１面と、前記第１面とは反対側の第２面とを有し、
    前記第１導電層と前記第２面との間の距離は、１．５マイクロメートル以上３０マイクロメートル以下である、請求項１４または１５に記載の半導体発光素子。
17. 前記第１パッドの少なくとも一部は、前記第１方向と交差する方向において、前記第１半導体層、前記第３半導体層及び前記第２半導体層を含む積層体の少なくとも一部と重なる請求項１４〜１６のいずれか１つに記載の半導体発光素子。
18. 基体と、
    前記基体から第１方向に離間し、第１領域と、前記第１方向と交差する方向において前記第１領域と並ぶ第２領域と、を含み、前記第１領域と前記基体との間の距離は、前記第２領域と前記基体との間の距離よりも短い、第１層と、
    前記第１領域と前記基体との間、及び、前記第２領域と前記基体との間に設けられた第１絶縁層と、
    前記第１絶縁層と前記基体との間に設けられた第２絶縁層と、
    を備え、
    前記基体から前記第１層に向かう第１方向において前記第１領域と重なる第１位置での前記第１絶縁層の第１厚さは、前記第１方向において前記第２領域と重なる第２位置での前記第１絶縁層の第２厚さよりも薄く、
    前記第１位置での前記第２絶縁層の第３厚さと、前記第２位置での前記第２絶縁層の第４厚さと、の差の第２絶対値は、前記第１厚さと前記第２厚さとの差の第１絶対値よりも小さい、半導体発光素子。
19. 前記第１絶縁層は、
    酸化シリコンを含む第１膜と、
    前記第１膜と前記第２絶縁層との間に設けられ窒化シリコン及び酸化アルミニウムの少なくともいずれかを含む第２膜と、
    を含み、
    前記第２絶縁層は、
    酸化シリコンを含む第３膜と、
    前記第３膜と前記第１絶縁層との間に設けられ窒化シリコン及び酸化アルミニウムの少なくともいずれかを含む第４膜と、
    を含む、請求項１〜１８のいずれか１つに記載の半導体発光素子。
20. 前記第１位置における前記第２膜の第９厚さは、前記第２位置における前記第２膜の第１０厚さよりも薄い、請求項１９記載の半導体発光素子。