CN105957940A - 半导体发光元件 - Google Patents

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CN105957940A CN201610015618.4A CN201610015618A CN105957940A CN 105957940 A CN105957940 A CN 105957940A CN 201610015618 A CN201610015618 A CN 201610015618A CN 105957940 A CN105957940 A CN 105957940A
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insulating barrier
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semiconductor
semiconductor layer
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胜野弘
石黑阳
山田真嗣
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Abstract

半导体发光元件包含基体、第1～3半导体层、第1导电层及第1、2绝缘层。第1半导体层包含第1导电型区域。第2半导体层设置在第1半导体层与基体之间，且为第2导电型。第3半导体层设置在第1半导体层与第2半导体层之间。第1导电层设置在第2半导体层的一部分与基体之间。第1导电层与第2半导体层电连接。第1绝缘层设置在第2半导体层的另一部分与基体之间以及第1导电层与基体之间。第2绝缘层设置在第1绝缘层与基体之间。第1绝缘层的第1厚度比第1绝缘层的第2厚度薄。第2绝缘层的第3厚度与第2绝缘层的第4厚度的差的第2绝对值小于第1厚度与第2厚度的差的第1绝对值。

Description

半导体发光元件
相关申请
本申请享有以日本专利申请2015-46077号(申请日：2015年3月9日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式一般而言涉及一种半导体发光元件。
背景技术
在发光二极管(LED：Light Emitting Diode)等半导体发光元件，要求提高耐受电压。
发明内容
本发明的实施方式提供一种能够提高耐受电压的半导体发光元件。
实施方式的半导体发光元件包含基体、第1～第3半导体层、第1导电层及第1、第2绝缘层。所述第1半导体层包含第1导电型区域。所述第2半导体层设置在所述第1半导体层与所述基体之间，且为第2导电型。所述第3半导体层设置在所述第1半导体层与所述第2半导体层之间。所述第1导电层设置在所述第2半导体层的一部分与所述基体之间。所述第1导电层与所述第2半导体层电连接。所述第1绝缘层设置在所述第2半导体层的另一部分与所述基体之间以及所述第1导电层与所述基体之间。所述第2绝缘层设置在所述第1绝缘层与所述基体之间。从所述第2半导体层朝向所述第1半导体层的第1方向上与所述第1导电层重叠的第1位置上的所述第1绝缘层的第1厚度，比所述第1方向上不与所述第1导电层重叠的第2位置上的所述第1绝缘层的第2厚度薄。所述第1位置上的所述第2绝缘层的第3厚度与所述第2位置上的所述第2绝缘层的第4厚度的差的第2绝对值小于所述第1厚度与所述第2厚度的差的第1绝对值。
附图说明
图1A及图1B是例示第1实施方式的半导体发光元件的示意性剖视图。
图2是例示第1实施方式的半导体发光元件的示意性俯视图。
图3是例示半导体发光元件的显微镜照片图像。
图4A～图4D是例示第1实施方式的半导体发光元件的制造方法的一部分的步骤顺序示意性剖视图。
图5是例示第1实施方式的半导体发光元件的一部分的示意性剖视图。
图6A～图6F是例示第1实施方式的半导体发光元件的制造方法的步骤顺序示意性剖视图。
图7A及图7B是例示第1实施方式的另一半导体发光元件的示意性剖视图。
图8A及图8B是例示第2实施方式的半导体发光元件的示意性剖视图。
图9是例示第2实施方式的半导体发光元件的示意性俯视图。
图10是例示第2实施方式的半导体发光元件的示意性剖视图。
图11A及图11B是例示第2实施方式的另一半导体发光元件的示意性剖视图。
图12是例示实施方式的半导体发光元件的示意性剖视图。
图13是例示第3实施方式的半导体发光元件的示意性剖视图。
图14A及图14B是例示第3实施方式的另一半导体发光元件的示意性剖视图。
图15A及图15B是例示第3实施方式的另一半导体发光元件的示意性剖视图。
图16是例示第3实施方式的另一半导体发光元件的示意性剖视图。
图17A及图17B是例示第3实施方式的另一半导体发光元件的示意性剖视图。
图18A及图18B是例示第3实施方式的另一半导体发光元件的示意性剖视图。
图19是例示第4实施方式的半导体发光元件的示意性剖视图。
具体实施方式
以下，一边参照附图一边对本发明的各实施方式进行说明。
另外，附图是示意性或概念性的图，各部分的厚度与宽度的关系、部分间的大小的比率等未必与实物相同。而且，即便是在表示相同部分的情况下，也会存在根据附图将相互的尺寸或比率不同地表示的情况。
另外，在本申请的说明书及各图中，对与关于已出现过的图在上文已叙述过的要素相同的要素标注相同的符号，并适当省略详细的说明。
(第1实施方式)
图1A及图1B是例示第1实施方式的半导体发光元件的示意性剖视图。
图2是例示第1实施方式的半导体发光元件的示意性俯视图。
图1A是图2的A1-A2线剖视图。图1B放大表示图1A的一部分AP。图2是从图1A所示的箭头AA的方向观察的俯视图。在图2中，以虚线表示透视一部分要素的状态。
如图1A、图1B及图2所示，本实施方式的半导体发光元件110包含基体70、第1半导体层10、第2半导体层20、第3半导体层30、第1导电层50、第1绝缘层81及第2绝缘层82。
作为基体70，例如使用Si等半导体基板。关于基体70的示例将在下文中进行叙述。
第1半导体层10包含第1导电型区域。
第2半导体层20设置在第1半导体层10与基体70之间。第2半导体层20为第2导电型。
例如，第1导电型为n型，第2导电型为p型。也可以第1导电型为p型，第2导电型为n型。在以下的示例中，设为第1导电型为n型且第2导电型为p型。
第3半导体层30设置在第1半导体层10与第2半导体层20之间。第3半导体层30例如包含活性层。第3半导体层30例如为发光部。关于第3半导体层30的示例将在下文中进行叙述。
将从第2半导体层20朝向第1半导体层10的方向设为Z轴方向(第1方向D1)。Z轴方向是将第2半导体层20与第1半导体层10积层的方向。将相对于Z轴方向垂直的一个方向设为X轴方向。将相对于Z轴方向及X轴方向垂直的方向设为Y轴方向。
第1半导体层10、第2半导体层20及第3半导体层30包含于积层体15。积层体15沿着X-Y平面扩展。
第1半导体层10、第2半导体层20及第3半导体层30包含例如氮化物半导体。
第1导电层50设置在第2半导体层20的一部分(第1部分20a)与基体70之间。
也就是说，第2半导体层20包含第1部分20a及第2部分20b。第2部分20b在相对于第1方向D1交叉的方向(例如第2方向D2)上与第1部分20a并排。第1导电层50未设置在第2部分20b与基体70之间。
第1导电层50与第2半导体层20电连接。
在本说明书中，电连接的状态包含第1导体与第2导体直接接触的状态。进而，电连接的状态包含在第1导体与第2导体之间插入第3导体，经由第3导体使电流流至第1导体及第2导体之间的状态。
第1导电层50的至少一部分与第2半导体层20欧姆接触。第1导电层50具有光反射性。
第1绝缘层81设置在第2半导体层20的另一部分(第2部分20b)与基体70之间(第1设置位置)、以及第1导电层50与基体70之间(第2设置位置)。
第2绝缘层82设置在第1绝缘层81与基体70之间。
第1绝缘层81及第2绝缘层82例如含有氧化硅、氮化硅或氮氧化硅等。关于这些绝缘层的材料的示例将在下文中进行叙述。
该例中，在半导体发光元件110设置着第1焊垫45及第2焊垫55。
在第1焊垫45与第3半导体层30之间配置第1半导体层10。第1焊垫45与第1半导体层10电连接。在第1半导体层10为n型半导体的情况下，第1焊垫45成为n侧焊垫。
如图2所示，在该例中设置线状的电极46。电极46与第1焊垫45电连接。在电极46与第3半导体层30之间配置第1半导体层10。电极46例如具有扩大电流的功能。
如图1A所示，第1导电层50的一部分(第1导电部分50a)配置在第2半导体层20的所述一部分(第1部分20a)与基体70之间。
第1导电层50的另一部分(第2导电部分50b)配置在第2焊垫55与基体70之间。
也就是说，第1导电层50的第1导电部分50a在第1方向D1上与第2半导体层20重叠。另一方面，第1导电层50的第2导电部分50b在第1方向D1上不与第2半导体层20重叠，而在第1方向D1上与第2焊垫55重叠。
第2焊垫55与第1导电层50的第2导电部分50b电连接。
在该例中，第1导电层50具有积层膜的构成。
也就是说，第1导电层50包含第1金属层51及第2金属层52。第1金属层51设置在第2金属层52的一部分52a与第2半导体层20之间。第1金属层51在第1方向D1上与第1部分20a的一部分20p重叠。第1金属层51在第1方向D1上不与第1部分20a的另一部分20q重叠。第2金属层52在第1方向D1上与一部分20p及一部分20q重叠。
第1导电层50的所述一部分(第1导电部分50a)包含第1金属层51及第2金属层52的所述一部分52a。第1导电层50的所述另一部分(第2导电部分50b)包含第2金属层52的另一部分52b。
第1金属层51与第2半导体层20欧姆接触。第2金属层52例如覆盖第1金属层51而保护第1金属层51。第2金属层52具有扩大电流的功能。在第2金属层52的所述另一部分52b上设置第2焊垫55。
第2焊垫55的至少一部分在与第1方向D1(从第2半导体层20朝向第1半导体层的Z轴方向)交叉的方向(例如第2方向)上，与包含第1半导体层10、第3半导体层30及第2半导体层20的积层体15的至少一部分重叠。例如，第2焊垫55的至少一部分与第2半导体层20的至少一部分在第2方向上重叠。第2焊垫55的至少一部分也可以在第2方向上与第3半导体层30的至少一部分重叠。第2焊垫55的至少一部分也可以在第2方向D2上与第1半导体层10的至少一部分重叠。
在该例中，还设置着第3金属层73。
第3金属层73设置在基体70与第2绝缘层82之间。第3金属层73例如将第2绝缘层82与基体70接合。第3金属层73例如为接合层。
对第1焊垫45与第2焊垫55之间施加电压。从这些焊垫供给电流，而从积层体15(具体来说为第3半导体层30)放出光。
半导体发光元件110为LED。从第3半导体层30放出的光(发出的光)在第1导电层50反射而出射到半导体发光元件110的外部。第1半导体层10的表面成为光出射面。
在半导体发光元件110中，在由第1导电层50形成的阶差部分，对第1绝缘层81的厚度设置差。另一方面，第2绝缘层82的厚度差小。
如图1B所示，第1绝缘层81具有在第1方向D1上与第1导电层50重叠的第1位置p1上的厚度(第1厚度t1)。第1绝缘层81具有在第1方向D1上不与第1导电层50重叠的第2位置p2上的厚度(第2厚度t2)。第1厚度t1比第2厚度t2薄。
第2绝缘层82具有第1位置p1上的厚度(第3厚度t3)。第2绝缘层82具有第2位置p2上的厚度(第4厚度t4)。第3厚度t3与第4厚度t4的差小。
也就是说，第3厚度t3与第4厚度t4的差的绝对值(第2绝对值)小于第1厚度t1与第2厚度t2的差的绝对值(第1绝对值)。第1厚度t1～第4厚度t4为例如沿着第1方向D1的长度。第1位置p1及第2位置p2为X-Y平面内的位置。
这样一来，由第1导电层50形成的阶差被第1绝缘层81缓和。第1绝缘层81的与第2绝缘层82对向的面的阶差小于由第1导电层50形成的阶差。
如下所述，可知在由第1导电层50的外缘等形成的阶差部，绝缘层的膜质易劣化。本申请的发明者着眼于该膜质的劣化，而导出了所述半导体发光元件110的构成。
除此以外，在半导体发光元件110中，在由第1导电层50的第1金属层51形成的阶差部，也对第1绝缘层81的厚度设置差。
也就是说，如图1B所示，设置着第1金属层51及第2金属层52作为第1导电层50。
第1绝缘层81具有在第1方向D1上与第1金属层51重叠的第3位置p3上的厚度(第5厚度t5)。第1绝缘层81具有在第1方向D1上与第1导电层50(该情况下为第2金属层52)重叠且在第1方向D1上不与第1金属层51重叠的第4位置p4上的厚度(第6厚度t6)。第5厚度t5比第6厚度t6薄。
第2绝缘层82具有第3位置p3上的厚度(第7厚度t7)。第2绝缘层82具有第4位置p4上的厚度(第8厚度t8)。第7厚度t7与第8厚度t8的差的绝对值(第4绝对值)小于第5厚度t5与第6厚度t6的差的绝对值(第3绝对值)。第5厚度t5～第8厚度t8为例如沿着第1方向D1的长度。第3位置p3及第4位置p4为X-Y平面内的位置。
这样一来，由第1金属层51形成的阶差被第1绝缘层81缓和。第1绝缘层81的与第2绝缘层82对向的面的阶差小于由第1金属层51形成的阶差。
在设置第1金属层51及第2金属层52的情况下，作为所述第1厚度t1，可以使用第5厚度t5及第6厚度t6中的任一个。作为所述第1厚度t1，也可以使用第5厚度t5与第6厚度t6的平均厚度。
在设置第1金属层51及第2金属层52的情况下，作为所述第2厚度t2，可以使用第7厚度t7及第8厚度t8中的任一个。作为所述第2厚度t2，也可以使用第7厚度t7与第8厚度t8的平均厚度。
图3是例示半导体发光元件的显微镜照片图像。
图3是参考例的半导体发光元件119的截面SEM(Scanning Electron Microscope，扫描电子显微镜)图像。在半导体发光元件119中，设置着一层绝缘膜89来代替所述第1绝缘层81及第2绝缘层82。可知在这种半导体发光元件119中，存在耐受电压低的情况。
如图3所示，如果观察半导体发光元件119中的绝缘膜89，那么在由第1金属层51形成的阶差部，观察到绝缘膜89中存在不连续部分89e。认为在这种不连续部分89e，绝缘性局部较低。认为该不连续部分89e与形成绝缘膜89时在阶差部从不同位置生长的膜合体所成的部分相对应。
也就是说，如果在具有阶差的表面形成介电膜，那么例如阶差部中的介电体会沿着多个生长方向生长。产生具有互不相同的生长方向的膜相接的部分。在该相接的部分，产生品质差的界面。在该界面，品质极差。例如，该界面的蚀刻速率非常高。该界面的耐受电压低。半导体发光元件119中，在阶差部的品质差的区域易发生漏电。因此，耐受电压易降低。
在实施方式中，利用第1绝缘层81来缩小阶差，并在该第1绝缘层81上设置第2绝缘层82。例如，由于利用第1绝缘层81缩小了阶差，所以第2绝缘层82中所述不连续部分的产生被抑制。
例如，在第1方向D1上第2绝缘层82与第1导电层50的外缘重叠的位置上的蚀刻速率，与在第1方向D1上不同于第2绝缘层82与第1导电层50的外缘重叠的位置的位置上的蚀刻速率实质上相同。
以下，对第1绝缘层81及第2绝缘层82的制造方法的示例进行说明。
图4A～图4D是例示第1实施方式的半导体发光元件的制造方法的一部分的步骤顺序示意性剖视图。
如图4A所示，在第2半导体层20的一部分上设置着第1金属层51。以覆盖第1金属层51的方式设置着第2金属层52。在第2金属层52及第2半导体层20上形成成为第1绝缘层81的第1绝缘膜81f。
如图4B所示，在第1绝缘膜81f上形成牺牲膜80r。牺牲膜80r例如为阻剂(例如光阻剂)。例如，通过适当地选择光阻剂的粘性、厚度及特性，而能够在光阻剂的表面获得平坦表面(例如平滑的表面)。例如，牺牲膜80r的厚度在未设置第1金属层51的区域、未设置第2金属层52的区域、设置着第1金属层51及第2金属层52的区域互不相同。
如图4C所示，进行回蚀处理。例如，进行湿式蚀刻或干式蚀刻。在光阻剂与第1绝缘膜81f，使用蚀刻速率相近的条件。进行蚀刻直到光阻剂消失为止。由此，光阻剂的平坦表面被转印到第1绝缘膜81f。也就是说，牺牲膜80r被去除而第1绝缘膜81f露出的时间根据所述区域而不同。由此，第1绝缘膜81f的上表面被平坦化。由此，形成第1绝缘层81。
如图4D所示，形成第2绝缘层82。由于第1绝缘层81的上表面平坦，所以第2绝缘层82平坦。
在图4A所例示的状态的第1绝缘膜81f，有可能在取决于有无第1金属层51而形成的阶差部或取决于有无第2金属层52而形成的阶差部产生所述不连续部分。但是，此后第1绝缘膜81f被平坦化，而能够抑制形成在该第1绝缘膜81f上的第2绝缘层82中产生这种不连续部分。由此，在本实施方式的半导体发光元件110可获得高绝缘性。可获得高耐受电压。
在所述制造方法中，也可以省略图4B中所说明的牺牲膜80r。此时，在图4A所示的状态下进行例如CMP(Chemical Mechanical Polishing，化学机械抛光)处理等。适当地设定研磨剂、添加物、研磨剂的含量及添加物的浓度等。通过该CMP处理，能使第1绝缘膜81f的表面平坦。在凸部的面积比高的情况下，适当地设定处理条件及处理时间。
在实施方式中，也可以使用SOG(Spin on Glass，旋涂式玻璃)作为第1绝缘膜81f。在此情况下，通过旋转涂布形成第1绝缘膜81f，能够获得平坦的表面。适当地设定SOG的材料的粘性、厚度、加热温度及特性等。对第1导电层50的接触特性的影响得到抑制。有机物的气体的脱附得到抑制。
通过这些方法，能使第1绝缘膜81f的上表面平坦。此后形成第2绝缘层82。
在半导体发光元件110中，第2绝对值小于第2金属层52的厚度t52。第2绝对值例如为第2金属层52的厚度t52的1/2以下。第2绝对值优选为例如超过第2金属层52的厚度t52的0倍且为1/5倍以下。
第1绝对值与第2绝对值的差的绝对值优选为第2金属层52的厚度t52的1/2倍以上且1.2倍以下。第1绝对值优选为第2金属层52的厚度t52的1/2倍以上且1.2倍以下。
第2绝对值小于第1金属层51的厚度t51。第2绝对值例如为第1金属层51的厚度t51的1/2以下。第2绝对值优选为例如超过第1金属层51的厚度t51的0倍且为1/5倍以下。
第1绝对值与第2绝对值的差的绝对值优选为第1金属层51的厚度t51的1/2倍以上且1.2倍以下。第1绝对值优选为第1金属层51的厚度t51的1/2倍以上且1.2倍以下。
第2绝对值小于第1导电层50的厚度(该情况下为第1金属层51的厚度t51与第2金属层52的厚度t52的合计)。第2绝对值例如为第1导电层50的厚度的1/2以下。第2绝对值优选为例如超过第1导电层50的厚度的0倍且为1/5倍以下。
第1绝对值与第2绝对值的差的绝对值优选为第1导电层50的厚度的1/2倍以上且1.2倍以下。第1绝对值优选为第1导电层50的厚度的1/2倍以上且1.2倍以下。
第4绝对值小于第1金属层51的厚度t51。第4绝对值例如为第1金属层51的厚度t51的1/2以下。第4绝对值优选为例如超过第1金属层51的厚度t51的0倍且为1/5倍以下。
第3绝对值与第4绝对值的差的绝对值优选为第1金属层51的厚度t51的1/2倍以上且1.2倍以下。第3绝对值优选为第1金属层51的厚度t51的1/2倍以上且1.2倍以下。
例如，半导体发光元件110为Thin Film(薄膜)型LED。如下所述，在半导体发光元件110中，在积层体15的结晶于生长用基板上生长之后，将积层体15与基体70接合。然后，去除生长用基板。生长用基板厚，且生长用基板的热容量大。在半导体发光元件110中，由于去除生长用基板，所以能够减小半导体发光元件110的热容量，且能够提高散热性。
在图1A所示的例子中，在第1半导体层10的光出射面设置着凹凸10dp。也就是说，第1半导体层10具有第1面10a与第2面10b。第1面10a为第3半导体层30一侧的面。第1面10a与第3半导体层30对向。第2面10b是与第1面10a为相反侧的面。第2面10b成为光出射面。在第2面10b设置凹凸10dp。通过设置凹凸10dp，能够从积层体15高效率地提取光。
凹凸10dp的高度(深度)例如为峰值波长的0.5倍以上且30倍以下。凹凸10dp的高度(深度)例如为0.2微米(μm)以上且2μm以下。相对于第1方向D1垂直的方向(例如也可以为第2方向D2)上的凹凸10dp的凸部的宽度例如为峰值波长的0.5倍以上且30倍以下。从第3半导体层30放出的光的强度成为峰值波长中实质上的峰值(最高)。
在半导体发光元件110中，由于去除生长用基板，所以第1半导体层10的上表面(光出射面，也就是第2面10b)与第1导电层50之间的距离短。
例如，第1导电层50与第1半导体层10的第2面10b之间的距离t15为1.5μm以上且30μm以下。通过去除生长用基板的构成，能够以所述方式缩短距离t15。
例如，距离t15为第1导电层50与第2面10b之间的最短距离。在设置着凹凸10dp的情况下，距离t15对应于凹凸10dp的底部与第1导电层50之间的距离。在该例中，距离t15对应于第1焊垫45与第1导电层50之间的距离(最短距离)。
在半导体发光元件110中，还设置着绝缘膜87。绝缘膜87设置在积层体15的侧面15s。绝缘膜87覆盖积层体15的侧面15s。积层体15的侧面15s为与X-Y平面交叉的面。利用绝缘膜87能够抑制在积层体15的侧面15s流动的电流，从而能提高耐受电压。并且，可获得高可靠性。绝缘膜87含有例如氧化硅。绝缘膜87通过例如等离子体CVD(Chemical VaporDeposition，化学气相沉积)等而形成。
基体70例如具有导电性。基体70也可以包含Si等半导体。基体70也可以包含金属。基体70也可以具有绝缘性。
第1金属层51例如含有银及铑中的至少任一种。第1金属层51也可以含有银合金。作为第1金属层51，例如使用银层、铑层或银合金层。由此，可获得高光反射率。在第1金属层51与第2半导体层20之间，可获得低接触电阻。第1金属层51也可以含有铝。
第1金属层51的厚度t51例如为10nm以上且1000nm以下。
第2金属层52例如含有Ni、Pt、Au及Ti中的至少任一种。第2金属层52例如包括含Ni区域、含Pt区域、含Au区域及含Ti区域。在含Ti区域与第1金属层51之间设置含Au区域。在含Au区域与第1金属层51之间设置含Pt区域。在含Pt区域与第1金属层51之间设置含Ni区域。
第2金属层52例如具有反射性。第2金属层52也可以含有银及铝中的至少任一种。
第2金属层52的厚度t52例如为100nm以上且10000nm以下。
第1绝缘层81及第2绝缘层82中的至少任一绝缘层含有氧化物，所述氧化物含有例如选自由硅、铝、锆、铪及钛所组成的群中的至少一种。第1绝缘层81及第2绝缘层82中的至少任一绝缘层也可以包含例如含有选自所述群的至少一种的氮化物。第1绝缘层81及第2绝缘层82中的至少任一绝缘层也可以包含含有选自所述群的至少一种的氮氧化物。
在这些绝缘层(第1绝缘层81及第2绝缘层82中的至少任一绝缘层)含有氧化硅的情况下，光吸收少。并且，可获得高可靠性。在这些绝缘层含有氮化硅的情况下，可获得高导热性。并且，可获得低热阻。
在第1绝缘层81及第2绝缘层82含有氧化硅的情况下，这些层的合计厚度优选为例如3μm以下。如果超过该厚度，那么散热性会变低。在第1绝缘层81及第2绝缘层82含有氮化硅的情况下，这些层的合计厚度优选为例如20μm以下。如果超过该厚度，那么散热性会变低。
在实施方式中，在第1绝缘层81及第2绝缘层82含有氧化硅且这些层的合计厚度为3μm的情况下，能够获得超过3000V的直流耐受电压。
图5是例示第1实施方式的半导体发光元件的一部分的示意性剖视图。图5例示了积层体15。
如图5所示，第3半导体层30包含多个障壁层31及设置在多个障壁层31彼此之间的井层32。例如，多个障壁层31与多个井层32沿着Z轴方向交替排列。
井层32例如含有Alx1Ga1-x1-x2Inx2N(0≦x1≦1、0≦x2≦1、x1+x2≦1)。障壁层31含有Aly1Ga1-y1-y2Iny2N(0≦y1≦1、0≦y2≦1、y1+y2≦1)。障壁层31中的带隙能大于井层32中的带隙能。
例如，第3半导体层30具有单量子井(SQW：Single Quantum Well)构成。此时，第3半导体层30包含两个障壁层31及设置在这两个障壁层31之间的井层32。
例如，第3半导体层30也可以具有多量子井(MQW：Multi Quantum Well)构成。此时，第3半导体层30包含三层以上的障壁层31及分别设置在障壁层31彼此之间的井层32。
从第3半导体层30放出的光(发出的光)的峰值波长例如为210纳米(nm)以上且780nm以下。在实施方式中，峰值波长为任意。
在该例中，第1半导体层10包含第1导电型区域11(例如n型半导体层)及低杂质浓度区域12。在第3半导体层30与低杂质浓度区域12之间设置第1导电型区域11。低杂质浓度区域12中的杂质浓度低于第1导电型区域11中的杂质浓度。低杂质浓度区域12中的杂质浓度例如为1×1017cm-3以下。
对第1半导体层10的第1导电型区域11，例如使用含有n型杂质的GaN层。n型杂质是使用Si、O、Ge、Te及Sn中的至少任一种。第1导电型区域11例如包含n侧接触层。
对低杂质浓度区域12，例如使用非掺杂的GaN层。低杂质浓度区域12也可以包含含有Al的氮化物半导体(AlGaN或AlN)。这些GaN层、AlGaN层或AlN层例如也可以包含半导体层的结晶生长时所使用的缓冲层等。
对第2半导体层20，例如使用含有p型杂质的GaN层。p型杂质是使用Mg、Zn及C中的至少任一种。第2半导体层20例如包含p侧接触层。
第1导电型区域11的厚度例如为100nm以上且10000nm以下。低杂质浓度区域12的厚度例如为1nm以上且10000nm以下。
第1半导体层10的厚度例如为100nm以上且20000nm以下。
第2半导体层20的厚度例如为10nm以上且5000nm以下。
第3半导体层30的厚度例如为0.3nm以上且1000nm以下。
障壁层31的厚度例如为0.1nm以上且500nm以下。
井层32的厚度例如为0.1nm以上且100nm以下。
以下，对半导体发光元件110的制造方法的示例进行说明。
图6A～图6F是例示第1实施方式的半导体发光元件的制造方法的步骤顺序示意性剖视图。
如图6A所示，在基板18(生长用基板)上形成低杂质浓度膜12f。低杂质浓度膜12f包含例如缓冲膜(例如含有Al的氮化物半导体膜的积层膜等)。低杂质浓度膜12f进而也可以包含非掺杂的氮化物半导体膜(非掺杂的GaN层等)。在低杂质浓度膜12f上形成第1半导体膜11f。第1半导体膜11f成为第1半导体层10的至少一部分。低杂质浓度膜12f的至少一部分也可以成为第1半导体层10的至少一部分。在第1半导体膜11f上形成成为第3半导体层30的第3半导体膜30f。在第3半导体膜30f上形成成为第2半导体层20的第2半导体膜20f。由此，获得积层膜15f。
在形成这些膜时例如进行外延结晶生长。例如，使用有机金属气相沉积(Metal-Organic Chemical Vapor Deposition：MOCVD)法、有机金属气相生长(Metal-OrganicVapor Phase Epitaxy：MOVPE)法、分子束外延(Molecular Beam Epitaxy：MBE)法及卤化物气相外延(Halide Vapor Phase Epitaxy：HVPE)法等。
对基板18，例如使用Si、SiO2、AlO2、石英、蓝宝石、GaN、SiC及GaAs中的任一种基板。基板18也可以使用将这些组合而成的基板。基板18的面方位为任意。
如图6B所示，在第2半导体膜20f上形成特定形状的第1金属层51。第1金属层51例如为银膜。该银膜的厚度例如为约200nm(例如150nm以上且250nm以下)。在形成银膜之后，例如在包含氧气的环境中进行热处理(烧结处理)。环境中的氧气的比例为例如0.1％以上且100％以下。含有氧气的环境中的惰性气体(例如氮气等)的比例为0％以上且99.9％以下。热处理的温度例如为约400℃(例如350℃以上且450℃以下)。
在第1金属层51(银膜)上及第2半导体膜20f上形成第2金属层52。作为第2金属层52，例如形成Ni/Pt/Au/Ti的积层膜。该积层膜的厚度例如为1μm。
在形成第1金属层51及第2金属层52时，例如使用E-gun(Electron-gun，电子枪)蒸镀法或溅镀法等。在这些金属层的加工中例如使用剥离(lift-off)法或湿式蚀刻等。
在这些金属层上形成第1绝缘层81及第2绝缘层82。在形成这些绝缘层时，例如使用关于图4A～图4B所说明的步骤。
如果使用氧化硅作为这些绝缘层(介电层)，那么能够使漏电流特别低。可获得更高的耐受电压。如果使用氮化硅作为这些绝缘层，那么能获得特别高的散热性。这些绝缘层的合计厚度例如为0.1μm以上且20μm以下。第1绝缘层81的厚度例如为0.05μm以上且10μm以下。第2绝缘层82的厚度例如为0.05μm以上且10μm以下。如果绝缘层薄，那么能够获得高散热性。如果绝缘层厚，那么能够获得高耐受电压。也可以将高散热性的膜与高耐受电压的膜积层。在形成这些绝缘层时，例如使用溅镀法、E-gun蒸镀法、CVD法或使用SOG的方法。
进而，形成成为第3金属层73的一部分的金属膜73a。由此，形成构造体15fs。
例如，作为金属膜73a，依序形成第1Pt膜、第1Ti膜、第2Pt膜、第2Ti膜及第1AuSn膜。这些膜例如是通过溅镀而形成。在第1AuSn膜与第2绝缘层82之间设置第2Ti膜。在第2Ti膜与第2绝缘层82之间设置第2Pt膜。在第2Pt膜与第2绝缘层82之间设置第1Ti膜。在第1Ti膜与第2绝缘层82之间设置第1Pt膜。金属膜73a的厚度例如为约2μm(例如1.5μm以上且2.5μm以下)。
如图6C所示，准备对向基板75。对向基板75包含基体70及设置在基体70的上表面的金属膜73b。金属膜73b包含第3Ti膜、第3Pt膜、第4Ti膜及第2AuSn膜。在第2AuSn膜与基体70之间设置第4Ti膜。在第4Ti膜与基体70之间设置第3Pt膜。在第3Pt膜与基体70之间设置第3Ti膜。金属膜73b的厚度例如为约2μm(例如1.5μm以上且2.5μm以下)。基体70的厚度例如为约700μm(例如500μm以上且1000μm以下)。
使金属膜73b与金属膜73a接触，而配置构造体15fs与对向基板75。在该状态下进行加热，使金属膜73b及金属膜73a熔融而接合。加热的温度例如为220℃以上且300℃以下(例如约280℃)。加热的时间例如为3分钟以上且10分钟以下(例如约5分钟)。
如图6D所示，去除基板18。例如，在基板18为硅基板的情况下，在去除时使用研削及干式蚀刻(例如RIE：Reactive Ion Etching，反应性离子蚀刻)等。例如，在基板18为蓝宝石基板的情况下，在去除时使用LLO(Laser Lift Off，激光剥离)等。在该例中，低杂质浓度膜12f的至少一部分残留。低杂质浓度膜12f的表面露出。在实施方式中，也可以去除低杂质浓度膜12f。在该情况下，第1半导体膜11f的表面露出。
如图6E所示，在低杂质浓度膜12f的表面或第1半导体膜11f的表面形成凹凸10dp。例如，通过使用酸的湿式处理而形成凹凸10dp。
去除积层膜15f的一部分。在去除时使用例如RIE或湿式蚀刻等。由积层膜15f获得积层体15。也就是说，形成第1半导体层10、第2半导体层20及第3半导体层30。第1导电层50的第2导电部分50b(与第2金属层52的一部分相对应)露出。
此后，通过例如CVD(Chemical Vapor Deposition)形成成为绝缘膜87的例如硅氧化膜。硅氧化膜的厚度为例如约100nm(例如50nm以上且200nm以下)。
如图6F所示，去除硅氧化膜的一部分，在因去除而露出的区域形成第1焊垫45及第2焊垫55。例如，在第1半导体层10上形成第1焊垫45。在第1导电层50的第2导电部分50b上形成第2焊垫55。
将晶片以特定形状分断。由此，获得半导体发光元件110。
在所述制造步骤中，也可以在技术上能够实现的范围内更换处理的顺序。也可以适当地进行退火处理。
例如，通过在一个晶片上形成成为多个半导体发光元件的积层体并进行分断，而能够获得多个半导体发光元件。也可以去除分断的切割道上的钝化膜(绝缘膜87)。由此，能够抑制钝化膜龟裂，而提高良率。
也可以根据需要进行缩小基体70(例如硅基板)的厚度的处理。例如，通过研削等处理使基体70的厚度为例如约150μm左右(例如100μm以上且200μm以下)。能够进一步缩小热容量。
图7A及图7B是例示第1实施方式的另一半导体发光元件的示意性剖视图。
图7B放大表示图7A的一部分AP。
如图7A及图7B所示，本实施方式的半导体发光元件111也包含基体70、第1半导体层10、第2半导体层20、第3半导体层30、第1导电层50、第1绝缘层81及第2绝缘层82。它们的构成因与半导体发光元件110相同，所以省略说明。
在半导体发光元件111中，第1导电层50所包含的第1金属层51及第2金属层52的图案与半导体发光元件110不同。
第1金属层51的一部分51a设置在第2金属层52与第2半导体层20之间。第1金属层51的另一部分51b在第1方向D1上不与第2金属层52重叠。
如图7B所示，第1绝缘层81具有在第1方向D1上与第1金属层51的所述一部分51a重叠的第3位置p3上的厚度(第5厚度t5)。第1绝缘层81具有在第1方向D1上与第1金属层51重叠且在第1方向D1上不与第2金属层52重叠的第4位置p4上的厚度(第6厚度t6)。第6厚度t6是在第1方向D1上与第1金属层51的另一部分51b重叠的位置上的第1绝缘层81的厚度。第5厚度t5比第6厚度t6薄。
第2绝缘层82具有第3位置p3上的厚度(第7厚度t7)。第2绝缘层82具有第4位置p4上的厚度(第8厚度t8)。第8厚度t8是在第1方向D1上与第1金属层51的另一部分51b重叠的位置上的第2绝缘层82的厚度。
第7厚度t7与第8厚度t8的差的绝对值(第4绝对值)小于第5厚度t5与第6厚度t6的差的绝对值(第3绝对值)。第5厚度t5～第8厚度t8例如是沿着第1方向D1的长度。第3位置p3及第4位置p4为X-Y平面内的位置。
半导体发光元件111与半导体发光元件110同样地，第3厚度t3与第4厚度t4的差的绝对值(第2绝对值)小于第1厚度t1与第2厚度t2的差的绝对值(第1绝对值)。
在半导体发光元件111中，由金属层形成的阶差也是被第1绝缘层81平坦化。半导体发光元件111中也能获得高绝缘性。可获得高耐受电压。
在半导体发光元件111中，第2绝对值小于第2金属层52的厚度t52。第2绝对值例如为第2金属层52的厚度t52的1/2以下。第2绝对值优选为例如超过第2金属层52的厚度t52的0倍且为1/5倍以下。
第1绝对值与第2绝对值的差的绝对值优选为第2金属层52的厚度t52的1/2倍以上且1.2倍以下。第1绝对值优选为第2金属层52的厚度t52的1/2倍以上且1.2倍以下。
第4绝对值小于第2金属层52的厚度t52。第4绝对值例如为第2金属层52的厚度t52的1/2以下。第4绝对值优选为例如超过第2金属层52的厚度t52的0倍且为1/5倍以下。
第3绝对值与第4绝对值的差的绝对值优选为第2金属层52的厚度t52的1/2倍以上且1.2倍以下。第3绝对值优选为第2金属层52的厚度t52的1/2倍以上且1.2倍以下。
(第2实施方式)
图8A及图8B是例示第2实施方式的半导体发光元件的示意性剖视图。
图9是例示第2实施方式的半导体发光元件的示意性俯视图。
图8A是图9的B1-B2线剖视图。图8B放大表示图8A的一部分AP。图9是从图8A所示的箭头AA的方向观察的俯视图。在图9中，以虚线表示透视一部分要素的状态。
如图8A、图8B及图9所示，本实施方式的半导体发光元件120包含基体70、第1半导体层10、第2半导体层20、第3半导体层30、第1导电层50、第1绝缘层81及第2绝缘层82。
第1半导体层10与基体70在第1方向D1上相隔。第1半导体层10包含第1半导体区域10p及第2半导体区域10q。第2半导体区域10q在与第1方向D1交叉的方向(例如第2方向D2)上与第1半导体区域10p并排。第1半导体层10包含第1导电型区域11(参照图5)。
第2半导体层20设置在第2半导体区域10q与基体70之间。第2半导体层20为第2导电型。
第3半导体层30设置在第1半导体层10与第2半导体层20之间。
第1半导体层10、第2半导体层20及第3半导体层30包含于积层体15。第1半导体层10、第2半导体层20及第3半导体层30可应用关于半导体发光元件110所说明的构成(材料及厚度等)。
第1绝缘层81设置在第1半导体区域10p与基体70之间以及第2半导体层20与基体70之间。第2绝缘层82设置在第1绝缘层81与基体70之间。
该例中，在第2绝缘层82与基体70之间设置着第3金属层73(例如接合层)。
例如，第2半导体区域10q的厚度比第1半导体区域10p的厚度厚。进而，在第2半导体区域10q与基体70之间设置着第2半导体层20及第3半导体层30。因这种厚度差以及第2半导体层20及第3半导体层30而形成阶差。在本实施方式中，利用第1绝缘层81缓和这种阶差。
如图8B所示，第1绝缘层81具有在第1方向D1上与第2半导体区域10q重叠的第1位置p1上的厚度(第1厚度t1)。第1绝缘层81具有在第1方向D1上与第1半导体区域10p重叠的第2位置p2上的厚度(第2厚度t2)。第1厚度t1比第2厚度t2薄。
第2绝缘层82具有第1位置p1上的厚度(第3厚度t3)。第2绝缘层82具有第2位置p2上的厚度(第4厚度t4)。第3厚度t3与第4厚度t4的差的绝对值(第2绝对值)小于第1厚度t1与第2厚度t2的差的绝对值(第1绝对值)。
由于利用第1绝缘层81缩小了阶差，所以第2绝缘层82中所述不连续部分的产生被抑制。由此，本实施方式中可获得高绝缘性。可获得高耐受电压。
在半导体发光元件120中，第2绝对值小于积层体15的阶差s15。第2绝对值为积层体15的阶差s15的1/2以下。第2绝对值优选为超过积层体15的阶差s15的0倍且为1/5倍以下。
阶差s15例如为第1半导体区域10p与基体70之间的距离和第2半导体层20与基体70之间的距离的差的绝对值。阶差s15例如与第1半导体层10中的阶差(第2半导体区域10q的厚度与第1半导体区域10p的厚度的差的绝对值)、第3半导体层30的厚度及第2半导体层20的厚度的合计相对应。
第1绝对值与第2绝对值的差的绝对值优选为积层体15的阶差s15的1/2倍以上且1.2倍以下。第1绝对值优选为积层体15的阶差s15的1/2倍以上且1.2倍以下。
半导体发光元件120中还包含第1焊垫45、第2焊垫55、第1导电层50及第2导电层42。
第2导电层42的一部分(第3导电部分42a)配置在基体70与第1半导体区域10p之间。第2导电层42的所述一部分(第3导电部分42a)与第1半导体区域10p电连接。
在第1焊垫45与基体70之间配置第2导电层42的另一部分(第4导电部分42b)。第1焊垫45与第2导电层42的所述另一部分(第4导电部分42b)电连接。第2导电层42例如使用Al/Ti的积层膜(例如，厚度为约1μm)。
第1导电层50的一部分(第1导电部分50a)配置在第2半导体层20与基体70之间。第1导电层50的另一部分(第2导电部分50b)配置在第2焊垫55与基体70之间。第2焊垫55与第1导电层50的所述另一部分(第2导电部分50b)电连接。
在该例中，第1导电层50包含第1金属层51及第2金属层52。第1金属层51设置在第2金属层52的一部分52a与第2半导体层20之间。第1导电层50的第1导电部分50a包含第1金属层51及第2金属层52的一部分52a。第1导电层50的第2导电部分50b包含第2金属层52的另一部分52b。
在半导体发光元件120中，第2金属层52的一部分在第1方向D1上与第2导电层42重叠。在第2金属层52与第2导电层42之间设置着绝缘膜83b。在第3半导体层30的侧面与绝缘膜83b之间、以及第2半导体层20的侧面与绝缘膜83b之间设置绝缘膜83a。绝缘膜83a及绝缘膜83b包含于第3绝缘层83。
还设置着绝缘膜87。绝缘膜87设置在积层体15的侧面15s。绝缘膜87覆盖积层体15的侧面15s。
第1半导体层10具有第3半导体层30侧的第1面10a及第2面10b。第2面10b为与第1面为相反侧的面。在第2面10b设置着凹凸10dp。
第1导电层50与第2面10b之间的距离为1.5μm以上且30μm以下。也就是说，半导体发光元件120为Thin Film型LED。
第1焊垫的至少一部分在与第1方向D1交叉的方向(例如第2方向D2)上，与包含第1半导体层10、第3半导体层30及第2半导体层20的积层体15的至少一部分重叠。
第2焊垫55的至少一部分在与第1方向D1交叉的方向(例如第2方向D2)上与积层体15的至少一部分重叠。
图10是例示第2实施方式的半导体发光元件的示意性剖视图。
图10放大表示图8A的一部分AP。
如图10所示，在半导体发光元件120中，因绝缘层83而形成阶差。第1绝缘层81缓和该阶差。
也就是说，半导体发光元件120包含基体70、第1半导体层10、第3绝缘层83、第1绝缘层81及第2绝缘层82。
第3绝缘层83设置在第1半导体层10的一部分(第2半导体区域10q)与基体70之间。
第1绝缘层81设置在第3绝缘层83与基体70之间以及第1半导体层10的另一部分(第1半导体区域10p)与基体70之间。
第2绝缘层82设置在第1绝缘层81与基体70之间。
在此情况下，第1绝缘层81也具有在从基体70朝向第1半导体层10的第1方向D1上与第3绝缘层83重叠的第1位置p1上的厚度(第1厚度t1)。第1绝缘层81具有在第1方向D1上不与第3绝缘层83重叠的第2位置p2上的厚度(第2厚度t2)。第1厚度t1比第2厚度t2薄。
第2绝缘层82具有第1位置p1上的厚度(第3厚度t3)。第2绝缘层82具有第2位置p2上的厚度(第4厚度t4)。第3厚度t3与第4厚度t4的差的绝对值(第2绝对值)小于第1厚度t1与第2厚度t2的差的绝对值(第1绝对值)。
在半导体发光元件120中，利用第1绝缘层81来缓和由第3绝缘层83形成的阶差。因此，第2绝缘层82中所述不连续部分的产生被抑制。由此，在本实施方式中可获得高绝缘性。可获得高耐受电压。
第2绝对值小于第3绝缘层83的厚度t83。第2绝对值为第3绝缘层83的厚度t83的1/2以下。第2绝对值优选为超过第3绝缘层83的厚度t83的0倍且为1/5倍以下。
第1绝对值与第2绝对值的差的绝对值优选为第3绝缘层83的厚度t83的1/2倍以上且1.2倍以下。第1绝对值优选为第3绝缘层83的厚度t83的1/2倍以上且1.2倍以下。
在半导体发光元件120中，以覆盖由第3绝缘层83形成的阶差的方式设置着第1导电层50(第2金属层52)。第2金属层52的与第1绝缘层81接触的面具有反映出第3绝缘层83的阶差的阶差。第1绝缘层81缓和了该第2金属层52的阶差。这样一来，也可以在导致阶差的层(第3绝缘层83)与第1绝缘层81之间设置其他层(第2金属层52)。
图11A及图11B是例示第2实施方式的另一半导体发光元件的示意性剖视图。
图11B放大表示图11A的一部分AP。
本实施方式的另一半导体发光元件121也包含基体70、第1半导体层10、第2半导体层20、第3半导体层30、第1导电层50、第1绝缘层81及第2绝缘层82。在半导体发光元件121中，以下构成与半导体发光元件120不同。除此以外，能够应用关于半导体发光元件120及半导体发光元件110所说明的构成。
在半导体发光元件121中设置着电极46及金属层47。电极46设置在第1半导体区域10p与基体70之间。电极46与第1半导体区域10p电连接。
第1绝缘层81设置在积层体15的侧面15s与基体70之间、第2半导体层20与基体70之间以及第1导电层50与基体70之间。第2绝缘层82设置在第1绝缘层81与基体70之间。
金属层47设置在电极46与基体70之间以及第2绝缘层82与基体70之间。金属层47连接于电极46。金属层47的一部分设置在第1焊垫45与基体70之间。
在该例中，设置着金属层73(接合层)。金属层73设置在金属层47与基体70之间。
在此情况下，也是第1方向D1上与第2半导体区域10q重叠的第1位置p1上的第1绝缘层81的第1厚度t1比第1方向D1上与第1半导体区域10p重叠的第2位置p2上的第1绝缘层81的第2厚度t2薄。
第1位置p1上的第2绝缘层82的第3厚度t3与第2位置p2上的第2绝缘层82的第4厚度t4的差的绝对值(第2绝对值)小于第1厚度t1与第2厚度t2的差的绝对值(第1绝对值)。在此情况下，也能获得高绝缘性，且能获得高耐受电压。
在半导体发光元件121中，第2绝对值小于积层体15的阶差s15。第2绝对值为积层体15的阶差s15的1/2以下。第2绝对值优选为超过积层体15的阶差s15的0倍且为1/5倍以下。第1绝对值与第2绝对值的差的绝对值优选为积层体15的阶差s15的1/2倍以上且1.2倍以下。第1绝对值优选为积层体15的阶差s15的1/2倍以上且1.2倍以下。
在所述各实施方式中，第1绝缘层81中的厚度差大于第2绝缘层82中的厚度差。关于该差，以下进行说明。
图12是例示实施方式的半导体发光元件的示意性剖视图。
如图12所示，实施方式的半导体发光元件150包含基体70、第1层60、第1绝缘层81及第2绝缘层82。
第1层60在第1方向D1上与基体70相隔。第1层60包含第1区域61及第2区域62。第2区域62在与第1方向D1交叉的方向上与第1区域61并排。
第1区域61与基体70之间的距离(第1距离d1)比第2区域62与基体70之间的距离(第2距离d2)短。例如，第1区域61具有沿着第1方向D1的长度t61(厚度)。第2区域62具有沿着第1方向D1的长度t62(厚度)。长度t61(厚度)大于长度t62(厚度)。第1层60也可以为包含多层膜的积层膜。
第1绝缘层81设置在第1区域61与基体70之间以及第2区域62与基体70之间。
第2绝缘层82设置在第1绝缘层81与基体70之间。
第1方向D1上与第1区域61重叠的第1位置p1上的第1绝缘层81的第1厚度t1比第1方向D1上与第2区域62重叠的第2位置p2上的第1绝缘层81的第2厚度t2薄。
第1位置p1上的第2绝缘层82的第3厚度t3与第2位置p2上的第2绝缘层82的第4厚度t4的差的第2绝对值小于第1厚度t1与第2厚度t2的差的第1绝对值。
在半导体发光元件150中，也是利用第1绝缘层81来缓和第1层60的阶差。因此，第2绝缘层82中所述不连续部分的产生被抑制。由此，在本实施方式中可获得高绝缘性。可获得高耐受电压。
在半导体发光元件150中，第2绝对值小于第1层60的阶差(第1距离d1与第2距离d2的差的绝对值)。第2绝对值为第1层60的阶差的1/2以下。第2绝对值优选为超过第1层60的阶差的0倍且为1/5倍以下。第1绝对值与第2绝对值的差的绝对值优选为第1层60的阶差的1/2倍以上且1.2倍以下。第1绝对值优选为第1层60的阶差的1/2倍以上且1.2倍以下。
在已说明过的半导体发光元件110及111中，例如，第1层60的第1区域61与积层着第2半导体层20与第1导电层50的部分相对应。第2区域62与第2半导体层20(未积层第1导电层50的部分)相对应。在半导体发光元件110及111中，第1区域61也可以包含第1金属层51。在半导体发光元件110及111中，第1区域61也可以包含第2金属层52。
在已说明过的半导体发光元件120中，例如，第1区域61与第1半导体层10的第2半导体区域10q、第2半导体层20及第3半导体层30相对应(参照图8B)。第2区域62与第1半导体区域10p相对应。在半导体发光元件120中，例如，也可以为第1区域61与积层着第2半导体层20与第3绝缘层83的部分相对应，第2区域62与第2半导体层20(未积层第3绝缘层83的部分)相对应(参照图10)。
在已说明过的半导体发光元件121中，例如，第1区域61与第2半导体区域10q、第2半导体层20及第3半导体层30相对应。第2区域62与第1半导体区域10p相对应。在半导体发光元件121中，例如，也可以为第1区域61与第2半导体层20及第1导电层50相对应，第2区域62与第2半导体层20(未积层第1导电层50的部分)相对应。
进而，在实施方式中，也可以为第1区域61与第2导电层42及电极46中的至少任一个以及第1半导体层10相对应。也可以为第2区域62与第1半导体层10(未积层第2导电层42或电极46的部分)相对应。
作为第1层60，使用导电层、半导体层及绝缘层中的任一种。也可以在第1层60与第1绝缘层81之间设置其他层。
(第3实施方式)
图13是例示第3实施方式的半导体发光元件的示意性剖视图。
如图13所示，在本实施方式的半导体发光元件160中，第1绝缘层81包含第1膜81a及第2膜81b。在该例中，第2绝缘层82包含第3膜82a及第4膜82b。
第1膜81a含有氧化硅。第2膜81b设置在第1膜81a与第2绝缘层82之间。第2膜81b含有氮化硅及氧化铝中的至少任一种。
第3膜82a含有氧化硅。第4膜82b设置在第3膜82a与第1绝缘层81之间。也就是说，第4膜82b设置在第3膜82a与第2膜81b之间。第4膜82b含有氮化硅及氧化铝中的至少任一种。
例如，第2膜81b及第4膜82b含有氮化硅。在此情况下，在第1绝缘层81及第2绝缘层82中，例如应用氧化硅/氮化硅/氧化硅(例如SiO2/SiNx/SiO2)的构成。
例如，第2膜81b及第4膜82b含有氧化铝。在此情况下，在第1绝缘层81及第2绝缘层82中，例如应用氧化硅/氧化铝/氧化硅(例如SiO2/Al2O3/SiO2)的构成。
进而，也可以在两层氧化硅膜之间设置含有氮化硅及氧化铝中的至少任一种的膜。
根据本申请的发明者的实验可知，作为绝缘层，例如与氧化硅的单膜或氧化硅膜的积层膜相比，氧化硅/氮化硅/氧化硅、及氧化硅/氧化铝/氧化硅等的积层膜(不同材料的积层膜)中能够获得高耐受电压。
例如，SiO2的单膜(厚度约4μm)中的耐受电压为700V～1100V。
另一方面，SiO2(厚度0.05μm)/SiNx(厚度约4μm)/SiO2(厚度0.05μm)的积层膜中的交流耐受电压为约1400V～2100V。氧化硅/氧化铝/氧化硅的积层膜中也能够获得相同的高耐受电压。
例如，根据Poole-Frenkel(普尔-弗兰克)效应，施加高电压时的介电膜内的漏电流值依存于介电膜的厚度、介电体的相对介电常数及介电体的阻障高度。阻障高度强烈依存于介电体的品质。如果品质低，那么介电体内易出现像次频带那样的杂质能阶，从而阻障高度变低。结果漏电流容易流动。
氧化硅因阻障高度高，所以漏电流难以流动。因此，耐受电压依存于击穿(breakdown)。另一方面，在氮化硅或氧化铝中，阻障高度低，漏电流易于流动。因此，电场集中被抑制，而难以产生击穿。这样一来，氧化硅与氮化硅中，特性不同。氧化硅与氧化铝中，特性不同。
在本实施方式中，将含有氧化硅的第1膜81a与含有氮化硅及氧化铝的第2膜81b组合。由此，能够通过适度的漏电流抑制击穿，并且获得高耐受电压。
这样一来，在本实施方式中，通过使用包含不同材料的所述积层膜，能够获得更高的耐受电压。
半导体发光元件160中的第1绝缘层81及第2绝缘层82例如以如下方式形成。
在第1层60的形成着阶差的面上形成氧化硅膜(例如厚度0.05μm)作为第1膜81a。在第1膜81a上形成成为第2膜82a的氮化硅膜(例如厚度3μm)。使该氮化硅膜的表面平坦化。该平坦化例如使用已说明过的使用牺牲膜80r及回蚀的方法。也可以进行CMP。经平坦化后的氮化硅膜的厚度为约2μm。此后，形成成为第4膜82b的氮化硅膜(例如厚度2μm)。在第4膜82b上形成成为第3膜82a的氧化硅膜(例如厚度0.05μm)。
在半导体发光元件160中，第1位置p1上的第2膜81b的第9厚度t9比第2位置p2上的第2膜81b的第10厚度t10薄。
例如，第2绝对值(第3厚度t3与第4厚度t4的差的绝对值)小于第9厚度t9与第10厚度t10的差的绝对值。
利用第2膜81b来缓和阶差。因此，第2绝缘层82中所述不连续部分的产生被抑制。由此，在本实施方式中能够获得高绝缘性。能够获得高耐受电压。
图14A及图14B是例示第3实施方式的另一半导体发光元件的示意性剖视图。
如图14A及图14B所示，半导体发光元件110a及111a是在已说明过的半导体发光元件110及111各自的第1绝缘层81设置着第1膜81a及第2膜81b。在第2绝缘层82设置着第3膜82a及第4膜82b。
图15A及图15B是例示第3实施方式的另一半导体发光元件的示意性剖视图。
如图15A及图15B所示，半导体发光元件120a及121a是在已说明过的半导体发光元件120及121各自的第1绝缘层81设置着第1膜81a及第2膜81b。在第2绝缘层82设置着第3膜82a及第4膜82b。
在半导体发光元件110a、111a、120a及121a中，也通过使用包含不同材料的所述积层膜而能够获得更高的耐受电压。
图16、图17A、图17B、图18A及图18B是例示第3实施方式的另一半导体发光元件的示意性剖视图。
如这些图所示，在本实施方式的另外的半导体发光元件160b、110b、111b、120b及121b中，第2绝缘层82为单一的膜。除此以外与半导体发光元件160、110a、111a、120a及121a相同。半导体发光元件160b、110b、111b、120b及121b中也能获得高耐受电压。
(第4实施方式)
图19是例示第4实施方式的半导体发光元件的示意性剖视图。
如图19所示，本实施方式的半导体发光元件170是在已说明过的第1绝缘层81及第2绝缘层82的位置设置着绝缘性的第1膜81a、第2膜81b及第3膜82a。并且，这些膜的截面形状依照第1导电层50的截面形状。也就是说，第1导电层50的阶差反映在这些绝缘膜上。
第1膜81a含有氧化硅。第2膜81b设置在第1膜81a与第3膜82a之间。第2膜81b含有氮化硅及氧化铝中的至少任一种。另一方面，第2绝缘层例如含有氧化硅。
也就是说，应用氧化硅/氮化硅/氧化硅、或氧化硅/氧化铝/氧化硅的构成。如上所述，这些积层膜中能获得高耐受电压。根据半导体发光元件170，能够提供能提高耐受电压的半导体发光元件。也可以在两层氧化硅膜之间设置含有氮化硅及氧化铝中的至少任一种的膜。
根据所述实施方式，能够提供能提高耐受电压的半导体发光元件。
另外，在本说明书中，所谓“氮化物半导体”包含在BxInyAlzGa1-x-y-zN(0≦x≦1、0≦y≦1、0≦z≦1、x+y+z≦1)的化学式中使组成比x、y及z在各自的范围内变化的所有组成的半导体。而且，进而如下半导体也包含在“氮化物半导体”中：在所述化学式中还含有N(氮)以外的V族元素的半导体、还含有为了控制导电型等各种物性而添加的各种元素的半导体、以及还含有意外含有的各种元素的半导体。
另外，在本申请的说明书中，“垂直”及“平行”并不只是严格的垂直及严格的平行，例如还包含制造步骤中的偏差等，只要是实质上垂直及实质上平行即可。
以上，一边参照具体例，一边对本发明的实施方式进行了说明。但是，本发明并不限定于这些具体例。例如，关于半导体发光元件中所包含的第1半导体层、第2半导体层、第3半导体层、第1导电层、第2导电层、第1焊垫、第2焊垫、金属层、绝缘层及金属膜等各要素的具体构成，只要通过业者从公知的范围中适当选择而能够同样地实施本发明，并获得同样的效果，便也包含在本发明的范围内。
而且，将各具体例中的任意两个以上的要素在技术上能够实现的范围内组合所得的发明只要包含本发明的主旨，便也包含在本发明的范围内。
此外，基于上文中作为本发明的实施方式而叙述的半导体发光元件，业者可适当进行设计变更而实施的所有半导体发光元件只要包含本发明的主旨，便也属于本发明的范围。
此外，在本发明的思想范畴内，只要为业者，便能够想到各种变更例及修正例，且应当了解这些变更例及修正例也属于本发明的范围。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并非意图限定发明的范围。这些新颖的实施方式能以其他各种方式加以实施，且能在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
10 第1半导体层
10a 第1面
10b 第2面
10dp 凹凸
10p 第1半导体区域
10q 第2半导体区域
11 第1导电型区域
11f 第1半导体膜
12 低杂质浓度区域
12f 低杂质浓度膜
15 积层体
15f 积层膜
15fs 构造体
15s 侧面
18 基板
20 第2半导体层
20a 第1部分
20b 第2部分
20f 第2半导体膜
20p、20q 一部分
30 第3半导体层
30f 第3半导体膜
31 障壁层
32 井层
42 第2导电层
42a 第3导电部分
42b 第4导电部分
45 第1焊垫
46 电极
47 金属层
50 第1导电层
50a 第1导电部分
50b 第2导电部分
51 第1金属层
51a、51b 一部分
52 第2金属层
52a、52b 一部分
55 第2焊垫
60 第1层
61 第1区域
62 第2区域
70 基体
73 第3金属层
73a、73b 金属膜
75 对向基板
80r 牺牲膜
81 第1绝缘层
81a 第1膜
81b 第2膜
81f 第1绝缘膜
82 第2绝缘层
82a 第3膜
82b 第4膜
83 第3绝缘层
83a、83b 绝缘膜
87 绝缘膜
89 绝缘膜
89e 不连续部分
110、110a、110b、111、111a、111b、119、120、120a、120b、121、121a、121b、150、160、160b、170 半导体发光元件
AA 箭头
AP 一部分
D1 第1方向
D2 第2方向
d1、d2 第1、第2距离
p1～p4 第1～第4厚度
s15 阶差
t1～t10 第1～第10厚度
t15 距离
t51、t52 厚度
t61、t62 长度
t83 厚度

Claims (20)

1.一种半导体发光元件，其特征在于具备：
基体；
第1半导体层，包含第1导电型区域；
第2导电型的第2半导体层，设置在所述第1半导体层与所述基体之间；
第3半导体层，设置在所述第1半导体层与所述第2半导体层之间；
第1导电层，设置在所述第2半导体层的一部分与所述基体之间，且与所述第2半导体层电连接；
第1绝缘层，设置在所述第2半导体层的另一部分与所述基体之间以及所述第1导电层与所述基体之间；以及
第2绝缘层，设置在所述第1绝缘层与所述基体之间；且
从所述第2半导体层朝向所述第1半导体层的第1方向上与所述第1导电层重叠的第1位置上的所述第1绝缘层的第1厚度，比所述第1方向上不与所述第1导电层重叠的第2位置上的所述第1绝缘层的第2厚度薄，
所述第1位置上的所述第2绝缘层的第3厚度与所述第2位置上的所述第2绝缘层的第4厚度的差的第2绝对值小于所述第1厚度与所述第2厚度的差的第1绝对值。
2.根据权利要求1所述的半导体发光元件，其特征在于：所述第2绝对值小于所述第1导电层的厚度。
3.根据权利要求1所述的半导体发光元件，其特征在于：所述第2绝对值为所述第1导电层的厚度的1/2以下。
4.根据权利要求1所述的半导体发光元件，其特征在于：所述第1绝对值与所述第2绝对值的差的绝对值为所述第1导电层的厚度的1/2倍以上且1.2倍以下。
5.根据权利要求1所述的半导体发光元件，其特征在于还具备：
第1焊垫、及
第2焊垫，且
在所述第1焊垫与所述第3半导体层之间配置所述第1半导体层，所述第1焊垫与所述第1半导体层电连接，
所述第1导电层的一部分配置在所述第2半导体层的所述一部分与所述基体之间，
所述第1导电层的另一部分配置在所述第2焊垫与所述基体之间，
所述第2焊垫与所述第1导电层的所述另一部分电连接。
6.根据权利要求5所述的半导体发光元件，其特征在于：所述第1焊垫与所述第1导电层之间的距离为1.5微米以上且30微米以下。
7.根据权利要求5所述的半导体发光元件，其特征在于：所述第2焊垫的至少一部分在与所述第1方向交叉的方向上，与包含所述第1半导体层、所述第3半导体层及所述第2半导体层的积层体的至少一部分重叠。
8.根据权利要求5所述的半导体发光元件，其特征在于：所述第1导电层包含第1金属层及第2金属层，
所述第1金属层设置在所述第2金属层的一部分与所述第2半导体层之间，
所述第1方向上与所述第1金属层重叠的第3位置上的所述第1绝缘层的第5厚度，比所述第1方向上与所述第1导电层重叠且不与所述第1金属层重叠的第4位置上的所述第1绝缘层的第6厚度薄，且
所述第3位置上的所述第2绝缘层的第7厚度与所述第4位置上的所述第2绝缘层的第8厚度的差的第4绝对值小于所述第5厚度与所述第6厚度的差的第3绝对值。
9.根据权利要求8所述的半导体发光元件，其特征在于：所述第4绝对值小于所述第1金属层的厚度。
10.根据权利要求5所述的半导体发光元件，其特征在于：所述第1导电层包含第1金属层及第2金属层，
所述第1金属层的一部分设置在所述第2金属层与所述第2半导体层之间，
所述第1方向上与所述第1金属层的所述一部分重叠的第3位置上的所述第1绝缘层的第5厚度，比所述第1方向上与所述第1金属层重叠且不与所述第2金属层重叠的第4位置上的所述第1绝缘层的第6厚度薄，且
所述第3位置上的所述第2绝缘层的第7厚度与所述第4位置上的所述第2绝缘层的第8厚度的差的第4绝对值小于所述第5厚度与所述第6厚度的差的第3绝对值。
11.根据权利要求10所述的半导体发光元件，其特征在于：所述第4绝对值小于所述第2金属层的厚度。
12.根据权利要求8所述的半导体发光元件，其特征在于：所述第3绝对值与所述第4绝对值的差的绝对值为所述第1金属层厚度的1/2倍以上且1.2倍以下。
13.根据权利要求8所述的半导体发光元件，其特征在于：所述第1导电层的一部分包含所述第1金属层及所述第2金属层的所述一部分，
所述第1导电层的所述另一部分包含所述第2金属层的另一部分。
14.一种半导体发光元件，其特征在于具备：
基体；
第1半导体层，与所述基体在第1方向上相隔，包含第1半导体区域及在与所述第1方向交叉的方向上与所述第1半导体区域并排的第2半导体区域，且包含第1导电型区域；
第2导电型的第2半导体层，设置在所述第2半导体区域与所述基体之间；
第3半导体层，设置在所述第1半导体层与所述第2半导体层之间；
第1绝缘层，设置在所述第1半导体区域与所述基体之间以及所述第2半导体层与所述基体之间；以及
第2绝缘层，设置在所述第1绝缘层与所述基体之间；且
所述第1方向上与所述第2半导体区域重叠的第1位置上的所述第1绝缘层的第1厚度，比所述第1方向上与所述第1半导体区域重叠的第2位置上的所述第1绝缘层的第2厚度薄，
所述第1位置上的所述第2绝缘层的第3厚度与所述第2位置上的所述第2绝缘层的第4厚度的差的第2绝对值小于所述第1厚度与所述第2厚度的差的第1绝对值。
15.根据权利要求14所述的半导体发光元件，其特征在于还具备：
第1焊垫、
第2焊垫、
第1导电层、及
第2导电层，且
所述第2导电层的一部分配置在所述基体与所述第1半导体区域之间，
所述第2导电层的所述一部分与所述第1半导体区域电连接，
在所述第1焊垫与所述基体之间配置所述第2导电层的另一部分，
所述第1焊垫与所述第2导电层的所述另一部分电连接，
所述第1导电层的一部分配置在所述第2半导体层与所述基体之间，
所述第1导电层的另一部分配置在所述第2焊垫与所述基体之间，且
所述第2焊垫与所述第1导电层的所述另一部分电连接。
16.根据权利要求14所述的半导体发光元件，其特征在于：所述第1半导体层具有所述第3半导体层一侧的第1面及与所述第1面为相反侧的第2面，
所述第1导电层与所述第2面之间的距离为1.5微米以上且30微米以下。
17.根据权利要求14所述的半导体发光元件，其特征在于：所述第1焊垫的至少一部分在与所述第1方向交叉的方向上，与包含所述第1半导体层、所述第3半导体层及所述第2半导体层的积层体的至少一部分重叠。
18.一种半导体发光元件，其特征在于具备：
基体；
第1层，与所述基体在第1方向上相隔，包含第1区域及在与所述第1方向交叉的方向上与所述第1区域并排的第2区域，且所述第1区域与所述基体之间的距离比所述第2区域与所述基体之间的距离短；
第1绝缘层，设置在所述第1区域与所述基体之间以及所述第2区域与所述基体之间；以及
第2绝缘层，设置在所述第1绝缘层与所述基体之间；且
从所述基体朝向所述第1层的第1方向上与所述第1区域重叠的第1位置上的所述第1绝缘层的第1厚度，比所述第1方向上与所述第2区域重叠的第2位置上的所述第1绝缘层的第2厚度薄，
所述第1位置上的所述第2绝缘层的第3厚度与所述第2位置上的所述第2绝缘层的第4厚度的差的第2绝对值小于所述第1厚度与所述第2厚度的差的第1绝对值。
19.根据权利要求1至18中任一项所述的半导体发光元件，其特征在于：所述第1绝缘层包含：
第1膜，含有氧化硅；以及
第2膜，设置在所述第1膜与所述第2绝缘层之间，含有氮化硅及氧化铝中的至少任一种；且
所述第2绝缘层包含：
第3膜，含有氧化硅；以及
第4膜，设置在所述第3膜与所述第1绝缘层之间，含有氮化硅及氧化铝中的至少任一种。
20.根据权利要求19所述的半导体发光元件，其特征在于：所述第1位置上的所述第2膜的第9厚度比所述第2位置上的所述第2膜的第10厚度薄。
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