TW201705531A - 半導體發光元件 - Google Patents

半導體發光元件 Download PDF

Info

Publication number
TW201705531A
TW201705531A TW104141806A TW104141806A TW201705531A TW 201705531 A TW201705531 A TW 201705531A TW 104141806 A TW104141806 A TW 104141806A TW 104141806 A TW104141806 A TW 104141806A TW 201705531 A TW201705531 A TW 201705531A
Authority
TW
Taiwan
Prior art keywords
layer
thickness
semiconductor
insulating layer
film
Prior art date
Application number
TW104141806A
Other languages
English (en)
Inventor
勝野弘
石黒陽
山田真嗣
Original Assignee
東芝股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東芝股份有限公司 filed Critical 東芝股份有限公司
Publication of TW201705531A publication Critical patent/TW201705531A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

實施形態之半導體發光元件包含基體、第1~第3半導體層、第1導電層、及第1、第2絕緣層。上述第1半導體層包含第1導電型區域。上述第2半導體層設置於上述第1半導體層與上述基體之間，且為第2導電型。上述第3半導體層設置於上述第1半導體層與上述第2半導體層之間。上述第1導電層設置於上述第2半導體層之一部分與上述基體之間。上述第1導電層與上述第2半導體層電連接。上述第1絕緣層設置於上述第2半導體層之另一部分與上述基體之間、及上述第1導電層與上述基體之間。上述第2絕緣層設置於上述第1絕緣層與上述基體之間。於自上述第2半導體層朝向上述第1半導體層之第1方向上與上述第1導電層重疊之第1位置上之上述第1絕緣層之第1厚度，較於上述第1方向上不與上述第1導電層重疊之第2位置上之上述第1絕緣層之第2厚度更薄。上述第1位置上之上述第2絕緣層之第3厚度與上述第2位置上之上述第2絕緣層之第4厚度之差之第2絕對值，小於上述第1厚度與上述第2厚度之差之第1絕對值。

Description

半導體發光元件 [相關申請案]
本申請案享有以日本專利申請案2015-46077號(申請日：2015年3月9日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態一般而言係關於一種半導體發光元件。
於發光二極體(LED：Light Emitting Diode)等半導體發光元件中，要求提高耐受電壓。
本發明之實施形態提供一種能夠提高耐受電壓之半導體發光元件。
實施形態之半導體發光元件包含基體、第1~第3半導體層、第1導電層、及第1、第2絕緣層。上述第1半導體層包含第1導電型區域。上述第2半導體層設置於上述第1半導體層與上述基體之間，且為第2導電型。上述第3半導體層設置於上述第1半導體層與上述第2半導體層之間。上述第1導電層設置於上述第2半導體層之一部分與上述基體之間。上述第1導電層與上述第2半導體層電連接。上述第1絕緣層設置於上述第2半導體層之另一部分與上述基體之間、及上述第1導電層與上述基體之間。上述第2絕緣層設置於上述第1絕緣層與上述基體之間。於自上述第2半導體層朝向上述第1半導體層之第1方向上與上述 第1導電層重疊之第1位置上之上述第1絕緣層之第1厚度，較於上述第1方向上不與上述第1導電層重疊之第2位置上之上述第1絕緣層之第2厚度更薄。上述第1位置上之上述第2絕緣層之第3厚度與上述第2位置上之上述第2絕緣層之第4厚度之差之第2絕對值，小於上述第1厚度與上述第2厚度之差之第1絕對值。
10‧‧‧第1半導體層
10a‧‧‧第1面
10b‧‧‧第2面
10dp‧‧‧凹凸
10p‧‧‧第1半導體區域
10q‧‧‧第2半導體區域
11‧‧‧第1導電型區域
11f‧‧‧第1半導體膜
12‧‧‧低雜質濃度區域
12f‧‧‧低雜質濃度膜
15‧‧‧積層體
15f‧‧‧積層膜
15fs‧‧‧構造體
15s‧‧‧側面
18‧‧‧基板
20‧‧‧第2半導體層
20a‧‧‧第1部分
20b‧‧‧第2部分
20f‧‧‧第2半導體膜
20p‧‧‧一部分
20q‧‧‧一部分
30‧‧‧第3半導體層
30f‧‧‧第3半導體膜
31‧‧‧障壁層
32‧‧‧井層
42‧‧‧第2導電層
42a‧‧‧第3導電部分
42b‧‧‧第4導電部分
45‧‧‧第1焊墊
46‧‧‧電極
47‧‧‧金屬層
50‧‧‧第1導電層
50a‧‧‧第1導電部分
50b‧‧‧第2導電部分
51‧‧‧第1金屬層
51a‧‧‧一部分
51b‧‧‧一部分
52‧‧‧第2金屬層
52a‧‧‧一部分
52b‧‧‧一部分
55‧‧‧第2焊墊
60‧‧‧第1層
61‧‧‧第1區域
62‧‧‧第2區域
70‧‧‧基體
73‧‧‧第3金屬層
73a‧‧‧金屬膜
73b‧‧‧金屬膜
75‧‧‧對向基板
80r‧‧‧犧牲膜
81‧‧‧第1絕緣層
81a‧‧‧第1膜
81b‧‧‧第2膜
81f‧‧‧第1絕緣膜
82‧‧‧第2絕緣層
82a‧‧‧第3膜
82b‧‧‧第4膜
83‧‧‧第3絕緣層
83a‧‧‧絕緣膜
83b‧‧‧絕緣膜
87‧‧‧絕緣膜
89‧‧‧絕緣膜
89e‧‧‧不連續部分
110‧‧‧半導體發光元件
110a‧‧‧半導體發光元件
110b‧‧‧半導體發光元件
111‧‧‧半導體發光元件
111a‧‧‧半導體發光元件
111b‧‧‧半導體發光元件
119‧‧‧半導體發光元件
120‧‧‧半導體發光元件
120a‧‧‧半導體發光元件
120b‧‧‧半導體發光元件
121‧‧‧半導體發光元件
121a‧‧‧半導體發光元件
121b‧‧‧半導體發光元件
150‧‧‧半導體發光元件
160‧‧‧半導體發光元件
160b‧‧‧半導體發光元件
170‧‧‧半導體發光元件
AA‧‧‧箭頭
AP‧‧‧一部分
D1‧‧‧第1方向
D2‧‧‧第2方向
d1‧‧‧第1距離
d2‧‧‧第2距離
p1‧‧‧第1厚度
p2‧‧‧第2厚度
p3‧‧‧第3厚度
p4‧‧‧第4厚度
s15‧‧‧階差
t1‧‧‧第1厚度
t2‧‧‧第2厚度
t3‧‧‧第3厚度
t4‧‧‧第4厚度
t5‧‧‧第5厚度
t6‧‧‧第6厚度
t7‧‧‧第7厚度
t8‧‧‧第8厚度
t9‧‧‧第9厚度
t10‧‧‧第10厚度
t15‧‧‧距離
t51‧‧‧厚度
t52‧‧‧厚度
t61‧‧‧長度
t62‧‧‧長度
t83‧‧‧厚度
圖1A及圖1B係例示第1實施形態之半導體發光元件之模式性剖視圖。
圖2係例示第1實施形態之半導體發光元件之模式性俯視圖。
圖3係例示半導體發光元件之顯微鏡照片圖像。
圖4A~圖4D係例示第1實施形態之半導體發光元件之製造方法之一部分之步驟順序模式性剖視圖。
圖5係例示第1實施形態之半導體發光元件之一部分之模式性剖視圖。
圖6A~圖6F係例示第1實施形態之半導體發光元件之製造方法之步驟順序模式性剖視圖。
圖7A及圖7B係例示第1實施形態之另一半導體發光元件之模式性剖視圖。
圖8A及圖8B係例示第2實施形態之半導體發光元件之模式性剖視圖。
圖9係例示第2實施形態之半導體發光元件之模式性俯視圖。
圖10係例示第2實施形態之半導體發光元件之模式性剖視圖。
圖11A及圖11B係例示第2實施形態之另一半導體發光元件之模式性剖視圖。
圖12係例示實施形態之半導體發光元件之模式性剖視圖。
圖13係例示第3實施形態之半導體發光元件之模式性剖視圖。
圖14A及圖14B係例示第3實施形態之另一半導體發光元件之模式性剖視圖。
圖15A及圖15B係例示第3實施形態之另一半導體發光元件之模式性剖視圖。
圖16係例示第3實施形態之另一半導體發光元件之模式性剖視圖。
圖17A及圖17B係例示第3實施形態之另一半導體發光元件之模式性剖視圖。
圖18A及圖18B係例示第3實施形態之另一半導體發光元件之模式性剖視圖。
圖19係例示第4實施形態之半導體發光元件之模式性剖視圖。
以下，一面參照圖式一面對本發明之各實施形態進行說明。
再者，圖式係模式性或概念性圖，各部分之厚度與寬度之關係、部分間之大小之比率等未必與實物相同。又，即便於表示相同部分之情形時，亦存在根據圖式將相互之尺寸或比率不同地表示之情形。
再者，於本案說明書及各圖中，對與關於已出現過之圖於上文已敍述過之要素相同之要素標註相同之符號，並適當省略詳細之說明。
(第1實施形態)
圖1A及圖1B係例示第1實施形態之半導體發光元件之模式性剖視圖。
圖2係例示第1實施形態之半導體發光元件之模式性俯視圖。
圖1A係圖2之A1-A2線剖視圖。圖1B放大表示圖1A之一部分AP。圖2係自圖1A所示之箭頭AA之方向觀察之俯視圖。於圖2中，以 虛線表示透視一部分要素之狀態。
如圖1A、圖1B及圖2所示，本實施形態之半導體發光元件110包含基體70、第1半導體層10、第2半導體層20、第3半導體層30、第1導電層50、第1絕緣層81及第2絕緣層82。
作為基體70，例如使用Si等的半導體基板。關於基體70之示例將於下文中進行敍述。
第1半導體層10包含第1導電型區域。
第2半導體層20設置於第1半導體層10與基體70之間。第2半導體層20為第2導電型。
例如，第1導電型為n型，第2導電型為p型。亦可為第1導電型為p型，第2導電型為n型。於以下之示例中，設為第1導電型為n型且第2導電型為p型。
第3半導體層30設置於第1半導體層10與第2半導體層20之間。第3半導體層30例如包含活性層。第3半導體層30例如為發光部。關於第3半導體層30之示例將於下文中進行敍述。
將自第2半導體層20朝向第1半導體層10之方向設為Z軸方向(第1方向D1)。Z軸方向係將第2半導體層20與第1半導體層10積層之方向。將相對於Z軸方向垂直之一方向設為X軸方向。將相對於Z軸方向及X軸方向垂直之方向設為Y軸方向。
第1半導體層10、第2半導體層20及第3半導體層30包含於積層體15。積層體15沿著X-Y平面擴展。
第1半導體層10、第2半導體層20及第3半導體層30包含例如氮化物半導體。
第1導電層50設置於第2半導體層20之一部分(第1部分20a)與基體70之間。
即，第2半導體層20包含第1部分20a及第2部分20b。第2部分20b 於相對於第1方向D1交叉之方向(例如第2方向D2)上與第1部分20a並排。第1導電層50未設置於第2部分20b與基體70之間。
第1導電層50與第2半導體層20電連接。
於本說明書中，電連接之狀態包含第1導體與第2導體直接相接之狀態。進而，電連接之狀態包含在第1導體與第2導體之間插入第3導體，經由第3導體使電流流至第1導體及第2導體之間之狀態。
第1導電層50之至少一部分與第2半導體層20歐姆接觸。第1導電層50具有光反射性。
第1絕緣層81設置於第2半導體層20之另一部分(第2部分20b)與基體70之間(第1設置位置)、及第1導電層50與基體70之間(第2設置位置)。
第2絕緣層82設置於第1絕緣層81與基體70之間。
第1絕緣層81及第2絕緣層82例如含有氧化矽、氮化矽或氮氧化矽等。關於該等絕緣層之材料之示例將於下文中進行敍述。
該例中，於半導體發光元件110設置有第1焊墊45及第2焊墊55。
於第1焊墊45與第3半導體層30之間配置第1半導體層10。第1焊墊45與第1半導體層10電連接。於第1半導體層10為n型半導體之情形時，第1焊墊45成為n側焊墊。
如圖2所示，於該例中設置線狀之電極46。電極46與第1焊墊45電連接。於電極46與第3半導體層30之間配置第1半導體層10。電極46例如具有擴大電流之功能。
如圖1A所示，第1導電層50之一部分(第1導電部分50a)配置於第2半導體層20之上述一部分(第1部分20a)與基體70之間。
第1導電層50之另一部分(第2導電部分50b)配置於第2焊墊55與基體70之間。
即，第1導電層50之第1導電部分50a於第1方向D1上與第2半導體 層20重疊。另一方面，第1導電層50之第2導電部分50b於第1方向D1上不與第2半導體層20重疊，而於第1方向D1上與第2焊墊55重疊。
第2焊墊55與第1導電層50之第2導電部分50b電連接。
於該例中，第1導電層50具有積層膜之構成。
即，第1導電層50包含第1金屬層51及第2金屬層52。第1金屬層51設置於第2金屬層52之一部分52a與第2半導體層20之間。第1金屬層51於第1方向D1上與第1部分20a之一部分20p重疊。第1金屬層51於第1方向D1上不與第1部分20a之另一部分20q重疊。第2金屬層52於第1方向D1上與一部分20p及一部分20q重疊。
第1導電層50之上述一部分(第1導電部分50a)包含第1金屬層51及第2金屬層52之上述一部分52a。第1導電層50之上述另一部分(第2導電部分50b)包含第2金屬層52之另一部分52b。
第1金屬層51與第2半導體層20歐姆接觸。第2金屬層52例如覆蓋第1金屬層51而保護第1金屬層51。第2金屬層52具有擴大電流之功能。於第2金屬層52之上述另一部分52b之上設置第2焊墊55。
第2焊墊55之至少一部分於與第1方向D1(自第2半導體層20朝向第1半導體層之Z軸方向)交叉之方向(例如第2方向)上，與包含第1半導體層10、第3半導體層30及第2半導體層20之積層體15之至少一部分重疊。例如，第2焊墊55之至少一部分與第2半導體層20之至少一部分於第2方向上重疊。第2焊墊55之至少一部分亦可於第2方向上與第3半導體層30之至少一部分重疊。第2焊墊55之至少一部分亦可於第2方向D2上與第1半導體層10之至少一部分重疊。
於該例中，進而設置有第3金屬層73。
第3金屬層73設置於基體70與第2絕緣層82之間。第3金屬層73例如將第2絕緣層82與基體70接合。第3金屬層73例如為接合層。
對第1焊墊45與第2焊墊55之間施加電壓。自該等焊墊供給電 流，而自積層體15(具體而言為第3半導體層30)放出光。
半導體發光元件110為LED。自第3半導體層30放出之光(發出之光)於第1導電層50反射而出射至半導體發光元件110之外部。第1半導體層10之表面成為光出射面。
於半導體發光元件110中，在由第1導電層50形成之階差部分，對第1絕緣層81之厚度設置差。另一方面，第2絕緣層82之厚度差較小。
如圖1B所示，第1絕緣層81具有於第1方向D1上與第1導電層50重疊之第1位置p1上之厚度(第1厚度t1)。第1絕緣層81具有於第1方向D1上不與第1導電層50重疊之第2位置p2上之厚度(第2厚度t2)。第1厚度t1較第2厚度t2薄。
第2絕緣層82具有第1位置p1上之厚度(第3厚度t3)。第2絕緣層82具有第2位置p2上之厚度(第4厚度t4)。第3厚度t3與第4厚度t4之差較小。
即，第3厚度t3與第4厚度t4之差之絕對值(第2絕對值)小於第1厚度t1與第2厚度t2之差之絕對值(第1絕對值)。第1厚度t1~第4厚度t4為例如沿著第1方向D1之長度。第1位置p1及第2位置p2為X-Y平面內之位置。
如此，由第1導電層50形成之階差被第1絕緣層81緩和。第1絕緣層81之與第2絕緣層82對向之面之階差小於由第1導電層50形成之階差。
如下所述，可知於由第1導電層50之外緣等形成之階差部，絕緣層之膜質易劣化。本案發明者著眼於該膜質之劣化，而導出了上述半導體發光元件110之構成。
除此以外，於半導體發光元件110中，在由第1導電層50之第1金屬層51形成之階差部，亦對第1絕緣層81之厚度設置差。
即，如圖1B所示，設置有第1金屬層51及第2金屬層52作為第1導 電層50。
第1絕緣層81具有於第1方向D1上與第1金屬層51重疊之第3位置p3上之厚度(第5厚度t5)。第1絕緣層81具有於第1方向D1上與第1導電層50(該情形時為第2金屬層52)重疊且於第1方向D1上不與第1金屬層51重疊之第4位置p4上之厚度(第6厚度t6)。第5厚度t5較第6厚度t6薄。
第2絕緣層82具有第3位置p3上之厚度(第7厚度t7)。第2絕緣層82具有第4位置p4上之厚度(第8厚度t8)。第7厚度t7與第8厚度t8之差之絕對值(第4絕對值)小於第5厚度t5與第6厚度t6之差之絕對值(第3絕對值)。第5厚度t5~第8厚度t8為例如沿著第1方向D1之長度。第3位置p3及第4位置p4為X-Y平面內之位置。
如此，由第1金屬層51形成之階差被第1絕緣層81緩和。第1絕緣層81之與第2絕緣層82對向之面之階差小於由第1金屬層51形成之階差。
於設置第1金屬層51及第2金屬層52之情形時，作為上述第1厚度t1，可使用第5厚度t5及第6厚度t6中之任一者。作為上述第1厚度t1，亦可使用第5厚度t5與第6厚度t6之平均厚度。
於設置第1金屬層51及第2金屬層52之情形時，作為上述第2厚度t2，可使用第7厚度t7及第8厚度t8中之任一者。作為上述第2厚度t2，亦可使用第7厚度t7與第8厚度t8之平均厚度。
圖3係例示半導體發光元件之顯微鏡照片圖像。
圖3係參考例之半導體發光元件119之剖面SEM(Scanning Electron Microscope，掃描電子顯微鏡)圖像。於半導體發光元件119中，設置有1層絕緣膜89以代替上述第1絕緣層81及第2絕緣層82。可知於此種半導體發光元件119中，存在耐受電壓較低之情形。
如圖3所示，若觀察半導體發光元件119中之絕緣膜89，則於由第 1金屬層51形成之階差部，觀察到絕緣膜89中存在不連續部分89e。認為於此種不連續部分89e，絕緣性局部較低。認為該不連續部分89e與形成絕緣膜89時於階差部自不同位置成長之膜合體所成之部分相對應。
即，若於具有階差之表面形成介電膜，則例如階差部中之介電體會沿著複數個成長方向成長。產生具有互不相同之成長方向之膜相接之部分。於該相接之部分，產生品質較差之界面。於該界面，品質極差。例如，該界面之蝕刻速率非常高。該界面之耐受電壓較低。半導體發光元件119中，於階差部之品質較差之區域易發生漏電。因此，耐受電壓易降低。
於實施形態中，利用第1絕緣層81來縮小階差，並於該第1絕緣層81上設置第2絕緣層82。例如，由於利用第1絕緣層81縮小了階差，因此第2絕緣層82中上述不連續部分之產生被抑制。
例如，於第1方向D1上第2絕緣層82與第1導電層50之外緣重疊之位置上之蝕刻速率，與於第1方向D1上不同於第2絕緣層82與第1導電層50之外緣重疊之位置的位置上之蝕刻速率實質上相同。
以下，對第1絕緣層81及第2絕緣層82之製造方法之示例進行說明。
圖4A~圖4D係例示第1實施形態之半導體發光元件之製造方法之一部分之步驟順序模式性剖視圖。
如圖4A所示，於第2半導體層20之一部分之上設置有第1金屬層51。以覆蓋第1金屬層51之方式設置有第2金屬層52。於第2金屬層52及第2半導體層20之上形成成為第1絕緣層81之第1絕緣膜81f。
如圖4B所示，於第1絕緣膜81f之上形成犧牲膜80r。犧牲膜80r例如為阻劑(例如光阻劑)。例如，藉由適當地選擇光阻劑之黏性、厚度及特性，而可於光阻劑之表面獲得平坦之表面(例如平滑之表面)。例 如，犧牲膜80r之厚度於未設置第1金屬層51之區域、未設置第2金屬層52之區域、設置有第1金屬層51及第2金屬層52之區域互不相同。
如圖4C所示，進行回蝕處理。例如，進行濕式蝕刻或乾式蝕刻。於光阻劑與第1絕緣膜81f中使用蝕刻速率相近之條件。進行蝕刻直至光阻劑消失為止。藉此，光阻劑之平坦之表面被轉印至第1絕緣膜81f。即，犧牲膜80r被去除而第1絕緣膜81f露出之時間根據上述區域而不同。藉此，第1絕緣膜81f之上表面被平坦化。藉此，形成第1絕緣層81。
如圖4D所示，形成第2絕緣層82。由於第1絕緣層81之上表面平坦，因此第2絕緣層82平坦。
於圖4A所例示之狀態之第1絕緣膜81f，有可能於取決於有無第1金屬層51而形成之階差部或取決於有無第2金屬層52而形成之階差部產生上述不連續部分。但是，此後第1絕緣膜81f被平坦化，而可抑制形成於該第1絕緣膜81f上之第2絕緣層82中產生此種不連續部分。藉此，於本實施形態之半導體發光元件110可獲得較高之絕緣性。可獲得較高之耐受電壓。
於上述製造方法中，亦可省略圖4B中所說明之犧牲膜80r。此時，於圖4A所示之狀態下進行例如CMP(Chemical Mechanical Polishing，化學機械拋光)處理等。適當地設定研磨劑、添加物、研磨劑之含量及添加物之濃度等。藉由該CMP處理，可使第1絕緣膜81f之表面平坦。於凸部之面積比較高之情形時，適當地設定處理條件及處理時間。
於實施形態中，亦可使用SOG(Spin on Glass，旋塗式玻璃)作為第1絕緣膜81f。於此情形時，藉由旋轉塗佈形成第1絕緣膜81f，可獲得平坦之表面。適當地設定SOG之材料之黏性、厚度、加熱溫度及特性等。對第1導電層50之接觸特性之影響得到抑制。有機物之氣體之 脫附得到抑制。
藉由該等方法，可使第1絕緣膜81f之上表面平坦。此後形成第2絕緣層82。
於半導體發光元件110中，第2絕對值小於第2金屬層52之厚度t52。第2絕對值例如為第2金屬層52之厚度t52之1/2以下。第2絕對值較佳為例如超過第2金屬層52之厚度t52之0倍且為1/5倍以下。
第1絕對值與第2絕對值之差之絕對值較佳為第2金屬層52之厚度t52之1/2倍以上且1.2倍以下。第1絕對值較佳為第2金屬層52之厚度t52之1/2倍以上且1.2倍以下。
第2絕對值小於第1金屬層51之厚度t51。第2絕對值例如為第1金屬層51之厚度t51之1/2以下。第2絕對值較佳為例如超過第1金屬層51之厚度t51之0倍且為1/5倍以下。
第1絕對值與第2絕對值之差之絕對值較佳為第1金屬層51之厚度t51之1/2倍以上且1.2倍以下。第1絕對值較佳為第1金屬層51之厚度t51之1/2倍以上且1.2倍以下。
第2絕對值小於第1導電層50之厚度(該情形時為第1金屬層51之厚度t51與第2金屬層52之厚度t52之合計)。第2絕對值例如為第1導電層50之厚度之1/2以下。第2絕對值較佳為例如超過第1導電層50之厚度之0倍且為1/5倍以下。
第1絕對值與第2絕對值之差之絕對值較佳為第1導電層50之厚度之1/2倍以上且1.2倍以下。第1絕對值較佳為第1導電層50之厚度之1/2倍以上且1.2倍以下。
第4絕對值小於第1金屬層51之厚度t51。第4絕對值例如為第1金屬層51之厚度t51之1/2以下。第4絕對值較佳為例如超過第1金屬層51之厚度t51之0倍且為1/5倍以下。
第3絕對值與第4絕對值之差之絕對值較佳為第1金屬層51之厚度 t51之1/2倍以上且1.2倍以下。第3絕對值較佳為第1金屬層51之厚度t51之1/2倍以上且1.2倍以下。
例如，半導體發光元件110為Thin Film(薄膜)型LED。如下所述，於半導體發光元件110中，在積層體15之結晶於成長用基板上成長之後，將積層體15與基體70接合。繼而，去除成長用基板。成長用基板較厚，且成長用基板之熱容量較大。於半導體發光元件110中，由於去除成長用基板，因此可減小半導體發光元件110之熱容量，且可提高散熱性。
於圖1A所示之示例中，於第1半導體層10之光出射面設置有凹凸10dp。即，第1半導體層10具有第1面10a與第2面10b。第1面10a為第3半導體層30之側之面。第1面10a與第3半導體層30對向。第2面10b係與第1面10a為相反側之面。第2面10b成為光出射面。於第2面10b設置凹凸10dp。藉由設置凹凸10dp，可自積層體15高效率地提取光。
凹凸10dp之高度(深度)例如為峰值波長之0.5倍以上且30倍以下。凹凸10dp之高度(深度)例如為0.2微米(μm)以上且2μm以下。相對於第1方向D1垂直之方向(例如亦可為第2方向D2)上之凹凸10dp之凸部之寬度例如為峰值波長之0.5倍以上且30倍以下。自第3半導體層30放出之光之強度成為峰值波長中實質上之峰值(最高)。
於半導體發光元件110中，由於成長用基板會被去除，因此第1半導體層10之上表面(光出射面，即第2面10b)與第1導電層50之間之距離短。
例如，第1導電層50與第1半導體層10之第2面10b之間之距離t15為1.5μm以上且30μm以下。藉由去除成長用基板之構成，能以上述方式縮短距離t15。
例如，距離t15為第1導電層50與第2面10b之間之最短距離。於設置有凹凸10dp之情形時，距離t15對應於凹凸10dp之底部與第1導電層 50之間之距離。於該例中，距離t15對應於第1焊墊45與第1導電層50之間之距離(最短距離)。
於半導體發光元件110中，進而設置有絕緣膜87。絕緣膜87設置於積層體15之側面15s。絕緣膜87覆蓋積層體15之側面15s。積層體15之側面15s為與X-Y平面交叉之面。藉由絕緣膜87，可抑制於積層體15之側面15s流動之電流，從而可提高耐受電壓。並且，可獲得較高之可靠性。絕緣膜87含有例如氧化矽。絕緣膜87藉由例如電漿CVD(Chemical Vapor Deposition，化學氣相沈積)等而形成。
基體70例如具有導電性。基體70亦可包含Si等半導體。基體70亦可包含金屬。基體70亦可具有絕緣性。
第1金屬層51例如含有銀及銠之至少任一種。第1金屬層51亦可含有銀合金。作為第1金屬層51，例如使用銀層、銠層或銀合金層。藉此，可獲得較高之光反射率。於第1金屬層51與第2半導體層20之間，可獲得較低之接觸電阻。第1金屬層51亦可含有鋁。
第1金屬層51之厚度t51例如為10nm以上且1000nm以下。
第2金屬層52例如含有Ni、Pt、Au及Ti中之至少任一種。第2金屬層52例如包括含Ni區域、含Pt區域、含Au區域及含Ti區域。於含Ti區域與第1金屬層51之間設置含Au區域。於含Au區域與第1金屬層51之間設置含Pt區域。於含Pt區域與第1金屬層51之間設置含Ni區域。
第2金屬層52例如具有反射性。第2金屬層52亦可含有銀及鋁之至少任一種。
第2金屬層52之厚度t52例如為100nm以上且10000nm以下。
第1絕緣層81及第2絕緣層82之至少任一者包含例如含有選自由矽、鋁、鋯、鉿及鈦所組成之群中之至少一種之氧化物。第1絕緣層81及第2絕緣層82中之至少任一者亦可包含例如含有選自上述群之至少一種之氮化物。第1絕緣層81及第2絕緣層82中之至少任一者亦可包 含含有選自上述群之至少一種之氮氧化物。
於該等絕緣層(第1絕緣層81及第2絕緣層82中之至少任一者)含有氧化矽之情形時，光吸收較少。並且，可獲得較高之可靠性。於該等絕緣層含有氮化矽之情形時，可獲得較高之導熱性。並且，可獲得較低之熱阻。
於第1絕緣層81及第2絕緣層82含有氧化矽之情形時，該等層之合計厚度較佳為例如3μm以下。若超過該厚度，則散熱性會變低。於第1絕緣層81及第2絕緣層82含有氮化矽之情形時，該等層之合計厚度較佳為例如20μm以下。若超過該厚度，則散熱性會變低。
於實施形態中，在第1絕緣層81及第2絕緣層82含有氧化矽且該等層之合計厚度為3μm之情形時，可獲得超過3000V之直流耐受電壓。
圖5係例示第1實施形態之半導體發光元件之一部分之模式性剖視圖。圖5例示有積層體15。
如圖5所示，第3半導體層30包含複數個障壁層31及設置於複數個障壁層31彼此之間之井層32。例如，複數個障壁層31與複數個井層32沿著Z軸方向交替排列。
井層32例如含有Alx1Ga1-x1-x2Inx2N(0≦x1≦1、0≦x2≦1、x1+x2≦1)。障壁層31含有Aly1Ga1-y1-y2Iny2N(0≦y1≦1、0≦y2≦1、y1+y2≦1)。障壁層31中之帶隙能大於井層32中之帶隙能。
例如，第3半導體層30具有單量子井(SQW：Single Quantum Well)構成。此時，第3半導體層30包含2個障壁層31及設置於該障壁層31之間之井層32。
例如，第3半導體層30亦可具有多量子井(MQW：Multi Quantum Well)構成。此時，第3半導體層30包含3層以上之障壁層31及分別設置於障壁層31彼此之間之井層32。
自第3半導體層30放出之光(發出之光)之峰值波長例如為210奈米(nm)以上且780nm以下。於實施形態中，峰值波長為任意。
於該例中，第1半導體層10包含第1導電型區域11(例如n型半導體層)及低雜質濃度區域12。於第3半導體層30與低雜質濃度區域12之間設置第1導電型區域11。低雜質濃度區域12中之雜質濃度低於第1導電型區域11中之雜質濃度。低雜質濃度區域12中之雜質濃度例如為1×1017cm-3以下。
對第1半導體層10之第1導電型區域11，例如使用含有n型雜質之GaN層。n型雜質使用Si、O、Ge、Te及Sn中之至少任一種。第1導電型區域11例如包含n側接觸層。
對低雜質濃度區域12，例如使用非摻雜之GaN層。低雜質濃度區域12亦可包含含有Al之氮化物半導體(AlGaN或AlN)。該等GaN層、AlGaN層或AlN層例如亦可包含半導體層之結晶成長時所使用之緩衝層等。
對第2半導體層20，例如使用含有p型雜質之GaN層。p型雜質使用Mg、Zn及C中之至少任一種。第2半導體層20例如包含p側接觸層。
第1導電型區域11之厚度例如為100nm以上且10000nm以下。低雜質濃度區域12之厚度例如為1nm以上且10000nm以下。
第1半導體層10之厚度例如為100nm以上且20000nm以下。
第2半導體層20之厚度例如為10nm以上且5000nm以下。
第3半導體層30之厚度例如為0.3nm以上且1000nm以下。
障壁層31之厚度例如為0.1nm以上且500nm以下。
井層32之厚度例如為0.1nm以上且100nm以下。
以下，對半導體發光元件110之製造方法之示例進行說明。
圖6A~圖6F係例示第1實施形態之半導體發光元件之製造方法之步驟順序模式性剖視圖。
如圖6A所示，於基板18(成長用基板)上形成低雜質濃度膜12f。低雜質濃度膜12f包含例如緩衝膜(例如含有Al之氮化物半導體膜之積層膜等)。低雜質濃度膜12f進而亦可包含非摻雜之氮化物半導體膜(非摻雜之GaN層等)。於低雜質濃度膜12f之上形成第1半導體膜11f。第1半導體膜11f成為第1半導體層10之至少一部分。低雜質濃度膜12f之至少一部分亦可成為第1半導體層10之至少一部分。於第1半導體膜11f之上形成成為第3半導體層30之第3半導體膜30f。於第3半導體膜30f之上形成成為第2半導體層20之第2半導體膜20f。藉此，獲得積層膜15f。
於形成該等膜時例如進行磊晶成長。例如，使用有機金屬氣相沈積(Metal-Organic Chemical Vapor Deposition：MOCVD)法、有機金屬氣相成長(Metal-Organic Vapor Phase Epitaxy：MOVPE)法、分子束磊晶(Molecular Beam Epitaxy：MBE)法及鹵化物氣相磊晶(Halide Vapor Phase Epitaxy：HVPE)法等。
基板18例如使用Si、SiO2、AlO2、石英、藍寶石、GaN、SiC及GaAs中之任一種基板。基板18亦可使用將該等組合而成之基板。基板18之面方位為任意。
如圖6B所示，於第2半導體膜20f之上形成特定形狀之第1金屬層51。第1金屬層51例如為銀膜。該銀膜之厚度例如為約200nm(例如150nm以上且250nm以下)。於銀膜之形成後，例如於包含氧氣之環境中進行熱處理(燒結處理)。環境中之氧氣之比例為例如0.1%以上且100%以下。含有氧氣之環境中之惰性氣體(例如氮氣等)之比例為0%以上且99.9%以下。熱處理之溫度例如為約400℃(例如350℃以上且450℃以下)。
於第1金屬層51(銀膜)之上及第2半導體膜20f之上形成第2金屬層52。作為第2金屬層52，例如形成Ni/Pt/Au/Ti之積層膜。該積層膜之 厚度例如為1μm。
於第1金屬層51及第2金屬層52之形成時，例如使用E-gun(Electron-gun，電子槍)蒸鍍法或濺鍍法等。於該等金屬層之加工中例如使用剝離(lift-off)法或濕式蝕刻等。
於該等金屬層之上形成第1絕緣層81及第2絕緣層82。於該等絕緣層之形成時，例如使用關於圖4A~圖4B所說明之步驟。
若使用氧化矽作為該等絕緣層(介電層)，則可使漏電流特別低。可獲得更高之耐受電壓。若使用氮化矽作為該等絕緣層，則可獲得特別高之散熱性。該等絕緣層之合計厚度例如為0.1μm以上且20μm以下。第1絕緣層81之厚度例如為0.05μm以上且10μm以下。第2絕緣層82之厚度例如為0.05μm以上且10μm以下。若絕緣層較薄，則可獲得較高之散熱性。若絕緣層較厚，則可獲得較高之耐受電壓。亦可將散熱性較高之膜與耐受電壓較高之膜積層。於該等絕緣層之形成時，例如使用濺鍍法、E-gun蒸鍍法、CVD法或使用SOG之方法。
進而，形成成為第3金屬層73之一部分之金屬膜73a。藉此，形成構造體15fs。
例如，作為金屬膜73a，依序形成第1Pt膜、第1Ti膜、第2Pt膜、第2Ti膜及第1AuSn膜。該等膜例如係藉由濺鍍而形成。於第1AuSn膜與第2絕緣層82之間設置第2Ti膜。於第2Ti膜與第2絕緣層82之間設置第2Pt膜。於第2Pt膜與第2絕緣層82之間設置第1Ti膜。於第1Ti膜與第2絕緣層82之間設置第1Pt膜。金屬膜73a之厚度例如為約2μm(例如1.5μm以上且2.5μm以下)。
如圖6C所示，準備對向基板75。對向基板75包含基體70及設置於基體70之上表面之金屬膜73b。金屬膜73b包含第3Ti膜、第3Pt膜、第4Ti膜及第2AuSn膜。於第2AuSn膜與基體70之間設置第4Ti膜。於第4Ti膜與基體70之間設置第3Pt膜。於第3Pt膜與基體70之間設置第 3Ti膜。金屬膜73b之厚度例如為約2μm(例如1.5μm以上且2.5μm以下)。基體70之厚度例如為約700μm(例如500μm以上且1000μm以下)。
使金屬膜73b與金屬膜73a接觸，而配置構造體15fs與對向基板75。於該狀態下進行加熱，使金屬膜73b及金屬膜73a熔融而接合。加熱之溫度例如為220℃以上且300℃以下(例如約280℃)。加熱之時間例如為3分鐘以上且10分鐘以下(例如約5分鐘)。
如圖6D所示，去除基板18。例如，於基板18為矽基板之情形時，在去除時使用研削及乾式蝕刻(例如RIE：Reactive Ion Etching，反應性離子蝕刻)等。例如，於基板18為藍寶石基板之情形時，在去除時使用LLO(Laser Lift Off，雷射剝離)等。於該例中，低雜質濃度膜12f之至少一部分殘留。低雜質濃度膜12f之表面露出。於實施形態中，亦可去除低雜質濃度膜12f。於該情形時，第1半導體膜11f之表面露出。
如圖6E所示，於低雜質濃度膜12f之表面或第1半導體膜11f之表面形成凹凸10dp。例如，藉由使用酸之濕式處理而形成凹凸10dp。
去除積層膜15f之一部分。於去除時使用例如RIE或濕式蝕刻等。由積層膜15f獲得積層體15。即，形成第1半導體層10、第2半導體層20及第3半導體層30。第1導電層50之第2導電部分50b(與第2金屬層52之一部分相對應)露出。
此後，藉由例如CVD(Chemical Vapor Deposition)形成成為絕緣膜87之例如矽氧化膜。矽氧化膜之厚度為例如約100nm(例如50nm以上且200nm以下)。
如圖6F所示，去除矽氧化膜之一部分，於因去除而露出之區域形成第1焊墊45及第2焊墊55。例如，於第1半導體層10之上形成第1焊墊45。於第1導電層50之第2導電部分50b之上形成第2焊墊55。
將晶圓以特定形狀分斷。藉此，獲得半導體發光元件110。
於上述製造步驟中，亦可於技術上可行之範圍內更換處理之順序。亦可適當地進行退火處理。
例如，藉由於1個晶圓上形成成為複數個半導體發光元件之積層體並進行分斷，而可獲得複數個半導體發光元件。亦可去除分斷之切割道上之鈍化膜(絕緣膜87)。藉此，可抑制鈍化膜龜裂，而提高良率。
亦可根據需要進行縮小基體70(例如矽基板)之厚度之處理。例如，藉由研削等處理使基體70之厚度為例如約150μm左右(例如100μm以上且200μm以下)。可進一步縮小熱容量。
圖7A及圖7B係例示第1實施形態之另一半導體發光元件之模式性剖視圖。
圖7B放大表示圖7A之一部分AP。
如圖7A及圖7B所示，本實施形態之半導體發光元件111亦包含基體70、第1半導體層10、第2半導體層20、第3半導體層30、第1導電層50、第1絕緣層81及第2絕緣層82。該等構成因與半導體發光元件110相同而省略說明。
於半導體發光元件111中，第1導電層50所包含之第1金屬層51及第2金屬層52之圖案與半導體發光元件110不同。
第1金屬層51之一部分51a設置於第2金屬層52與第2半導體層20之間。第1金屬層51之另一部分51b於第1方向D1上不與第2金屬層52重疊。
如圖7B所示，第1絕緣層81具有於第1方向D1上與第1金屬層51之上述一部分51a重疊之第3位置p3上之厚度(第5厚度t5)。第1絕緣層81具有於第1方向D1上與第1金屬層51重疊且於第1方向D1上不與第2金屬層52重疊之第4位置p4上之厚度(第6厚度t6)。第6厚度t6係於第1方 向D1上與第1金屬層51之另一部分51b重疊之位置上之第1絕緣層81之厚度。第5厚度t5較第6厚度t6薄。
第2絕緣層82具有第3位置p3上之厚度(第7厚度t7)。第2絕緣層82具有第4位置p4上之厚度(第8厚度t8)。第8厚度t8係於第1方向D1上與第1金屬層51之另一部分51b重疊之位置上之第2絕緣層82之厚度。
第7厚度t7與第8厚度t8之差之絕對值(第4絕對值)小於第5厚度t5與第6厚度t6之差之絕對值(第3絕對值)。第5厚度t5~第8厚度t8例如係沿著第1方向D1之長度。第3位置p3及第4位置p4為X-Y平面內之位置。
半導體發光元件111與半導體發光元件110同樣地，第3厚度t3與第4厚度t4之差之絕對值(第2絕對值)小於第1厚度t1與第2厚度t2之差之絕對值(第1絕對值)。
於半導體發光元件111中，由金屬層形成之階差亦被第1絕緣層81平坦化。半導體發光元件111中亦可獲得較高之絕緣性。可獲得較高之耐受電壓。
於半導體發光元件111中，第2絕對值小於第2金屬層52之厚度t52。第2絕對值例如為第2金屬層52之厚度t52之1/2以下。第2絕對值較佳為例如超過第2金屬層52之厚度t52之0倍且為1/5倍以下。
第1絕對值與第2絕對值之差之絕對值較佳為第2金屬層52之厚度t52之1/2倍以上且1.2倍以下。第1絕對值較佳為第2金屬層52之厚度t52之1/2倍以上且1.2倍以下。
第4絕對值小於第2金屬層52之厚度t52。第4絕對值例如為第2金屬層52之厚度t52之1/2以下。第4絕對值較佳為例如超過第2金屬層52之厚度t52之0倍且為1/5倍以下。
第3絕對值與第4絕對值之差之絕對值較佳為第2金屬層52之厚度t52之1/2倍以上且1.2倍以下。第3絕對值較佳為第2金屬層52之厚度 t52之1/2倍以上且1.2倍以下。
(第2實施形態)
圖8A及圖8B係例示第2實施形態之半導體發光元件之模式性剖視圖。
圖9係例示第2實施形態之半導體發光元件之模式性俯視圖。
圖8A係圖9之B1-B2線剖視圖。圖8B放大表示圖8A之一部分AP。圖9係自圖8A所示之箭頭AA之方向觀察之俯視圖。於圖9中，以虛線表示透視一部分要素之狀態。
如圖8A、圖8B及圖9所示，本實施形態之半導體發光元件120包含基體70、第1半導體層10、第2半導體層20、第3半導體層30、第1導電層50、第1絕緣層81及第2絕緣層82。
第1半導體層10與基體70於第1方向D1上相隔。第1半導體層10包含第1半導體區域10p及第2半導體區域10q。第2半導體區域10q於與第1方向D1交叉之方向(例如第2方向D2)上與第1半導體區域10p並排。第1半導體層10包含第1導電型區域11(參照圖5)。
第2半導體層20設置於第2半導體區域10q與基體70之間。第2半導體層20為第2導電型。
第3半導體層30設置於第1半導體層10與第2半導體層20之間。
第1半導體層10、第2半導體層20及第3半導體層30包含於積層體15。第1半導體層10、第2半導體層20及第3半導體層30可應用關於半導體發光元件110所說明之構成(材料及厚度等)。
第1絕緣層81設置於第1半導體區域10p與基體70之間、及第2半導體層20與基體70之間。第2絕緣層82設置於第1絕緣層81與基體70之間。
該例中，於第2絕緣層82與基體70之間設置有第3金屬層73(例如接合層)。
例如，第2半導體區域10q之厚度較第1半導體區域10p之厚度厚。進而，於第2半導體區域10q與基體70之間設置有第2半導體層20及第3半導體層30。因此種厚度差以及第2半導體層20及第3半導體層30而形成階差。於本實施形態中，利用第1絕緣層81緩和此種階差。
如圖8B所示，第1絕緣層81具有於第1方向D1上與第2半導體區域10q重疊之第1位置p1上之厚度(第1厚度t1)。第1絕緣層81具有於第1方向D1上與第1半導體區域10p重疊之第2位置p2上之厚度(第2厚度t2)。第1厚度t1較第2厚度t2薄。
第2絕緣層82具有第1位置p1上之厚度(第3厚度t3)。第2絕緣層82具有第2位置p2上之厚度(第4厚度t4)。第3厚度t3與第4厚度t4之差之絕對值(第2絕對值)小於第1厚度t1與第2厚度t2之差之絕對值(第1絕對值)。
由於利用第1絕緣層81縮小了階差，因此第2絕緣層82中上述不連續部分之產生被抑制。藉此，本實施形態中可獲得較高之絕緣性。可獲得較高之耐受電壓。
於半導體發光元件120中，第2絕對值小於積層體15之階差s15。第2絕對值為積層體15之階差s15之1/2以下。第2絕對值較佳為超過積層體15之階差s15之0倍且為1/5倍以下。
階差s15例如為第1半導體區域10p與基體70之間之距離和第2半導體層20與基體70之間之距離之差之絕對值。階差s15例如與第1半導體層10中之階差(第2半導體區域10q之厚度與第1半導體區域10p之厚度之差之絕對值)、第3半導體層30之厚度及第2半導體層20之厚度之合計相對應。
第1絕對值與第2絕對值之差之絕對值較佳為積層體15之階差s15之1/2倍以上且1.2倍以下。第1絕對值較佳為積層體15之階差s15之1/2倍以上且1.2倍以下。
半導體發光元件120中進而包含第1焊墊45、第2焊墊55、第1導電層50及第2導電層42。
第2導電層42之一部分(第3導電部分42a)配置於基體70與第1半導體區域10p之間。第2導電層42之上述一部分(第3導電部分42a)與第1半導體區域10p電連接。
在第1焊墊45與基體70之間配置第2導電層42之另一部分(第4導電部分42b)。第1焊墊45與第2導電層42之上述另一部分(第4導電部分42b)電連接。第2導電層42例如使用Al/Ti之積層膜(例如，厚度為約1μm)。
第1導電層50之一部分(第1導電部分50a)配置於第2半導體層20與基體70之間。第1導電層50之另一部分(第2導電部分50b)配置於第2焊墊55與基體70之間。第2焊墊55與第1導電層50之上述另一部分(第2導電部分50b)電連接。
於該例中，第1導電層50包含第1金屬層51及第2金屬層52。第1金屬層51設置於第2金屬層52之一部分52a與第2半導體層20之間。第1導電層50之第1導電部分50a包含第1金屬層51及第2金屬層52之一部分52a。第1導電層50之第2導電部分50b包含第2金屬層52之另一部分52b。
於半導體發光元件120中，第2金屬層52之一部分於第1方向D1上與第2導電層42重疊。於第2金屬層52與第2導電層42之間設置有絕緣膜83b。於第3半導體層30之側面與絕緣膜83b之間、及第2半導體層20之側面與絕緣膜83b之間設置絕緣膜83a。絕緣膜83a及絕緣膜83b包含於第3絕緣層83。
進而設置有絕緣膜87。絕緣膜87設置於積層體15之側面15s。絕緣膜87覆蓋積層體15之側面15s。
第1半導體層10具有第3半導體層30側之第1面10a及第2面10b。第 2面10b為與第1面為相反側之面。於第2面10b設置有凹凸10dp。
第1導電層50與第2面10b之間之距離為1.5μm以上且30μm以下。即，半導體發光元件120為Thin Film型LED。
第1焊墊之至少一部分於與第1方向D1交叉之方向(例如第2方向D2)上，與包含第1半導體層10、第3半導體層30及第2半導體層20之積層體15之至少一部分重疊。
第2焊墊55之至少一部分於與第1方向D1交叉之方向(例如第2方向D2)上與積層體15之至少一部分重疊。
圖10係例示第2實施形態之半導體發光元件之模式性剖視圖。
圖10放大表示圖8A之一部分AP。
如圖10所示，於半導體發光元件120中，由絕緣層83而形成階差。第1絕緣層81係緩和該階差。
即，半導體發光元件120包含基體70、第1半導體層10、第3絕緣層83、第1絕緣層81及第2絕緣層82。
第3絕緣層83設置於第1半導體層10之一部分(第2半導體區域10q)與基體70之間。
第1絕緣層81設置於第3絕緣層83與基體70之間、及第1半導體層10之另一部分(第1半導體區域10p)與基體70之間。
第2絕緣層82設置於第1絕緣層81與基體70之間。
於此情形時，第1絕緣層81亦具有於自基體70朝向第1半導體層10之第1方向D1上與第3絕緣層83重疊之第1位置p1上之厚度(第1厚度t1)。第1絕緣層81具有於第1方向D1上不與第3絕緣層83重疊之第2位置p2上之厚度(第2厚度t2)。第1厚度t1較第2厚度t2更薄。
第2絕緣層82具有第1位置p1上之厚度(第3厚度t3)。第2絕緣層82具有第2位置p2上之厚度(第4厚度t4)。第3厚度t3與第4厚度t4之差之絕對值(第2絕對值)小於第1厚度t1與第2厚度t2之差之絕對值(第1絕對 值)。
於半導體發光元件120中，利用第1絕緣層81來緩和由第3絕緣層83形成之階差。因此，第2絕緣層82中，上述不連續部分之發生受到抑制。藉此，於本實施形態中可獲得較高之絕緣性。可獲得較高之耐受電壓。
第2絕對值小於第3絕緣層83之厚度t83。第2絕對值為第3絕緣層83之厚度t83之1/2以下。第2絕對值較佳為超過第3絕緣層83之厚度t83之0倍且為1/5倍以下。
第1絕對值與第2絕對值之差之絕對值較佳為第3絕緣層83之厚度t83之1/2倍以上且1.2倍以下。第1絕對值較佳為第3絕緣層83之厚度t83之1/2倍以上且1.2倍以下。
於半導體發光元件120中，以覆蓋由第3絕緣層83形成之階差之方式設置有第1導電層50(第2金屬層52)。第2金屬層52之與第1絕緣層81相接之面具有反映出第3絕緣層83之階差之階差。第1絕緣層81緩和了該第2金屬層52之階差。如此，亦可於導致階差之層(第3絕緣層83)與第1絕緣層81之間設置其他層(第2金屬層52)。
圖11A及圖11B係例示第2實施形態之另一半導體發光元件之模式性剖視圖。
圖11B放大表示圖11A之一部分AP。
本實施形態之另一半導體發光元件121亦包含基體70、第1半導體層10、第2半導體層20、第3半導體層30、第1導電層50、第1絕緣層81及第2絕緣層82。於半導體發光元件121中，以下構成與半導體發光元件120不同。除此以外，可應用關於半導體發光元件120及半導體發光元件110所說明之構成。
於半導體發光元件121中設置有電極46及金屬層47。電極46設置於第1半導體區域10p與基體70之間。電極46與第1半導體區域10p電連 接。
第1絕緣層81設置於積層體15之側面15s與基體70之間、第2半導體層20與基體70之間及第1導電層50與基體70之間。第2絕緣層82設置於第1絕緣層81與基體70之間。
金屬層47設置於電極46與基體70之間及第2絕緣層82與基體70之間。金屬層47連接於電極46。金屬層47之一部分設置於第1焊墊45與基體70之間。
於該例中，設置有金屬層73(接合層)。金屬層73設置於金屬層47與基體70之間。
於此情形時，亦為第1方向D1上與第2半導體區域10q重疊之第1位置p1上之第1絕緣層81之第1厚度t1較第1方向D1上與第1半導體區域10p重疊之第2位置p2上之第1絕緣層81之第2厚度t2薄。
第1位置p1上之第2絕緣層82之第3厚度t3與第2位置p2上之第2絕緣層82之第4厚度t4之差之絕對值(第2絕對值)小於第1厚度t1與第2厚度t2之差之絕對值(第1絕對值)。於此情形時，亦可獲得較高之絕緣性，且可獲得較高之耐受電壓。
於半導體發光元件121中，第2絕對值小於積層體15之階差s15。第2絕對值為積層體15之階差s15之1/2以下。第2絕對值較佳為超過積層體15之階差s15之0倍且為1/5倍以下。第1絕對值與第2絕對值之差之絕對值較佳為積層體15之階差s15之1/2倍以上且1.2倍以下。第1絕對值較佳為積層體15之階差s15之1/2倍以上且1.2倍以下。
於上述各實施形態中，第1絕緣層81中之厚度差大於第2絕緣層82中之厚度差。關於該差，以下進行說明。
圖12係例示實施形態之半導體發光元件之模式性剖視圖。
如圖12所示，實施形態之半導體發光元件150包含基體70、第1層60、第1絕緣層81及第2絕緣層82。
第1層60於第1方向D1上與基體70相隔。第1層60包含第1區域61及第2區域62。第2區域62於與第1方向D1交叉之方向上與第1區域61並排。
第1區域61與基體70之間之距離(第1距離d1)較第2區域62與基體70之間之距離(第2距離d2)短。例如，第1區域61具有沿著第1方向D1之長度t61(厚度)。第2區域62具有沿著第1方向D1之長度t62(厚度)。長度t61(厚度)大於長度t62(厚度)。第1層60亦可為包含複數層膜之積層膜。
第1絕緣層81設置於第1區域61與基體70之間及第2區域62與基體70之間。
第2絕緣層82設置於第1絕緣層81與基體70之間。
第1方向D1上與第1區域61重疊之第1位置p1上之第1絕緣層81之第1厚度t1較第1方向D1上與第2區域62重疊之第2位置p2上之第1絕緣層81之第2厚度t2薄。
第1位置p1上之第2絕緣層82之第3厚度t3與第2位置p2上之第2絕緣層82之第4厚度t4之差之第2絕對值小於第1厚度t1與第2厚度t2之差之第1絕對值。
於半導體發光元件150中，亦為利用第1絕緣層81來緩和第1層60之階差。因此，第2絕緣層82中上述不連續部分之產生被抑制。藉此，於本實施形態中可獲得較高之絕緣性。可獲得較高之耐受電壓。
於半導體發光元件150中，第2絕對值小於第1層60之階差(第1距離d1與第2距離d2之差之絕對值)。第2絕對值為第1層60之階差之1/2以下。第2絕對值較佳為超過第1層60之階差之0倍且為1/5倍以下。第1絕對值與第2絕對值之差之絕對值較佳為第1層60之階差之1/2倍以上且1.2倍以下。第1絕對值較佳為第1層60之階差之1/2倍以上且1.2倍以下。
於已說明過之半導體發光元件110及111中，例如，第1層60之第1區域61與積層有第2半導體層20與第1導電層50之部分相對應。第2區域62與第2半導體層20(未積層第1導電層50之部分)相對應。於半導體發光元件110及111中，第1區域61亦可包含第1金屬層51。於半導體發光元件110及111中，第1區域61亦可包含第2金屬層52。
於已說明過之半導體發光元件120中，例如，第1區域61與第1半導體層10之第2半導體區域10q、第2半導體層20及第3半導體層30相對應(參照圖8B)。第2區域62與第1半導體區域10p相對應。於半導體發光元件120中，例如，亦可為第1區域61與積層有第2半導體層20與第3絕緣層83之部分相對應，第2區域62與第2半導體層20(未積層第3絕緣層83之部分)相對應(參照圖10)。
於已說明過之半導體發光元件121中，例如，第1區域61與第2半導體區域10q、第2半導體層20及第3半導體層30相對應。第2區域62與第1半導體區域10p相對應。於半導體發光元件121中，例如，亦可為第1區域61與第2半導體層20及第1導電層50相對應，第2區域62為與第2半導體層20(未積層第1導電層50之部分)相對應。
進而，於實施形態中，亦可為第1區域61與第2導電層42及電極46中之至少任一者及第1半導體層10相對應。亦可為第2區域62與第1半導體層10(未積層第2導電層42或電極46之部分)相對應。
作為第1層60，使用導電層、半導體層及絕緣層中之任一者。亦可於第1層60與第1絕緣層81之間設置其他層。
(第3實施形態)
圖13係例示第3實施形態之半導體發光元件之模式性剖視圖。
如圖13所示，於本實施形態之半導體發光元件160中，第1絕緣層81包含第1膜81a及第2膜81b。於該例中，第2絕緣層82包含第3膜82a及第4膜82b。
第1膜81a含有氧化矽。第2膜81b設置於第1膜81a與第2絕緣層82之間。第2膜81b含有氮化矽及氧化鋁中之至少任一者。
第3膜82a含有氧化矽。第4膜82b設置於第3膜82a與第1絕緣層81之間。即，第4膜82b設置於第3膜82a與第2膜81b之間。第4膜82b含有氮化矽及氧化鋁中之至少任一者。
例如，第2膜81b及第4膜82b含有氮化矽。於此情形時，在第1絕緣層81及第2絕緣層82中，例如應用氧化矽/氮化矽/氧化矽(例如SiO2/SiNx/SiO2)之構成。
例如，第2膜81b及第4膜82b含有氧化鋁。於此情形時，在第1絕緣層81及第2絕緣層82中，例如應用氧化矽/氧化鋁/氧化矽(例如SiO2/Al2O3/SiO2)之構成。
進而，亦可於2層氧化矽膜之間設置含有氮化矽及氧化鋁中之至少任一者之膜。
根據本案發明者之實驗可知，作為絕緣層，例如與氧化矽之單膜或氧化矽膜之積層膜相比，氧化矽/氮化矽/氧化矽、及氧化矽/氧化鋁/氧化矽等之積層膜(不同材料之積層膜)中可獲得較高之耐受電壓。
例如，SiO2之單膜(厚度約4μm)中之耐受電壓為700V~1100V。
另一方面，SiO2(厚度0.05μm)/SiNx(厚度約4μm)/SiO2(厚度0.05μm)之積層膜中之交流耐受電壓為約1400V~2100V。氧化矽/氧化鋁/氧化矽之積層膜中亦可獲得相同之高耐受電壓。
例如，根據Poole-Frenkel(普爾-弗蘭克)效應，施加高電壓時之介電膜內之漏電流值依存於介電膜之厚度、介電體之相對介電常數及介電體之障壁高度。障壁高度強烈依存於介電體之品質。若品質較低，則介電體內易出現如次頻帶般之雜質能階，從而障壁高度變低。結果漏電流容易流動。
氧化矽因障壁高度較高，因此漏電流難以流動。因此，耐受電壓依存於擊穿(breakdown)。另一方面，於氮化矽或氧化鋁中，障壁高度較低，漏電流易於流動。因此，電場集中被抑制，而難以產生擊穿。如此，氧化矽與氮化矽中，特性不同。氧化矽與氧化鋁中，特性不同。
於本實施形態中，將含有氧化矽之第1膜81a與含有氮化矽及氧化鋁之第2膜81b組合。藉此，可藉由適度之漏電流抑制擊穿，並且獲得較高之耐受電壓。
如此，於本實施形態中，藉由使用包含不同材料之上述積層膜，可獲得更高之耐受電壓。
半導體發光元件160中之第1絕緣層81及第2絕緣層82例如以如下方式形成。
於第1層60之形成有階差之面之上形成氧化矽膜(例如厚度0.05μm)作為第1膜81a。於第1膜81a之上形成成為第2膜82a之氮化矽膜(例如厚度3μm)。使該氮化矽膜之表面平坦化。該平坦化例如使用已說明過之使用犧牲膜80r及回蝕之方法。亦可進行CMP。經平坦化後之氮化矽膜之厚度為約2μm。此後，形成成為第4膜82b之氮化矽膜(例如厚度2μm)。於第4膜82b之上形成成為第3膜82a之氧化矽膜(例如厚度0.05μm)。
於半導體發光元件160中，第1位置p1上之第2膜81b之第9厚度t9較第2位置p2上之第2膜81b之第10厚度t10薄。
例如，第2絕對值(第3厚度t3與第4厚度t4之差之絕對值)小於第9厚度t9與第10厚度t10之差之絕對值。
利用第2膜81b來緩和階差。因此，第2絕緣層82中上述不連續部分之產生被抑制。藉此，於本實施形態中可獲得較高之絕緣性。可獲得較高之耐受電壓。
圖14A及圖14B係例示第3實施形態之另一半導體發光元件之模式性剖視圖。
如圖14A及圖14B所示，半導體發光元件110a及111a係於已說明過之半導體發光元件110及111各自之第1絕緣層81設置有第1膜81a及第2膜81b。於第2絕緣層82設置有第3膜82a及第4膜82b。
圖15A及圖15B係例示第3實施形態之另一半導體發光元件之模式性剖視圖。
如圖15A及圖15B所示，半導體發光元件120a及121a係於已說明過之半導體發光元件120及121各自之第1絕緣層81設置有第1膜81a及第2膜81b。於第2絕緣層82設置有第3膜82a及第4膜82b。
於半導體發光元件110a、111a、120a及121a中，亦可藉由使用包含不同材料之上述積層膜而獲得更高之耐受電壓。
圖16、圖17A、圖17B、圖18A及圖18B係例示第3實施形態之另一半導體發光元件之模式性剖視圖。
如該等圖所示，於本實施形態之另外之半導體發光元件160b、110b、111b、120b及121b中，第2絕緣層82為單一之膜。除此以外與半導體發光元件160、110a、111a、120a及121a相同。半導體發光元件160b、110b、111b、120b及121b中亦可獲得較高之耐受電壓。
(第4實施形態)
圖19係例示第4實施形態之半導體發光元件之模式性剖視圖。
如圖19所示，本實施形態之半導體發光元件170係於已說明過之第1絕緣層81及第2絕緣層82之位置設置有絕緣性之第1膜81a、第2膜81b及第3膜82a。並且，該等膜之剖面形狀依照第1導電層50之剖面形狀。即，第1導電層50之階差反映於該等絕緣膜上。
第1膜81a含有氧化矽。第2膜81b設置於第1膜81a與第3膜82a之間。第2膜81b含有氮化矽及氧化鋁中之至少任一者。另一方面，第2 絕緣層例如含有氧化矽。
即，應用氧化矽/氮化矽/氧化矽、或氧化矽/氧化鋁/氧化矽之構成。如上所述，該等積層膜中可獲得較高之耐受電壓。根據半導體發光元件170，可提供能提高耐受電壓之半導體發光元件。亦可於2層氧化矽膜之間設置含有氮化矽及氧化鋁中之至少任一者之膜。
根據上述實施形態，可提供能提高耐受電壓之半導體發光元件。
再者，於本說明書中，所謂「氮化物半導體」包含在BxInyAlZGa1-x-y-zN(0≦x≦1、0≦y≦1、0≦z≦1、x+y+z≦1)之化學式中使組成比x、y及z於各自之範圍內變化之所有組成之半導體。又，進而如下半導體亦包含於「氮化物半導體」中：在上述化學式中進而含有N(氮)以外之V族元素之半導體、進而含有為了控制導電型等各種物性而添加之各種元素之半導體、及進而含有意外含有之各種元素之半導體。
再者，於本案說明書中，「垂直」及「平行」並非僅為嚴格之垂直及嚴格之平行，例如進而包含製造步驟中之偏差等，只要為實質上垂直及實質上平行即可。
以上，一面參照具體例，一面對本發明之實施形態進行了說明。但是，本發明並不限定於該等具體例。例如，關於半導體發光元件中所包含之第1半導體層、第2半導體層、第3半導體層、第1導電層、第2導電層、第1焊墊、第2焊墊、金屬層、絕緣層及金屬膜等各要素之具體構成，只要藉由業者自公知之範圍中適當選擇而可同樣地實施本發明，並獲得同樣之效果，便亦包含於本發明之範圍內。
又，將各具體例中之任意2個以上之要素於技術上可行之範圍內組合所得之發明只要包含本發明之主旨，便亦包含於本發明之範圍內。
此外，基於上文中作為本發明之實施形態而敍述之半導體發光元件，業者可適當進行設計變更而實施之所有半導體發光元件只要包含本發明之主旨，便亦屬於本發明之範圍。
此外，於本發明之思想範疇內，只要為業者，便能夠想到各種變更例及修正例，且應當瞭解該等變更例及修正例亦屬於本發明之範圍。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態加以實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
10‧‧‧第1半導體層
10a‧‧‧第1面
10b‧‧‧第2面
10dp‧‧‧凸部
15‧‧‧積層體
15s‧‧‧側面
20‧‧‧第2半導體層
20a‧‧‧第1部分
20b‧‧‧第2部分
30‧‧‧第3半導體層
45‧‧‧第1焊墊
50‧‧‧第1導電層
50a‧‧‧第1導電部分
50b‧‧‧第2導電部分
51‧‧‧第1金屬層
52‧‧‧第2金屬層
52a‧‧‧一部分
52b‧‧‧一部分
55‧‧‧第2焊墊
70‧‧‧基體
73‧‧‧第3金屬層
81‧‧‧第1絕緣層
82‧‧‧第2絕緣層
87‧‧‧絕緣膜
110‧‧‧半導體發光元件
AA‧‧‧箭頭
AP‧‧‧一部分
D1‧‧‧第1方向
D2‧‧‧第2方向
t15‧‧‧距離

Claims (20)

  1. 一種半導體發光元件，其具備：基體；第1半導體層，其包含第1導電型區域；第2導電型之第2半導體層，其設置於上述第1半導體層與上述基體之間；第3半導體層，其設置於上述第1半導體層與上述第2半導體層之間；第1導電層，其設置於上述第2半導體層之一部分與上述基體之間，且與上述第2半導體層電連接；第1絕緣層，其設置於上述第2半導體層之另一部分與上述基體之間、及上述第1導電層與上述基體之間；及第2絕緣層，其設置於上述第1絕緣層與上述基體之間；且於自上述第2半導體層朝向上述第1半導體層之第1方向上與上述第1導電層重疊之第1位置上之上述第1絕緣層之第1厚度，較於上述第1方向上不與上述第1導電層重疊之第2位置上之上述第1絕緣層之第2厚度更薄，上述第1位置上之上述第2絕緣層之第3厚度與上述第2位置上之上述第2絕緣層之第4厚度之差之第2絕對值，小於上述第1厚度與上述第2厚度之差之第1絕對值。
  2. 如請求項1之半導體發光元件，其中上述第2絕對值小於上述第1導電層之厚度。
  3. 如請求項1之半導體發光元件，其中上述第2絕對值為上述第1導電層之厚度之1/2以下。
  4. 如請求項1之半導體發光元件，其中上述第1絕對值與上述第2絕 對值之差之絕對值為上述第1導電層之厚度之1/2倍以上且1.2倍以下。
  5. 如請求項1之半導體發光元件，其進而具備：第1焊墊、及第2焊墊，且於上述第1焊墊與上述第3半導體層之間配置上述第1半導體層，上述第1焊墊與上述第1半導體層電連接，上述第1導電層之一部分配置於上述第2半導體層之上述一部分與上述基體之間，上述第1導電層之另一部分配置於上述第2焊墊與上述基體之間，上述第2焊墊與上述第1導電層之上述另一部分電連接。
  6. 如請求項5之半導體發光元件，其中上述第1焊墊與上述第1導電層之間之距離為1.5微米以上且30微米以下。
  7. 如請求項5之半導體發光元件，其中上述第2焊墊之至少一部分於與上述第1方向交叉之方向上，與包含上述第1半導體層、上述第3半導體層及上述第2半導體層之積層體之至少一部分重疊。
  8. 如請求項5之半導體發光元件，其中上述第1導電層包含第1金屬層及第2金屬層，上述第1金屬層設置於上述第2金屬層之一部分與上述第2半導體層之間，於上述第1方向上與上述第1金屬層重疊之第3位置上之上述第1絕緣層之第5厚度，較於上述第1方向上與上述第1導電層重疊且不與上述第1金屬層重疊之第4位置上之上述第1絕緣層之第6厚度更薄，且 上述第3位置上之上述第2絕緣層之第7厚度與上述第4位置上之上述第2絕緣層之第8厚度之差之第4絕對值，小於上述第5厚度與上述第6厚度之差之第3絕對值。
  9. 如請求項8之半導體發光元件，其中上述第4絕對值小於上述第1金屬層之厚度。
  10. 如請求項5之半導體發光元件，其中上述第1導電層包含第1金屬層及第2金屬層，上述第1金屬層之一部分設置於上述第2金屬層與上述第2半導體層之間，於上述第1方向上與上述第1金屬層之上述一部分重疊之第3位置上之上述第1絕緣層之第5厚度，較於上述第1方向上與上述第1金屬層重疊且不與上述第2金屬層重疊之第4位置上之上述第1絕緣層之第6厚度薄，且上述第3位置上之上述第2絕緣層之第7厚度與上述第4位置上之上述第2絕緣層之第8厚度之差之第4絕對值，小於上述第5厚度與上述第6厚度之差之第3絕對值。
  11. 如請求項10之半導體發光元件，其中上述第4絕對值小於上述第2金屬層之厚度。
  12. 如請求項8之半導體發光元件，其中上述第3絕對值與上述第4絕對值之差之絕對值為上述第1金屬層厚度之1/2倍以上且1.2倍以下。
  13. 如請求項8之半導體發光元件，其中上述第1導電層之一部分包含上述第1金屬層及上述第2金屬層之上述一部分，上述第1導電層之上述另一部分包含上述第2金屬層之另一部分。
  14. 一種半導體發光元件，其具備： 基體；第1半導體層，其與上述基體於第1方向相隔，包含第1半導體區域及於與上述第1方向交叉之方向上與上述第1半導體區域並排之第2半導體區域，且包含第1導電型區域；第2導電型之第2半導體層，其設置於上述第2半導體區域與上述基體之間；第3半導體層，其設置於上述第1半導體層與上述第2半導體層之間；第1絕緣層，其設置於上述第1半導體區域與上述基體之間、及上述第2半導體層與上述基體之間；及第2絕緣層，其設置於上述第1絕緣層與上述基體之間；且於上述第1方向上與上述第2半導體區域重疊之第1位置上之上述第1絕緣層之第1厚度，較於上述第1方向上與上述第1半導體區域重疊之第2位置上之上述第1絕緣層之第2厚度更薄，上述第1位置上之上述第2絕緣層之第3厚度與上述第2位置上之上述第2絕緣層之第4厚度之差之第2絕對值，小於上述第1厚度與上述第2厚度之差之第1絕對值。
  15. 如請求項14之半導體發光元件，其進而具備：第1焊墊、第2焊墊、第1導電層、及第2導電層，且上述第2導電層之一部分配置於上述基體與上述第1半導體區域之間，上述第2導電層之上述一部分與上述第1半導體區域電連接，於上述第1焊墊與上述基體之間配置上述第2導電層之另一部 分，上述第1焊墊與上述第2導電層之上述另一部分電連接，上述第1導電層之一部分配置於上述第2半導體層與上述基體之間，上述第1導電層之另一部分配置於上述第2焊墊與上述基體之間，且上述第2焊墊與上述第1導電層之上述另一部分電連接。
  16. 如請求項14之半導體發光元件，其中上述第1半導體層具有上述第3半導體層之側之第1面、及與上述第1面為相反側之第2面，上述第1導電層與上述第2面之間之距離為1.5微米以上且30微米以下。
  17. 如請求項14之半導體發光元件，其中上述第1焊墊之至少一部分於與上述第1方向交叉之方向上，與包含上述第1半導體層、上述第3半導體層及上述第2半導體層之積層體之至少一部分重疊。
  18. 一種半導體發光元件，其具備：基體；第1層，其與上述基體於第1方向相隔，包含第1區域及於與上述第1方向交叉之方向上與上述第1區域並排之第2區域，且上述第1區域與上述基體之間之距離較上述第2區域與上述基體之間之距離更短；第1絕緣層，其設置於上述第1區域與上述基體之間、及上述第2區域與上述基體之間；及第2絕緣層，其設置於上述第1絕緣層與上述基體之間；且於自上述基體朝向上述第1層之第1方向上與上述第1區域重疊之第1位置上之上述第1絕緣層之第1厚度，較於上述第1方向上 與上述第2區域重疊之第2位置上之上述第1絕緣層之第2厚度更薄，上述第1位置上之上述第2絕緣層之第3厚度與上述第2位置上之上述第2絕緣層之第4厚度之差之第2絕對值小於上述第1厚度與上述第2厚度之差之第1絕對值。
  19. 如請求項1至18中任一項之半導體發光元件，其中上述第1絕緣層包含：第1膜，其含有氧化矽；及第2膜，其設置於上述第1膜與上述第2絕緣層之間，含有氮化矽及氧化鋁之至少任一種；且上述第2絕緣層包含：第3膜，其含有氧化矽；及第4膜，其設置於上述第3膜與上述第1絕緣層之間，含有氮化矽及氧化鋁之至少任一種。
  20. 如請求項19之半導體發光元件，其中上述第1位置上之上述第2膜之第9厚度較上述第2位置上之上述第2膜之第10厚度更薄。
TW104141806A 2015-03-09 2015-12-11 半導體發光元件 TW201705531A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015046077A JP2016167504A (ja) 2015-03-09 2015-03-09 半導体発光素子

Publications (1)

Publication Number Publication Date
TW201705531A true TW201705531A (zh) 2017-02-01

Family

ID=56887970

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104141806A TW201705531A (zh) 2015-03-09 2015-12-11 半導體發光元件

Country Status (4)

Country Link
US (1) US20160268474A1 (zh)
JP (1) JP2016167504A (zh)
CN (1) CN105957940A (zh)
TW (1) TW201705531A (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5423390B2 (ja) * 2009-12-26 2014-02-19 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子及びその製造方法
JP6013931B2 (ja) * 2013-02-08 2016-10-25 株式会社東芝 半導体発光素子
JP6479308B2 (ja) * 2013-08-09 2019-03-06 ソニー株式会社 面発光レーザ素子及びその製造方法

Also Published As

Publication number Publication date
JP2016167504A (ja) 2016-09-15
US20160268474A1 (en) 2016-09-15
CN105957940A (zh) 2016-09-21

Similar Documents

Publication Publication Date Title
JP7307662B2 (ja) 半導体発光素子および半導体発光素子の製造方法
US20110175130A1 (en) Light emitting device and method of manufacturing the same
US20060202227A1 (en) Vertical type nitride semiconductor light emitting diode
TW201314960A (zh) 氮化物半導體元件及其製造方法
US9293657B2 (en) Semiconductor light emitting device
EP2922102A1 (en) Semiconductor light emitting element
JP2011517851A (ja) 両側パッシベーションを有する半導体発光デバイス
US20220013690A1 (en) Semiconductor light-emitting device and method of manufacturing semiconductor light-emitting device
TW202147639A (zh) 半導體發光元件以及半導體發光元件的製造方法
TW202147638A (zh) 半導體發光元件以及半導體發光元件的製造方法
JP2012038950A (ja) 半導体発光素子及びその製造方法
TW201635581A (zh) 半導體發光元件
TWI474501B (zh) 光電半導體本體及製造光電半導體本體之方法
US9006013B2 (en) Method for manufacturing semiconductor light emitting device and semiconductor light emitting device wafer
US20140264413A1 (en) Semiconductor light emitting element, light emitting device, and method for manufacturing semiconductor light emitting element
US20240021749A1 (en) Method for manufacturing light-emitting element and light-emitting element
US9590009B2 (en) Semiconductor light emitting element
TWI591847B (zh) Semiconductor light emitting element
TW201705531A (zh) 半導體發光元件
US9231160B1 (en) Semiconductor light emitting element
WO2015190025A1 (en) Semiconductor light emitting element and method for manufacturing the same
WO2019093013A1 (ja) 半導体発光素子および半導体発光素子の製造方法
KR102051477B1 (ko) 반도체 발광소자의 제조방법
JP2024054527A (ja) 半導体発光素子および半導体発光素子の製造方法
JP2024054528A (ja) 半導体発光素子および半導体発光素子の製造方法