JP2016163189A - 画像処理装置、画像処理方法及び表示装置 - Google Patents

Abstract

【課題】入力画像を出力画像に変換する際の処理負荷を低減する
【解決手段】画像処理装置は、複数の画素の階調値を含む入力画像の画像データから、所定の順序で特定される対象画素の階調値を順次取得する取得手段と、対象画素の出力画像における座標を演算する第１演算手段と、対象画素の階調値から、第１演算手段により演算された座標における階調値を演算する第２演算手段と、出力画像に含まれる複数の画素を区分したブロック単位で当該複数の画素の階調値を記憶する記憶領域を有する内部記憶手段と、内部記憶手段のうち、第１演算手段により演算された座標に対応する記憶領域に、第２演算手段により演算された階調値を書き込む第１書込手段と、内部記憶手段のうち階調値の書き込みが揃ったブロックのデータを外部メモリーに書き込む第２書込手段とを有する。
【選択図】図１２

Description

本発明は、幾何補正に関する。

入力画像を任意の形状に変形して出力画像を得る技術が知られている。特許文献１には、投写面上に投写される映像の歪みを補正する補正処理をブロック映像データ毎に行うプロジェクターにおいて、画素補間に必要なブロック映像を予測してブロック映像記憶部に記憶させることにより、画素補間を行う際に改めて必要なブロック映像を読み出して記憶させる時間を短縮し、台形歪み補正処理の高速化を図ることが記載されている。

特開２０１１−１８８０５１号公報

特許文献１に記載の技術においては、補正後映像の画素値をライン方向に１画素ずつ特定していくために、補正前映像の画素値をライン方向に対して斜めに走査していた。そのため、特許文献１に記載の技術では、補正前映像を一旦格納するためのフレームバッファーが不可欠であるという問題があった。また、補正前映像を斜めに走査することに起因してフレームバッファーへのアクセス効率が低下するという問題があった。これに対し本発明は、入力画像を出力画像に変換する際の処理負荷を低減することを目的の一つとする。

本発明は、複数の画素の階調値を含む入力画像の画像データから、所定の順序で特定される対象画素の階調値を順次取得する取得手段と、前記対象画素の出力画像における座標を演算する第１演算手段と、前記対象画素の階調値から、前記第１演算手段により演算された座標における階調値を演算する第２演算手段と、前記出力画像に含まれる複数の画素を区分したブロック単位で当該複数の画素の階調値を記憶する記憶領域を有する内部記憶手段と、前記内部記憶手段のうち、前記第１演算手段により演算された座標に対応する記憶領域に、前記第２演算手段により演算された階調値を書き込む第１書込手段と、前記内部記憶手段のうち階調値の書き込みが揃ったブロックのデータを外部メモリーに書き込む第２書込手段とを有する画像処理装置を提供する。
この画像処理装置によれば、入力画像の画像データから対象画素の階調値が所定の順序で特定されない場合に比べて、入力画像を出力画像に変換する際の処理負荷が低減される。

別の好ましい態様において、前記外部メモリーの前記ブロックに対応する領域は、当該外部メモリーが走査される方向の長さが、当該方向に垂直な方向の長さに比べて長いことを特徴とする。
この画像処理装置によれば、外部メモリーのブロックに対応する領域について、外部メモリーが走査される方向の長さが、当該方向に垂直な方向の長さ以下である場合に比べて、外部メモリーからデータが読み出される際に必要となるバッファーの容量を小さくすることができる。

別の好ましい態様において、前記第２書込手段は、前記データを圧縮して前記外部メモリーに書き込み、前記内部記憶手段は、当該データの圧縮率が高くなると、一ブロックあたりの画素数が多くなるように前記記憶領域を制御することを特徴とする。
この画像処理装置によれば、記憶領域における一ブロックあたりの画素数がデータの圧縮率に関わらず一定である場合に比べて、外部メモリーにデータが書き込まれる際のアクセス効率が高くなる。

別の好ましい態様において、前記取得手段の前段にフレームバッファーを有しないことを特徴とする。
この画像処理装置によれば、フレームバッファーを節約することができる。

また本発明は、複数の画素の階調値を含む入力画像の画像データから、所定の順序で特定される対象画素の階調値を順次取得するステップと、前記対象画素の出力画像における座標を演算するステップと、演算された座標における階調値を、前記対象画素の階調値から演算するステップと、前記出力画像に含まれる複数の画素を区分したブロック単位で当該複数の画素の階調値を記憶する記憶領域のうち、演算された座標に対応する記憶領域に、演算された階調値を書き込むステップと、前記記憶領域のうち階調値の書き込みが揃ったブロックのデータを外部メモリーに書き込むステップとを有する画像処理方法を提供する。
この画像処理方法によれば、入力画像の画像データから対象画素の階調値が所定の順序で特定されない場合に比べて、入力画像を出力画像に変換する際の処理負荷が低減される。

また本発明は、上記画像処理装置を有する表示装置を提供する。
この表示装置によれば、入力画像の画像データから対象画素の階調値が所定の順序で特定されない場合に比べて、入力画像を出力画像に変換する際の処理負荷が低減される。

一実施形態に係る表示装置のハードウェア構成を例示する図。 比較例に係る幾何補正の概要を示す図。 比較例に係る幾何補正を実現するためのハードウェア構成。 本実施形態に係る幾何補正の概要を示す図。 本実施形態に係る画像処理回路のハードウェア構成。 幾何補正回路の機能構成を示すブロック図。 幾何補正回路の動作を示すフローチャート。 座標を演算する処理の具体例。 出力画像の階調値を記憶するバッファーメモリーの模式図。 フレームバッファーにおけるメモリー空間の構成の模式図。 画像データをフレームバッファーに書き込む様子を示す図。 幾何補正回路の機能構成を示すブロック図。

１．構成
図１は、一実施形態に係る表示装置１のハードウェア構成を例示する図である。この例で、表示装置１はプロジェクターである。表示装置１は、ＣＰＵ（Central Processing Unit）１００と、ＲＯＭ（Read Only Memory）１０１と、ＲＡＭ（Random Access Memory）１０２と、記憶部１０３と、ＩＦ（インターフェース）部１０４と、画像処理回路１０５と、投写ユニット１０６と、操作パネル１０７と、撮像部１０８とを有する。

ＣＰＵ１００は、表示装置１の各部を制御する制御装置である。ＲＯＭ１０１は、各種プログラム及びデータを記憶した不揮発性の記憶装置である。ＲＡＭ１０２は、データを記憶する揮発性の記憶装置であり、ＣＰＵ１００が処理を実行する際のワークエリアとして機能する。ＲＡＭ１０２は、画像をフレーム毎に記憶するフレームバッファーを有する。記憶部１０３は、データ及びプログラムを記憶する不揮発性の記憶装置、例えばＳＳＤ（Solid State Drive）である。

ＩＦ部１０４は、映像ソースとなる外部装置と信号又はデータのやりとりを仲介するインターフェースである。ＩＦ部１０４は、外部装置と信号又はデータのやりとりをするための端子（例えば、ＶＧＡ端子、ＵＳＢ端子、有線ＬＡＮインターフェース、Ｓ端子、ＲＣＡ端子、ＨＤＭＩ（High-Definition Multimedia Interface：登録商標）端子など）及び無線ＬＡＮインターフェースを備える。

画像処理回路１０５は、入力された映像信号（以下「入力映像信号」という）に所定の画像処理を施す画像処理装置である。この画像処理には、例えば幾何補正が含まれる。幾何補正は、画像の形状を変更する補正である。表示装置１の投写軸が投写面（スクリーン）に対して理想的な状態から傾いている場合、又はスクリーンが平面でない場合、スクリーンに映し出される画像は歪んだものとなる。幾何補正は、例えばこの歪みを補正するために行われる。なお、画像処理回路１０５における画像処理はこの他にも、サイズ変更などの処理を含んでいてもよい。画像処理回路１０５は、画像処理後の画像データをフレームバッファーに書き込む。画像処理回路１０５は、フレームバッファーに書き込まれた画像データを投写ユニット１０６に出力する。

投写ユニット１０６は、画像処理が施された映像信号に従って、スクリーンに画像を投写する。投写ユニット１０６は、光源、光変調器、及び光学系、並びにこれらの駆動回路を有する（いずれも図示略）。光源は、高圧水銀ランプ、ハロゲンランプ、若しくはメタルハライドランプなどのランプ、又はＬＥＤ（Light Emitting Diode）若しくはレーザーダイオードなどの固体光源を有する。光変調器は、光源から照射された光を映像信号に応じて変調する装置であり、例えば液晶パネルを有する。光学系は、光変調器により変調された光をスクリーンに投写する素子であり、例えばレンズ及びプリズムを有する。この例で、光変調器は、色成分毎に設けられている。具体的には、赤、緑、及び青の３原色のそれぞれについて個別に、光変調器が設けられている。各液晶パネルによって変調された光は光学系で合成され、スクリーンに投写される。

操作パネル１０７は、ユーザーが表示装置１に対し指示を入力するための入力装置であり、例えば、キーパッド、ボタン、又はタッチパネルを含む。撮像部１０８は、投写ユニット１０６により画像が投写されたスクリーンを撮像する。

図２は、比較例に係る幾何補正の概要を示す図である。図２において、左側の画像は幾何補正が行われる前の画像（以下「入力画像」という）を示し、右側の画像は幾何補正が行われた後の画像（以下「出力画像」という）を示す。図２では、出力画像のうち斜線で塗り潰された領域Ｄ１が入力画像に対応している。この例で、画像処理回路１０５は、出力画像における画素の階調値を所定の方向（図２では左上から右下）に向かって順次特定していく。具体的には、まず、出力画像において階調値特定の対象となる画素（ここで「対象画素」という）が特定される。次に、対象画素に対応する入力画像の画素位置が計算される。そして、計算された画素位置に対応する画素のデータが読み出され、このデータを用いて対象画素の階調値が決定される。結果的に、画像処理回路１０５は、入力画像を不特定の方向に走査していることになる。

図３は、比較例に係る幾何補正を実現するためのハードウェア構成を示すブロック図である。この例で、画像処理回路１０５は、前処理回路１０５１と、幾何補正回路１０５２と、後処理回路１０５３とを有する。また、ＲＡＭ１０２は、フレームバッファー１０２Ａとフレームバッファー１０２Ｂとを有する。前処理回路１０５１は、幾何補正回路１０５２の前段の回路であり、入力画像のサイズ変更などの所定の画像処理を行う。前処理回路１０５１は、画像処理後の画像データをフレームバッファー１０２Ａに書き込む。幾何補正回路１０５２は、幾何補正を行う回路である。幾何補正回路１０５２は、対象画素に対応する入力画素の画素位置を計算し、計算された画素位置に対応する画素のデータをフレームバッファー１０２Ａから読み出す。さらに幾何補正回路１０５２は、読み出したデータを用いて対象画素の階調値を算出し、算出した階調値を、フレームバッファー１０２Ｂのうち対象画素に対応する記憶領域に書き込む。後処理回路１０５３は、幾何補正回路１０５２の後段の回路であり、予め定められたドットクロックでフレームバッファー１０２Ｂから画像データを読み出して投写ユニット１０６に出力する。

上述の方法で幾何補正が行われる場合、幾何補正回路１０５２がフレームバッファー１０２Ａに書き込まれた画像データを不特定の方向に走査することから、幾何補正回路１０５２の前段にフレームバッファー１０２Ａが不可欠であり、また、フレームバッファー１０２Ａに対するアクセス効率が低下するという問題がある。さらに、入力画像の画像データを不特定の方向に走査するために、幾何補正回路１０５２における制御回路が複雑になるという問題もある。本発明に係る画像処理回路１０５は、幾何補正を行う際に、入力画像の画像データを所定の方向に走査することにより、このような問題に対処する。

図４は、本実施形態に係る幾何補正の概要を示す図である。この例で、画像処理回路１０５（画像処理装置の一例）は、入力画像のうち処理の対象となる画素（以下「対象画素」という）を所定の順序で（例えば左上から右下に向かって１画素ずつ順番に）特定する。画像処理回路１０５は、対象画素に対応する出力画像における画素位置を計算する。画像処理回路１０５は、フレームバッファー１０２Ｂのうち、計算された画素位置に対応する記憶領域に、対象画素のデータを書き込む。

図５は、本実施形態に係る画像処理回路１０５のハードウェア構成を示すブロック図である。図５では、幾何補正回路１０５２の前段にフレームバッファー１０２Ａを有しない点が図３に示した構成とは異なる。図４において、前処理回路１０５１は、画像処理後の画像データを幾何補正回路１０５２に出力する。幾何補正回路１０５２は、前処理回路１０５１から出力された画像に対して幾何補正を行い、幾何補正後の画像をフレームバッファー１０２Ｂに書き込む。

図６は、幾何補正回路１０５２の機能構成を示すブロック図である。幾何補正回路１０５２は、ラインバッファー１０５４と、座標演算部１０５５と、フィルタ演算部１０５６と、ブロック生成部１０５７とを有する。ラインバッファー１０５４には、前処理回路１０５１により出力された入力画像の画像データが１ライン分又は複数ライン分、書き込まれる。座標演算部１０５５は、入力画像における対象画素について、出力画像における画素位置（座標）を算出する。フィルタ演算部１０５６は、対象画素の階調値をラインバッファー１０５４から読み出し、座標演算部１０５５により算出された座標における階調値を演算する。

ブロック生成部１０５７は、出力画像の画像データをフレームバッファー１０２Ｂに書き込む。出力画像において、対象画素は行方向及び列方向に対して斜めに並ぶことが多い傾向にあるため、フレームバッファー１０２Ｂへの階調値の書き込みが画素毎に行われるとフレームバッファー１０２Ｂへのアクセス効率が低下する傾向にある。ブロック生成部１０５７は、フレームバッファー１０２Ｂへのアクセス効率の低下を防止するために、フレームバッファー１０２Ｂへの画像データの書き込みを、ブロック単位で行う。ここでいう「ブロック」とは、出力画像を空間的に複数の領域に分割した場合における各領域をいう。具体的には、ブロック生成部１０５７は、ブロック単位で出力画像の階調値を記憶する記憶領域を有する。ブロック生成部１０５７は、座標演算部１０５５により演算された座標に対応するブロックに、フィルタ演算部１０５６により演算された階調値を書き込む。ブロック生成部１０５７は、階調値の書き込みが揃ったブロックにおける画像データをフレームバッファー１０２Ｂに書き込む。

２．動作
図７は、幾何補正回路１０５２の動作を示すフローチャートである。以下の処理は、表示装置１の電源が投入されたことを契機に開始され、表示装置１が動作している間（すなわち表示装置１に対して映像信号が入力されている間）繰り返し行われる。なお、ラインバッファー１０５４への画像データの書き込みは、後述するステップＳ１における対象画素の特定に合わせて予め定められた周期で行われる。例えば、あるラインに含まれる全ての画素がステップＳ１において対象画素として特定されると、次に必要となるラインの画像データがラインバッファー１０５４に書き込まれる。

ステップＳ１において、幾何補正回路１０５２は、対象画素を特定する。具体的には、幾何補正回路１０５２は、入力画像の画像データを所定の方向に走査することにより、対象画素を順次特定する。

ステップＳ２において、幾何補正回路１０５２は、対象画素の出力画像における座標を演算する。幾何補正回路１０５２のメモリーには、予め、幾何補正を行うための座標の変換式（関数）が予め記憶されている。この関数で用いられるパラメーターはＣＰＵ１００により算出され、幾何補正回路１０５２のレジスターに書き込まれる。幾何補正回路１０５２は、この関数とパラメーターとを利用して、対象画素の頂点（例えば対象画素の４つの頂点）の出力画像における座標をそれぞれ算出し、算出された座標を頂点とする図形の中に、出力画像におけるいずれかの画素の中心点が含まれているか否かを判断する。図形の中に出力画像におけるいずれかの画素の中心点が含まれていると判断された場合、幾何補正回路１０５２は、当該中心点の座標を、対象画素の出力画像における座標として特定する。なお、図形の中に出力画像におけるいずれの画素の中心点も含まれていないと判断された場合、幾何補正回路１０５２は、対象画素の出力画像における座標を特定しない。この場合、幾何補正回路１０５２は、ステップＳ１及びステップＳ２の処理を繰り返し、次の対象画素について出力画像における座標を演算する。

図８は、座標を演算する処理の具体例を示す図である。図８は、入力画像と出力画像の一部を拡大した様子を示している。図８において、格子状に区切られた領域の各々は、入力画像及び出力画像の一画素分（１ピクセル分）に相当する。また、出力画像に示した白丸は、出力画像を構成する画素の中心点を表す。図８では、ｉ行ｊ列目の画素の座標を（ｊ，ｉ）と表現する。この例で、入力画像に含まれる画素Ａ１の頂点ａ１からａ４の出力画像における位置は、点ｂ１から点ｂ４である。点ｂ１からｂ４を頂点とする四角形の中には出力画像を構成する画素の中心点ｃ１が含まれている。したがって、幾何補正回路１０５２は、対象画素の座標（１，１）に対応する出力画像の座標として（３，２）を算出する。同様に、幾何補正回路１０５２は、対象画素の座標（２，１）に対応する出力画像の座標として（４，２）を算出する。別の例で、入力画像に含まれる画素Ａ３の頂点ａ５からａ８の出力画像における位置は、点ｂ５からｂ８である。点ｂ５からｂ８を頂点とする四角形の中には出力画像を構成する画素の中心点は含まれていない。したがって、入力画像の座標（３，１）に対応する出力画像の座標は算出されない。このように、ステップＳ２では、一部の対象画素について出力画像における座標が演算され、残りの対象画素については出力画像における座標は演算されない。

再び図７を参照する。ステップＳ３において、幾何補正回路１０５２は、対象画素の出力画像における階調値を演算する。具体的には、幾何補正回路１０５２は、対象画素と当該対象画素の周囲の画素の階調値をラインバッファー１０５４から読み出して畳み込み演算を行うことにより、ステップＳ２において演算された座標における階調値を演算する。なお、ここでいう「周囲の画素」とは、例えば対象画素の前後に位置する画素を指す。

ステップＳ４において、幾何補正回路１０５２は、演算された階調値を、内蔵しているバッファーメモリー（図示略）に書き込む。このバッファーメモリーは、複数のブロックに区分されている。各ブロックは、同じサイズの記憶領域を有する。ブロックは、出力画像の（入力画像における走査方向の）サイズ及びブロックのサイズに応じた数、設けられている。例えば、出力画像のサイズが横３２０画素×縦２４０画素である場合において各ブロックのサイズが横３２画素×縦８画素であるときは、バッファーメモリーは１０ブロック分の記憶領域を有する。幾何補正回路１０５２は、ステップＳ２において演算された座標に対応するブロックのうちこの座標に対応する記憶領域に、ステップＳ３において演算された階調値を書き込む。なお、出力画像のうち入力画像に対応する領域以外の領域（図４の例では領域Ｄ１以外の領域）の階調値については、固定値（例えば、階調値が０から２５５までの２５６段階で表される場合には黒に相当する「０」）がバッファーメモリーに別途書き込まれる。この書き込みは、例えば、図７に示す処理が開始される前に、又は、図７に示す処理と並行して行われる。また、この書き込みは、出力画像の左上から右下に向かって、出力画像の行方向に沿って行われる。

このバッファーメモリーの実装はどのようなものでもよいが、例えば以下のようなものである。このバッファーメモリーは、上述のブロックに相当する記憶領域に加え、このブロックの前段に記憶領域を有する。前段の記憶領域もブロックに区分されている。ここでは説明のため、前段のブロック及び後段のブロックをそれぞれ前段ブロック及び後段ブロックという。前段ブロックは後段ブロックと同じ画素幅に相当する記憶領域を有する。入力画像のデータはまず前段ブロックに書き込まれる。前段ブロックにおいて１行分のデータが揃うと、その行のデータが後段のブロックに書き込まれる。後段ブロックは、データの書き込みが完了したことを示すフラグを行毎に有している。前段ブロックから後段ブロックにデータが書き込まれると、その行のフラグは「書き込み完了」を示す値に書き替えられる（すなわちセットされる）。データの書き込みは画像の左上から右下に向かって行われるので、このフラグは必ず上から下に向かって順次セットされる。セットされたフラグがブロックの高さ（行数）分、揃うとそのブロックへのデータの書き込みが完了したことが分かる。

図９は、出力画像の階調値を記憶するバッファーメモリーＭの模式図である。この例で、バッファーメモリーＭは、出力画像を行方向において区分した１０ブロック分の記憶領域（ブロックＢ１からＢ１０）により構成されている。ブロックＢは、当該ブロックＢに対応するフレームバッファー１０２Ｂの領域について、フレームバッファー１０２Ｂが走査される方向（以下「走査方向」という）の長さが、当該走査方向に垂直な方向の長さに比べて長くなるように構成されている。これにより、走査方向の長さが走査方向に垂直な方向の長さ以下である場合に比べて、後処理回路１０５３がフレームバッファー１０２Ｂから画像データを読み出す際に必要となる内部バッファーの容量を小さくすることができる。図９では、フレームバッファー１０２Ｂが行方向に走査される場合におけるブロックＢのサイズを示しており、行方向の長さが列方向の長さに比べて長くなるように区分されている。

再び図７を参照する。ステップＳ５において、幾何補正回路１０５２は、階調値の書き込みが揃ったブロック（すなわち、全ての画素の階調値が書き込まれたブロック）があるか否かを判断する。具体的には、幾何補正回路１０５２は、セットされたフラグがブロックの高さ分揃っているか否かを判断する。例えば、ブロックのサイズが横３２画素×縦８画素であるときは、セットされたフラグが８行分揃っているか否かを判断する。階調値の書き込みが揃ったブロックがあると判断された場合（Ｓ５：ＹＥＳ）、幾何補正回路１０５２は、処理をステップＳ６に移行する。階調値の書き込みが揃ったブロックがないと判断された場合（Ｓ５：ＮＯ）、幾何補正回路１０５２は、処理をステップＳ１に移行する。

ステップＳ６において、幾何補正回路１０５２は、階調値の書き込みが揃ったブロックの画像データをフレームバッファー１０２Ｂに書き込む。幾何補正回路１０５２は、フレームバッファー１０２Ｂへの書き込みを終えると、書き込みが揃ったブロックにおけるフラグをリセットし、当該ブロックを出力画像のうち未だブロックが割り当てられていない領域に割り当てる。ブロックの割り当ては、図９に示した例で、各ブロックが列方向にシフトしていくように行われる。

図１０は、フレームバッファー１０２Ｂにおけるメモリー空間の構成を模式的に示す図である。図１０において、格子状に区切られた領域の各々は、１ブロック分の領域に相当する。図１０に示す通り、フレームバッファー１０２Ｂは、幾何補正回路１０５２におけるブロックに相当する領域内のアドレスが連続するように画像データを記憶する。これにより、幾何補正回路１０５２がフレームバッファー１０２Ｂにブロック単位で画像データを書き込む際のアクセス効率の低下が防止される。フレームバッファー１０２Ｂへの書き込みが開始されると、後処理回路１０５３は、フレームバッファー１０２Ｂに記憶された画像データを走査することにより画像データを読み出し、当該画像データを投写ユニット１０６に出力する。

図１１は、幾何補正回路１０５２が入力画像を走査して、出力画像の画像データをフレームバッファー１０２Ｂにブロック単位で書き込む様子を示す図である。図１１では、入力画像が矢印α１の方向に走査されることにより、幾何補正回路１０５２の記憶領域へのデータの書き込みが矢印β１の方向に行われている。太い実線で囲まれた領域は、入力画像に対応する領域を表す。図１１に示す出力画像において、塗り潰しがされていない領域は、フレームバッファー１０２Ｂに対する画像データの書き込みが済んだ領域を示す。また、斜線で塗り潰された領域は、ブロックが割り当てられている領域の一部であって、階調値の書き込みが揃った領域である。網目状に塗り潰された領域は、ブロックが割り当てられている領域の一部であって、階調値の書き込みが揃っていない領域である。図１１に示す通り、入力画像の走査が進むに従って、フレームバッファー１０２Ｂへの画像データの書き込みが行われ、最終的に出力画像の画像データの全てがフレームバッファー１０２Ｂに書き込まれる。

以上の処理により、入力画像の画像データが所定の方向に走査され、フレームバッファー１０２Ｂに対する画像データの書き込みがブロック単位で行われる。したがって、入力画像の画像データを不特定の方向に走査しないため、幾何補正回路１０５２の前段にフレームバッファー１０２Ａがなくても、幾何補正回路１０５２は幾何補正を行うことができる。また、入力画像の画像データを不特定の方向に走査する場合に比べて入力画像の画像データを取得する際のアクセス効率が向上し、入力画像の画像データを取得するための制御回路が複雑になることが防止される。

図１２は、幾何補正回路１０５２の機能構成を示すブロック図である。幾何補正回路１０５２は、取得手段１１と、第１演算手段１２と、第２演算手段１３と、内部記憶手段１４と、第１書込手段１５と、第２書込手段１６とを有する。取得手段１１は、複数の画素の階調値を含む入力画像の画像データから、所定の順序で特定される対象画素の階調値を順次取得する。第１演算手段１２は、対象画素の出力画像における座標を演算する。第２演算手段１３は、対象画素の階調値から、第１演算手段１２により演算された座標における階調値を演算する。内部記憶手段１４は、出力画像に含まれる複数の画素を区分したブロック単位で当該複数の画素の階調値を記憶する記憶領域を有する。第１書込手段１５は、内部記憶手段１４のうち、第１演算手段１２により演算された座標に対応する記憶領域に、第２演算手段１３により演算された階調値を書き込む。第２書込手段１６は、内部記憶手段１４のうち階調値の書き込みが揃ったブロックのデータを外部メモリーに書き込む。

図６に示した幾何補正回路１０５２のハードウェア構成において、ラインバッファー１０５４は取得手段１１の一例である。座標演算部１０５５は、第１演算手段１２の一例である。フィルタ演算部１０５６は、第２演算手段１３の一例である。ブロック生成部１０５７は、内部記憶手段１４、第１書込手段１５、及び第２書込手段１６の一例である。

３．変形例
本発明は上述の実施形態に限定されるものではなく、種々の変形実施が可能である。以下、変形例をいくつか説明する。以下の変形例のうち２つ以上のものが組み合わせて用いられてもよい。

幾何補正回路１０５２が行う処理は、実施形態に記載した処理に限らない。例えば、幾何補正回路１０５２は、階調値の書き込みが揃ったブロックの画像データを圧縮し、圧縮後の画像データをフレームバッファー１０２Ｂに書き込んでもよい。この場合、後処理回路１０５３は、フレームバッファー１０２Ｂから画像データを読み出す際に画像データを解凍する。また、この場合、幾何補正回路１０５２は、記憶領域における一ブロックあたりの画素数を、画像データの圧縮率に応じて変化させてもよい。具体的には、幾何補正回路１０５２は、画像データの圧縮率が高くなると一ブロックあたりの画素数が多くなるように記憶領域を制御してもよい。これにより、画像データの圧縮率が高くなるに従って、フレームバッファー１０２Ｂに書き込まれる１ブロックあたりのデータ容量が小さくなることが防止され、幾何補正回路１０５２がフレームバッファー１０２Ｂに画像データを書き込む際のアクセス効率の低下が防止される。

ブロックの形状及びブロックの数は、実施形態に記載したものに限らない。例えば、幾何補正回路１０５２の記憶領域は、１０個を上回るブロックにより構成されていてもよい。

幾何補正回路１０５２の前段にはフレームバッファー１０２Ａが設けられていてもよい。例えば、画像処理回路１０５において画像の倍率が変更される場合、幾何補正回路１０５２の前段にフレームバッファー１０２Ａを設けることにより、倍率設定の自由度を向上させることができる。一方、フレーム遅延を回避し、また、メモリー帯域を削減する観点から、フレームバッファー１０２Ａは設けられなくてもよい。

表示装置１のハードウェア構成は、図１で例示したものに限定されない。例えば、投写ユニット１０６は、色成分毎に光変調器を有していなくてもよく、単一の光変調器を有していてもよい。また、デジタルミラーデバイス（Digital Mirror Device、ＤＭＤ）等、液晶パネル以外の電気光学素子が光変調器として用いられてもよい。さらに、表示装置１はプロジェクターに限定されず、液晶ディスプレイや有機ＥＬディスプレイ等、直視の表示装置であってもよい。例えば、入力画像を任意の形状の出力画像に変形して表示する表示装置において実施形態に記載した処理が行われてもよい。

１…表示装置、１００…ＣＰＵ、１０１…ＲＯＭ、１０２…ＲＡＭ、１０３…記憶部、１０４…ＩＦ部、１０５…画像処理回路、１０６…投写ユニット、１０７…操作パネル、１０８…撮像部、１０５１…前処理回路、１０５２…幾何補正回路、１０５３…後処理回路、１０５４…ラインバッファー、１０５５…座標演算部、１０５６…フィルタ演算部、１０５７…ブロック生成部、１１…取得手段、１２…第１演算手段、１３…第２演算手段、１４…内部記憶手段、１５…第１書込手段、１６…第２書込手段

Claims (6)

1. 複数の画素の階調値を含む入力画像の画像データから、所定の順序で特定される対象画素の階調値を順次取得する取得手段と、
   前記対象画素の出力画像における座標を演算する第１演算手段と、
   前記対象画素の階調値から、前記第１演算手段により演算された座標における階調値を演算する第２演算手段と、
   前記出力画像に含まれる複数の画素を区分したブロック単位で当該複数の画素の階調値を記憶する記憶領域を有する内部記憶手段と、
   前記内部記憶手段のうち、前記第１演算手段により演算された座標に対応する記憶領域に、前記第２演算手段により演算された階調値を書き込む第１書込手段と、
   前記内部記憶手段のうち階調値の書き込みが揃ったブロックのデータを外部メモリーに書き込む第２書込手段と
   を有する画像処理装置。
2. 前記外部メモリーの前記ブロックに対応する領域は、当該外部メモリーが走査される方向の長さが、当該方向に垂直な方向の長さに比べて長い
   ことを特徴とする請求項１に記載の画像処理装置。
3. 前記第２書込手段は、前記データを圧縮して前記外部メモリーに書き込み、
   前記内部記憶手段は、当該データの圧縮率が高くなると、一ブロックあたりの画素数が多くなるように前記記憶領域を制御する
   ことを特徴とする請求項１又は２に記載の画像処理装置。
4. 前記取得手段の前段にフレームバッファーを有しない
   ことを特徴とする請求項１乃至３のいずれか１項に記載の画像処理装置。
5. 複数の画素の階調値を含む入力画像の画像データから、所定の順序で特定される対象画素の階調値を順次取得するステップと、
   前記対象画素の出力画像における座標を演算するステップと、
   演算された座標における階調値を、前記対象画素の階調値から演算するステップと、
   前記出力画像に含まれる複数の画素を区分したブロック単位で当該複数の画素の階調値を記憶する記憶領域のうち、演算された座標に対応する記憶領域に、演算された階調値を書き込むステップと、
   前記記憶領域のうち階調値の書き込みが揃ったブロックのデータを外部メモリーに書き込むステップと
   を有する画像処理方法。
6. 請求項１乃至４のいずれか１項に記載の画像処理装置
   を有する表示装置。

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