JP2016133702A - 表示装置 - Google Patents

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Abstract

【課題】キンク現象の発生を抑え、表示装置の画質を向上させること。【解決手段】表示装置は、画素に設けられた薄膜トランジスタを有する。薄膜トランジスタは、半導体層と、半導体層の下に設けられた第１絶縁層と、半導体層の上に設けられた第２絶縁層と、半導体層に間隔をあけて対向するゲート電極と、を有する。半導体層は、ソース領域、チャネル領域およびドレイン領域を含む。ゲート電極は、半導体層に下方で対向する第１ゲート電極部と、半導体層に上方で対向する第２ゲート電極部と、チャネル領域に側方で対向して第１ゲート電極部及び第２ゲート電極部に接続する第３ゲート電極部と、を含む。第１絶縁層及び第２絶縁層は、半導体層の周囲に相互に積層する積層部を有する。積層部の一部が半導体層と第３ゲート電極部との間に介在する。【選択図】図５

Description

本発明は表示装置に関する。
液晶表示装置や有機ＥＬ表示装置など、薄膜トランジスタを有する画素により構成される表示装置が普及している。
特許文献１には、半導体層の下にあるバックゲート電極と、半導体層の上にあるフロントゲート電極とを含む薄膜トランジスタが開示されている。特許文献２には、半導体薄膜の上方のゲート電極と、下方のバックゲート電極とが設けられた薄膜トランジスタが開示されている。
特開２００９−４３７４８号公報 特開平５−１１４７３２号公報
近年の表示装置は高精細化が求められており、それによって画素のサイズが小さくなってきている。画素が小さくなると薄膜トランジスタを配置するスペースが減少し、小さなサイズのトランジスタで電流を制御する際に問題となるキンク（Ｋｉｎｋ）現象がより発生しやすくなっている。ここで、キンク現象は、Ｖｄ−Ｉｄ特性が一般的な薄膜トランジスタと異なってしまう現象であり、ドレイン端の強電界でホットエレクトロンが大量に発生するインパクトイオン現象とも言われている。この時余剰となるホールがゲート下に蓄積されたホールアキュミュレーションの状態となる現象、すなわちキンク現象が発生すると、薄膜トランジスタの特性のばらつきが大きくなり、画質の悪化が生じる。
本発明は上記課題を鑑みてなされたものであって、その目的は、薄膜トランジスタにおけるキンク現象の発生を抑え、表示装置の画質を向上させる技術を提供することにある。
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下
の通りである。
マトリクス状に配置された複数の画素のそれぞれに設けられた、前記画素の輝度を調整する電流又は電圧を制御するための薄膜トランジスタを有し、前記薄膜トランジスタは、半導体層と、前記半導体層の下に設けられた第１絶縁層と、前記半導体層の上に設けられた第２絶縁層と、前記半導体層に間隔をあけて対向するゲート電極と、を有し、前記半導体層は、ソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域の間にあるチャネル領域と、を含み、前記ゲート電極は、前記第１絶縁層を介して前記半導体層に下方で対向する第１ゲート電極部と、前記第２絶縁層を介して前記半導体層に上方で対向する第２ゲート電極部と、前記ソース領域と前記ドレイン領域との間の方向に直交する方向で前記半導体層に側方で対向して前記第１ゲート電極部及び前記第２ゲート電極部に接続する第３ゲート電極部と、を含み、前記第１絶縁層及び前記第２絶縁層は、前記半導体層の周囲に相互に積層する積層部を有し、前記第１絶縁層及び前記第２絶縁層の前記積層部の一部が、前記半導体層と前記第３ゲート電極部との間に介在する、ことを特徴とする表示装置。
本発明によれば、キンク現象の発生を抑え、表示装置の画質を向上させることができる。
第１の実施形態にかかる有機ＥＬ表示装置の等価回路の一例を示す回路図である。 第１の実施形態にかかる画素回路の一例を示す平面図である。 図２に示す画素回路のIII−III切断線における断面図である。 第１の実施形態にかかる薄膜トランジスタの一例を示す平面図である。 図４に示す薄膜トランジスタのＶ−Ｖ切断線における断面図である。 薄膜トランジスタの他の一例を示す平面図である。 薄膜トランジスタの他の一例を示す平面図である。 図７に示す薄膜トランジスタのVIII−VIII切断線における断面図である。 薄膜トランジスタの他の一例を示す平面図である。 薄膜トランジスタの他の一例を示す平面図である。 第２の実施形態にかかる画素回路の一例を示す平面図である。 図１１に示す画素回路のXII−XII切断線における断面図である。 第２の実施形態にかかる薄膜トランジスタの一例を示す平面図である。 図１３に示す薄膜トランジスタのXIV−XIV切断線における断面図である。 第３の実施形態にかかる画素回路の一例を示す平面図である。 第３の実施形態にかかる薄膜トランジスタの一例を示す平面図である。 図１６に示す薄膜トランジスタのXVII−XVII切断線における断面図である。 薄膜トランジスタの他の一例を示す平面図である。 薄膜トランジスタの他の一例を示す平面図である。 薄膜トランジスタの他の一例を示す平面図である。 図２０に示す薄膜トランジスタのXXI−XXI切断線における断面図である。
以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。以下では、本発明の実施形態として、表示装置の一種である有機ＥＬ表示装置に本発明を適用した場合の例について説明するが、表示装置は、液晶表示装置など、薄膜トランジスタを含む画素回路を有する他の種類の表示装置であってもよい。
［第１の実施形態］
本発明の第１の実施形態にかかる有機ＥＬ表示装置は、アレイ基板ＳＵＢ（図３参照）と、アレイ基板ＳＵＢに対向する対向基板と、アレイ基板ＳＵＢに接続されるフレキシブル回路基板と、ドライバ集積回路とを含む。対向基板にカラーフィルタが設けられ、カラーフィルタと白色ＯＬＥＤ（Organic Light Emitting Diode）との組合せによりフルカラー表示が実現される。白色ＯＬＥＤの代わりにＲＧＢ等のそれぞれの色を発光する発光素子を用いる場合には、対向基板およびカラーフィルタは存在しなくてもよい。
図１は、第１の実施形態にかかる有機ＥＬ表示装置の等価回路の一例を示す回路図である。図１に示す回路は、物理的にはアレイ基板ＳＵＢ（図３参照）上やドライバ集積回路内に形成されている。アレイ基板ＳＵＢ上には、複数の画素回路ＰＣ、複数のゲート信号線ＧＬ、複数のデータ信号線ＳＬ、電源線ＰＬが配置されている。複数の画素回路ＰＣは、アレイ基板ＳＵＢの表示領域内にマトリクス状に配置されている。画素回路ＰＣはそれぞれ１つの表示画素に相当する。画素回路ＰＣの行につき１本のゲート信号線ＧＬが設けられており、ゲート信号線ＧＬのそれぞれは対応する行を構成する画素回路ＰＣに接続されている。また画素回路ＰＣの列につき１本のデータ信号線ＳＬが設けられており、データ信号線ＳＬのそれぞれは対応する列を構成する画素回路ＰＣに接続されている。また、複数のゲート信号線ＧＬの一端は駆動回路ＹＤＶに接続され、複数のデータ信号線ＳＬの一端は駆動回路ＸＤＶに接続されている。駆動回路ＹＤＶはゲート信号線ＧＬに走査信号を出力し、駆動回路ＸＤＶは、画素の表示階調に応じた映像信号の電位をデータ信号線ＳＬに供給する。
画素回路ＰＣのそれぞれは、薄膜トランジスタＴＦＴ１、薄膜トランジスタＴＦＴ２、キャパシタＣＳ、発光素子ＬＥを含む。薄膜トランジスタＴＦＴ１はゲート信号線ＧＬから供給される走査信号に応じてオンになり、その際にデータ信号線ＳＬから供給される映像信号に基づく電位をキャパシタＣＳに記憶させる。薄膜トランジスタＴＦＴ２はキャパシタＣＳに記憶された電位差に基づいてソースとドレインとの間を流れる電流の量を制御する。発光素子ＬＥはＯＬＥＤであり、薄膜トランジスタＴＦＴ２が制御する電流の量に応じた強さで発光する。薄膜トランジスタＴＦＴ２はＰチャネル型であるので、薄膜トランジスタＴＦＴ２のソース電極は電源線ＰＬに接続され、ドレイン電極は発光素子ＬＥに接続される。またキャパシタＣＳは薄膜トランジスタＴＦＴ２のゲート電極とソース電極との間に設けられている。なお、画素回路ＰＣは図１に示すものには限られず、薄膜トランジスタＴＦＴ２が発光素子ＬＥにかかる電圧を制御するような画素回路ＰＣであってもよい。
図２は、第１の実施形態にかかる画素回路ＰＣの一例を示す平面図である。図３は、図２に示す画素回路ＰＣのIII−III切断線における断面図である。画素回路ＰＣのそれぞれは、主に隣り合うデータ信号線ＳＬと隣り合うゲート信号線ＧＬとにより囲まれた領域に配置されている。また電源線ＰＬはデータ信号線ＳＬのそれぞれの左側に隣接し上下方向に延びている。アレイ基板ＳＵＢ上の画素回路ＰＣが形成される領域には、画素回路ＰＣを構成する要素として、チャネル半導体膜ＳＣ，ＳＤ、上ゲート電極ＨＧ、下ゲート電極ＬＧ、横ゲート電極ＳＧ（図３参照）、第１のキャパシタ電極ＣＥ１、第２のキャパシタ電極ＣＥ２、第３のキャパシタ電極ＣＥ３、陽極ＰＥ、図３に示すようにバンク開口ＯＰが形成されたバンクＢＫが配置されている。チャネル半導体膜ＳＤは、ゲート信号線ＧＬのうちチャネル半導体膜ＳＤの上にある部分とともに薄膜トランジスタＴＦＴ１を構成している。チャネル半導体膜ＳＣ、上ゲート電極ＨＧ、下ゲート電極ＬＧ、横ゲート電極ＳＧ（図３参照）は薄膜トランジスタＴＦＴ２を構成している。第１のキャパシタ電極ＣＥ１、第２のキャパシタ電極ＣＥ２、第３のキャパシタ電極ＣＥ３はキャパシタＣＳを構成し、キャパシタＣＳの一方の電極は第２のキャパシタ電極ＣＥ２、他方の電極は第１のキャパシタ電極ＣＥ１および第３のキャパシタ電極ＣＥ３に対応する。第１のキャパシタ電極ＣＥ１は下ゲート電極ＬＧと一体的に形成され、第２のキャパシタ電極ＣＥ２はチャネル半導体膜ＳＣに電源線ＰＬを介して電気的に接続され、第３のキャパシタ電極ＣＥ３は上ゲート電極ＨＧと一体的に形成されている。
図３に示すように、アレイ基板ＳＵＢ上には、アンダーコートＵＣ、後述する第１の導電層、第１のゲート絶縁層ＩＮ１、後述する半導体層、第２のゲート絶縁層ＩＮ２、後述する第２の導電層、層間絶縁層ＩＮ３、後述する第３の導電層、平坦化層ＰＩ、陽極ＰＥを含む層、バンクＢＫを含む層の順に積層されている。また図示していないが、バンクＢＫを含む層の上にＯＬＥＤ層、陰極の層、封止層等も積層されている。なお、バンクＢＫのない部分をバンク開口ＯＰと呼び、バンク開口ＯＰでは陽極ＰＥがバンクＢＫから露出している。第１の導電層は下ゲート電極ＬＧおよび第１のキャパシタ電極ＣＥ１を含み、半導体層はチャネル半導体膜ＳＣ、チャネル半導体膜ＳＤ（図２参照）、第２のキャパシタ電極ＣＥ２を含み、第２の導電層はゲート信号線ＧＬ、上ゲート電極ＨＧ、第３のキャパシタ電極ＣＥ３を含む。また第２の導電層は、コンタクトホールＣＨ１，ＣＨ２に充填される導電体からなる横ゲート電極ＳＧを含む。第３の導電層は、ジャンパ配線ＷＪ、電源線ＰＬ（図２参照）、データ信号線ＳＬ（図２参照）を含む。図示しないＯＬＥＤ層はバンク開口ＯＰにおいて陽極ＰＥと接触しており、陽極ＰＥと接触する領域は有機ＥＬ素子が発光する領域である。
チャネル半導体膜ＳＤは、画素回路ＰＣの中央からみて図２の上側にあるゲート信号線ＧＬのさらに上側でデータ信号線ＳＬとコンタクトホールＣＨ４を介して接続している。チャネル半導体膜ＳＤはコンタクトホールＣＨ４の位置から図中右方向に延び、ゲート信号線ＧＬの一部（上に延びる突起）の下をくぐった後に下方向に向かい、ゲート信号線ＧＬの下をくぐった先まで延びている。その延びている先の部分の上層にはコンタクトホールＣＨ３が形成されている。
チャネル半導体膜ＳＣは図２でみて画素回路ＰＣの中央よりやや上を図中左右に延びる。チャネル半導体膜ＳＣの右端は電源線ＰＬとコンタクトホールＣＨＳを介して接続される。チャネル半導体膜ＳＣの左端は上方へ少し屈曲し、屈曲した先は陽極ＰＥとコンタクトホールＣＨＤを介して接続される。下ゲート電極ＬＧおよび上ゲート電極ＨＧは、チャネル半導体膜ＳＣの左右に延びる領域のうち端を除く部分と平面的に重なるように設けられている。下ゲート電極ＬＧおよび上ゲート電極ＨＧはチャネル半導体膜ＳＣの側方であって、チャネル半導体膜ＳＣの延びる方向に直交する方向に設けられた横ゲート電極ＳＧにより接続されている（図３参照）。横ゲート電極ＳＧは、主にコンタクトホールＣＨ１，ＣＨ２の中に設けられている。上ゲート電極ＨＧはチャネル半導体膜ＳＣからみて図２の上側のコンタクトホールＣＨ１を超えた位置からさらに図２の上側に突出している。その突出した部分は、上層にあるジャンパ配線ＷＪとコンタクトホールＣＨＧを介して接続され、ジャンパ配線ＷＪはコンタクトホールＣＨ３を介してチャネル半導体膜ＳＤに接続されている。
第１のキャパシタ電極ＣＥ１は図２でみて画素回路ＰＣ（図１参照）の下の端から上に延びており、矩形に対し薄膜トランジスタＴＦＴ１のある領域に切り欠きが設けられた形状である。コンタクトホールＣＨ２より図２の下側で第１のキャパシタ電極ＣＥ１と下ゲート電極ＬＧとが一体化している。第２のキャパシタ電極ＣＥ２は第１のキャパシタ電極ＣＥ１に対向し、平面的に重なるように設けられ、図２でみて第１のキャパシタ電極ＣＥ１の下端より少し上からコンタクトホールＣＨ２の手前まで延びている。第２のキャパシタ電極ＣＥ２はコンタクトホールＣＨ６を介して電源線ＰＬに接続されている。これにより、電源線ＰＬを介して薄膜トランジスタＴＦＴ２のソースと第２のキャパシタ電極ＣＥ２とが電気的に接続されている。ここで、第２のキャパシタ電極ＣＥ２は、チャネル半導体膜ＳＣのソース側の端と直接接続されていてもよい。第３のキャパシタ電極ＣＥ３は図２でみて第２のキャパシタ電極ＣＥ２の下端より少し上から上に向かって延びている。第３のキャパシタ電極ＣＥ３は矩形に対し薄膜トランジスタＴＦＴ１のある領域に切り欠きが設けられた形状を有する。コンタクトホールＣＨ２より図２の下側で第３のキャパシタ電極ＣＥ３と上ゲート電極ＨＧとが一体化している。第１のキャパシタ電極ＣＥ１と第２のキャパシタ電極ＣＥ２とは横ゲート電極ＳＧ（図３参照）を介して電気的に接続されており、これによりキャパシタＣＳはサンドイッチ構造を有し、単に２つの電極を対向させる場合よりキャパシタの容量が大きい。
次に薄膜トランジスタＴＦＴ２の構造についてさらに詳細に説明する。図４は第１の実施形態にかかる薄膜トランジスタＴＦＴ２の一例を示す平面図であり、図５は、図４に示す薄膜トランジスタＴＦＴ２のＶ−Ｖ切断線における断面図である。図４および５は、キャパシタＣＳを構成する電極を除いた薄膜トランジスタＴＦＴ２単体を示す図である。なお、図５ではアンダーコートＵＣの記載を省略している。
チャネル半導体膜ＳＣは、コンタクトホールＣＨＤを介して陽極ＰＥに接するドレイン端から、コンタクトホールＣＨＳを介して電源線ＰＬに接するソース端まで延びている。ソース端とドレイン端の間にあるチャネル部分は平面的にみて帯状である。ここでは、チャネル半導体膜ＳＣのソース端からドレイン端までの領域のうち、下ゲート電極ＬＧまたは上ゲート電極ＨＧと平面的に重なる部分をチャネル領域、チャネル領域よりドレイン端側の部分をドレイン領域、チャネル領域よりソース側の領域をソース領域と記載する。
下ゲート電極ＬＧ、上ゲート電極ＨＧおよび横ゲート電極ＳＧは薄膜トランジスタＴＦＴ２のゲート電極を構成する。下ゲート電極ＬＧはチャネル半導体膜ＳＣに下方でゲート絶縁層ＩＮ１を介して対向し、上ゲート電極ＨＧはチャネル半導体膜ＳＣに上方でゲート絶縁層ＩＮ２を介して対向する。横ゲート電極ＳＧはソース領域からドレイン領域に向けてチャネル半導体膜ＳＣが延びる方向に直交する方向かつチャネル半導体膜ＳＣの側方（以下では「幅方向」と記載する）で対向する。横ゲート電極ＳＧは下ゲート電極ＬＧと上ゲート電極ＨＧとを接続する。ソース領域からドレイン領域に向けてチャネル半導体膜ＳＣが延びる方向はチャネル半導体膜ＳＣに対してソース領域とドレイン領域との間の方向であり、以下ではこの方向を「チャネル半導体膜ＳＣが延びる方向」とも記載する。
ここで、ゲート絶縁層ＩＮ１とゲート絶縁層ＩＮ２との間に半導体膜がなく、互いに積層する部分が存在する。この部分を積層部とよぶ。積層部では、ゲート絶縁層ＩＮ１の上面とゲート絶縁層ＩＮ２の下面とが接する。積層部の一部は、チャネル半導体膜ＳＣと横ゲート電極ＳＧとの間に介在し、チャネル半導体膜ＳＣと横ゲート電極ＳＧとが電気的に接続することを妨げている。
チャネル半導体膜ＳＣのうちチャネル領域は、下ゲート電極ＬＧおよび上ゲート電極ＨＧの両方に対向する重畳対向領域と、下ゲート電極ＬＧおよび上ゲート電極ＨＧのうち一方のみと対向する片側対向領域とを含み、チャネル半導体膜ＳＣが延びる方向について片側対向領域は、重畳対向領域の両側にある。見方を変えると、平面的にみて、ソース領域とドレイン領域との間の方向についてチャネル半導体膜ＳＣの両端（ソース領域側およびドレイン領域側の端）は、上ゲート電極ＨＧおよび下ゲート電極ＬＧから突出している。また、平面的にみて、チャネル半導体膜ＳＣが下ゲート電極ＬＧから突出する第１の位置と、上ゲート電極ＨＧから突出する第２の位置はずれている。図４や図５の例では、チャネル半導体膜ＳＣが延びる方向について第１の位置は第２の位置より外側にあり、また下ゲート電極ＬＧのその延びる方向の長さは、上ゲート電極ＨＧのその方向の長さより大きい。平面的にみて、下ゲート電極ＬＧは、上ゲート電極ＨＧの全体に対向する部分を超える大きさを有する。
ここで、上ゲート電極ＨＧと下ゲート電極ＬＧとの関係が図４の例と異なっていてもよい。例えば、チャネル半導体膜ＳＣが延びる方向について第２の位置は第１の位置より外側にあり、また下ゲート電極ＬＧのその延びる方向の長さは、上ゲート電極ＨＧのその方向の長さより小さくてもよい。この場合、平面的にみて、上ゲート電極ＨＧは、下ゲート電極ＬＧの全体に対向する部分を超える大きさを有する。
積層部には、コンタクトホールＣＨ１，ＣＨ２が設けられている。コンタクトホールＣＨ１，ＣＨ２は、幅方向でみてチャネル半導体膜ＳＣの両側に対向している。図４においてコンタクトホールＣＨ１はチャネル半導体膜ＳＣの下側に、コンタクトホールＣＨ２はチャネル半導体膜ＳＣの上側にある。コンタクトホールＣＨ１，ＣＨ２のそれぞれはチャネル半導体膜ＳＣに沿って連続的に長く延びる形状を有し、積層部を貫通する。チャネル半導体膜ＳＣが延びる方向について、コンタクトホールＣＨ１，ＣＨ２のそれぞれの長さは上ゲート電極ＨＧの長さより短く、コンタクトホールＣＨ１，ＣＨ２のそれぞれの端は、平面的にみて上ゲート電極ＨＧ（下ゲート電極ＬＧおよび上ゲート電極ＨＧのうち小さい方）の両端より内側にある。より厳密には、下ゲート電極ＬＧのうちチャネル半導体膜ＳＣに対向する領域を第１領域、上ゲート電極ＨＧのうちチャネル半導体膜ＳＣに対向する領域を第２領域、横ゲート電極ＳＧのうちチャネル半導体膜ＳＣに対向する領域を第３領域とすると、チャネル半導体膜ＳＣが延びる方向について、第３領域の両端が、第１領域および第２領域の内側にある。横ゲート電極ＳＧはコンタクトホールＣＨ１，ＣＨ２の内部に設けられている。横ゲート電極ＳＧは上ゲート電極ＨＧを含む第２の導電層を形成する際に、第２の導電層を構成する金属がコンタクトホールＣＨ１，ＣＨ２に充填されることによって形成される。よって、横ゲート電極ＳＧは、幅方向でみてチャネル半導体膜ＳＣの両側に対向している。
これにより、チャネル半導体膜ＳＣの上方、下方、幅方向にゲート電極が存在することになり、幅方向にゲート電極がない場合に比べ、より低い電圧で薄膜トランジスタＴＦＴ２を駆動することが可能になる。駆動電圧を下げることにより、キンク現象の発生が抑えられる。
薄膜トランジスタＴＦＴ２の形状は上述のものと異なっていてもよい。図６は、薄膜トランジスタＴＦＴ２の他の一例を示す平面図である。図６に示す薄膜トランジスタＴＦＴ２を構成する各層の順序は図５の例と同様であり、特に記述のない限り以下の他の例および他の実施形態でも同様である。図６の例は、図４の例と異なり、チャネル半導体膜ＳＣが延びる方向について、コンタクトホールＣＨ１，ＣＨ２の両端は、下ゲート電極ＬＧおよび上ゲート電極のうち一方の両端の外側にあり、他方の両端の内側にある。横ゲート電極ＳＧは、平面的にみてコンタクトホールＣＨ１，ＣＨ２のそれぞれと上ゲート電極ＨＧとが重なる領域に形成されていてもよいし、コンタクトホールＣＨ１，ＣＨ２の全体の領域に形成されていてもよい。図６に示す構成では横ゲート電極ＳＧをより長くすることができ、これにより、駆動電圧を図４の例よりさらに低下させ、キンク現象を抑えることができる。
薄膜トランジスタＴＦＴ２に形成される横ゲート電極ＳＧが、幅方向でみてチャネル半導体膜ＳＣの片側のみに対向してもよい。図７は、薄膜トランジスタＴＦＴ２の他の一例を示す平面図であり、図８は、図７に示す薄膜トランジスタＴＦＴ２のVIII−VIII切断線における断面図である。図７，８の例では、図４，５の例と異なり、図７でみてチャネル半導体膜ＳＣの上側にはコンタクトホールＣＨ２が存在せず、横ゲート電極ＳＧはコンタクトホールＣＨ１の内部のみに設けられている。図７，８に示す構成でもキンク現象を抑えることができる。なお、他の例において、図７，８に示す例のようにコンタクトホールＣＨ２内の横ゲート電極ＳＧをなくしてもよい。
薄膜トランジスタＴＦＴ２に形成される横ゲート電極ＳＧが、チャネル半導体膜ＳＣが延びる方向に連続的に形成されていなくてもよい。図９は、薄膜トランジスタＴＦＴ２の他の一例を示す平面図である。図９のＶ−Ｖ切断線における断面は図５と同様である。図９の例では、図４の例と異なり、チャネル半導体膜ＳＣが延びる方向に並び互いに離間する５つの部分から構成されている。これにより、コンタクトホールＣＨ１およびコンタクトホールＣＨ２の内部に形成される横ゲート電極ＳＧは断続的に設けられている。コンタクトホールＣＨ１およびコンタクトホールＣＨ２のそれぞれが断続的に設けられている。より具体的には、チャネル半導体膜ＳＣの幅方向の片側に位置する横ゲート電極ＳＧは、チャネル半導体膜ＳＣが延びる方向に並び互いに離間する複数の部分から構成されている。なお、この部分の数は図９に示すものと異なっていてもよい。コンタクトホールＣＨ１のみ、あるいはコンタクトホールＣＨ２のみが断続的に形成されていてもよい。また他の例におけるコンタクトホールＣＨ１，ＣＨ２の少なくとも一方が断続的に形成されてもよい。
薄膜トランジスタＴＦＴ２に形成される下ゲート電極ＬＧおよび上ゲート電極ＨＧのうち一方が、切り欠きを有していてもよい。図１０は、薄膜トランジスタＴＦＴ２の他の一例を示す平面図である。図１０に示す薄膜トランジスタは、図４の例と異なり、上ゲート電極ＨＧが、チャネル半導体膜ＳＣの延びる方向でみてチャネル半導体膜ＳＣと対向する領域が途中で途切れるように切り欠きを有する。平面的にみて、上ゲート電極ＨＧのうちチャネル半導体膜ＳＣに対向する領域は、切り欠きにより、チャネル半導体膜ＳＣが延びる方向に並ぶ複数の部分領域に分けられている。図１０では上ゲート電極ＨＧのうちチャネル半導体膜ＳＣに対向する領域が２つの部分領域に分けられている。それぞれの部分領域は、上ゲート電極ＨＧの部分領域より図１０の下側の領域により、コンタクトホールＣＨＧを介して配線ＷＧに接続されている。それぞれの部分領域の幅方向でみた両側には横ゲート電極ＳＧの部分が設けられ、横ゲート電極ＳＧの部分の数は、部分領域の数に２を掛けた数である。チャネル半導体膜ＳＣが延びる方向について、横ゲート電極ＳＧの部分のそれぞれの両端はその部分に対向する領域を含む部分領域の両端の内側にある。なお、切り欠きは下ゲート電極ＬＧに設けられていてもよいし、切り欠きが他の例と組み合わせられてもよい。
［第２の実施形態］
次に本発明の第２の実施形態にかかる有機ＥＬ表示装置について説明する。以下では第２の実施形態にかかる有機ＥＬ表示装置のうち、第１の実施形態と異なる部分を中心に説明する。
図１１は、第２の実施形態にかかる画素回路ＰＣの一例を示す平面図である。図１２は、図１１に示す画素回路ＰＣのXII−XII切断線における断面図である。図１１の平面図をみると、図２に対してコンタクトホールＣＨ１，ＣＨ２が図１１に存在しない点が第１の実施形態との大きな相違である。これは、横ゲート電極ＳＧがコンタクトホールＣＨ１，ＣＨ２を用いずに形成されているからである。他の相違としては、第２の実施形態にかかる画素回路ＰＣでは、チャネル半導体膜ＳＣと第２のキャパシタ電極ＣＥ２とが同じ層で接続していることがある。
図１２をみると、ゲート絶縁層ＩＮ１，ＩＮ２が形成される領域が、第１の実施形態と異なっている。第２の実施形態では、コンタクトホールＣＨ１，ＣＨ２の溝を形成する代わりに、ゲート絶縁層ＩＮ１，ＩＮ２をチャネル半導体膜ＳＣの近傍やキャパシタＣＳが形成される領域など、必要性の高い領域のみ残し、ゲート絶縁層ＩＮ１，ＩＮ２の残された領域の端にある段差の側面を覆う第２の導電層の金属膜を形成することにより横ゲート電極ＳＧが形成されている。また下ゲート電極ＬＧは、チャネル半導体膜ＳＣの幅方向についてゲート絶縁層ＩＮ１，ＩＮ２から突出する突出領域を有し、その突出領域で横ゲート電極ＳＧは下ゲート電極ＬＧと接続している。
図１３は、第２の実施形態にかかる薄膜トランジスタＴＦＴ２の一例を示す平面図である。図１４は、図１３に示す薄膜トランジスタＴＦＴ２のXIV−XIV切断線における断面図である。図１３および図１４に示す薄膜トランジスタＴＦＴ２は、図１１，１２の例と異なり、キャパシタＣＳが存在しない場合の例であるが、キャパシタＣＳと組合せられていてもよい。図１３では、他の平面図と異なり、ゲート絶縁層ＩＮ１，ＩＮ２も図示されている。図１３の例では、下ゲート電極ＬＧは、チャネル半導体膜ＳＣの幅方向についてゲート絶縁層ＩＮ１，ＩＮ２から突出する突出領域を有する。そして、突出領域で下ゲート電極ＬＧは横ゲート電極ＳＧと接続している。平面的にみて、ゲート絶縁層ＩＮ１，ＩＮ２のうちチャネル半導体膜ＳＣを囲む領域は島状になっている。また、平面的にみてゲート絶縁層ＩＮ１，ＩＮ２のうちチャネル半導体膜ＳＣのチャネル領域を囲む領域の外形は、チャネル領域から幅方向に一定の幅をもっており、その外形の外側に接するように横ゲート電極ＳＧが形成されている。
また、図１４を見ればわかるように、ゲート絶縁層ＩＮ１，ＩＮ２は、横ゲート電極ＳＧからみてチャネル半導体膜ＳＣとは反対側を避けて設けられており、チャネル半導体膜ＳＣからみて横ゲート電極ＳＧの向こう側にある接触領域ＣＡ１，ＣＡ２で、下ゲート電極ＬＧと、第２の導電層の領域とが接している。この第２導電層の領域は、同層の横ゲート電極ＳＧに接続している。
［第３の実施形態］
次に本発明の第３の実施形態にかかる有機ＥＬ表示装置について説明する。本実施形態ではチャネル領域にホールアキュムレーション抑制のための構造が設けられている。以下では第３の実施形態にかかる有機ＥＬ表示装置のうち、第１の実施形態と異なる部分を中心に説明する。
図１５は、第３の実施形態にかかる画素回路ＰＣの一例を示す平面図である。図１５をみると、図２に対してチャネル半導体膜ＳＣがチャネル領域内で図１５の上方向にも分岐し、電源線ＰＬを介してソース領域と電気的に接続されている点が大きな相違である。また、コンタクトホールＣＨ１は分岐されたチャネル半導体膜ＳＣを避けて設けられている。
図１６は、第３の実施形態にかかる薄膜トランジスタＴＦＴ２の一例を示す平面図である。図１７は、図１６に示す薄膜トランジスタＴＦＴ２のXVII−XVII切断線における断面図である。図１６に示す薄膜トランジスタＴＦＴ２は、図１５に示すものに対し、以下の４点が異なる。１つめは、キャパシタＣＳと接続する部分が含まれない点である。２つめは、チャネル半導体膜ＳＣが分岐して延びる方向がコンタクトホールＣＨＧと反対方向である点である。３つめは、横ゲート電極ＳＧ（コンタクトホール）が幅方向で見てチャネル半導体膜ＳＣの片側にしか設けられていない点である。４つめは、分岐先が配線ＷＤを介してドレイン領域に電気的に接続されている点である。これらの相違点があるが、第３の実施形態にかかる薄膜トランジスタＴＦＴ２もホールアキュムレーション抑制の効果を奏する。なお、配線ＷＳはコンタクトホールＣＨＳを介してチャネル半導体膜ＳＣのソース端に接しており、配線ＷＧはコンタクトホールＣＨＧを介して配線ＷＧに接している。
図１６，１７の例では、チャネル半導体膜ＳＣはチャネル領域において幅方向に分岐する分岐部ＢＲを有する。チャネル半導体膜ＳＣの形状は、Ｔ字型である。分岐部ＢＲはコンタクトホールＣＨＨを介して配線ＷＤに接続され、配線ＷＤはコンタクトホールＣＨＤを介してチャネル半導体膜ＳＣのドレイン領域に接続されている。なお、分岐部ＢＲは配線ＷＳを介してソース領域と接続されていてもよい。なお、分岐部ＢＲは、ゲート電極の信号電位が印加されるチャネル領域（分岐チャネル領域とよぶ）を含む。分岐チャネル領域はチャネル領域から分岐し、また上ゲート電極ＨＧおよび下ゲート電極ＬＧのいずれかに平面的に重なっている。
図１６の例では、下ゲート電極ＬＧは分岐部ＢＲに対向するように分岐するゲート分岐部を有する。これにより、分岐チャネル領域はコンタクトホールＣＨＨの辺りまで続いている。なお、下ゲート電極ＬＧではなく上ゲート電極ＨＧが分岐部ＢＲに対向するように分岐するゲート分岐部を有してもよいし、下ゲート電極ＬＧおよび上ゲート電極ＨＧの両方がゲート分岐部を有してもよい。図１８の例では上ゲート電極ＨＧは矩形であり、上ゲート電極ＨＧの外形は、下ゲート電極ＬＧの外形に囲まれている。図４の例と同様に、チャネル半導体膜ＳＣがソース端からドレイン端に延びる方向について、チャネル半導体膜ＳＣの両端は、上ゲート電極ＨＧおよび下ゲート電極ＬＧから突出している。また、平面的にみて、チャネル半導体膜ＳＣが下ゲート電極ＬＧから突出する第１の位置は、上ゲート電極ＨＧから突出する第２の位置より外側にある。なお、このチャネルの分岐は、薄膜トランジスタＴＦＴ２の他の例と組み合わされていてもよい。
図１８は、薄膜トランジスタＴＦＴ２の他の一例を示す平面図である。図１８の例では図１６の例と異なり、上ゲート電極ＨＧが下ゲート電極ＬＧのうちゲート分岐部を除く領域を覆うように設けられている。図１８の例では、上ゲート電極ＨＧは矩形であり、上ゲート電極ＨＧの外形は、下ゲート電極ＬＧのうちゲート分岐部およびコンタクトホールＣＨＧへの配線を除く領域を囲んでいる。図１６の例と異なり、平面的にみて、チャネル半導体膜ＳＣが上ゲート電極ＨＧから突出する第２の位置は、下ゲート電極ＬＧから突出する第１の位置より外側にある。図１８の例では、図１６の例と比べ、チャネル半導体膜ＳＣのチャネル領域に当たる光が減少し、薄膜トランジスタＴＦＴ２の特性がより安定する。
図１９は、薄膜トランジスタＴＦＴ２の他の一例を示す平面図である。図１９の例では、図１６に示す薄膜トランジスタＴＦＴ２に比べて、チャネル半導体膜ＳＣのチャネル領域からみてコンタクトホールＣＨＨの方向にコンタクトホールＣＨ２が設けられている。コンタクトホールＣＨ２はチャネル半導体膜ＳＣの分岐部ＢＲを避けるように、２つの領域に断続的に設けられている。コンタクトホールＣＨ１，ＣＨ２には横ゲート電極ＳＧが設けられており、幅方向についてチャネル半導体膜ＳＣのチャネル領域の両側に横ゲート電極ＳＧが存在する。
図２０は、薄膜トランジスタＴＦＴ２の他の一例を示す平面図である。図２１は、図２０に示す薄膜トランジスタＴＦＴ２のXXI−XXI切断線における断面図である。図２０，２１の例では、チャネル半導体膜ＳＣの分岐部ＢＲの代わりに、チャネル領域の下にホットキャリア除去用の配線を接続している。図２０の例は、下ゲート電極ＬＧに切り欠きがある。平面的にみて、下ゲート電極ＬＧの切り欠きはチャネル領域の中央の位置に向かってコンタクトホールＣＨＨ側から設けられる。上ゲート電極は矩形に幅方向の一方の側から切り欠きが設けられた形状をしている。下ゲート電極ＬＧのうちチャネル半導体膜ＳＣに対向する領域は、切り欠きにより、チャネル半導体膜ＳＣが延びる方向に並ぶ複数の部分領域に分けられる。そのそれぞれの部分領域について、幅方向でみてその部分領域を挟むようにコンタクトホールＣＨ１，ＣＨ２が設けられている。
平面的にみて下ゲート電極ＬＧの切り欠きの領域の中には、下ゲート電極ＬＧと離間しかつ下ゲート電極ＬＧと同層の配線ＷＣが設けられ、配線ＷＣは、配線ＷＤと接続されるコンタクトホールＣＨＨからチャネル半導体膜ＳＣのチャネル領域の中央の下まで延びている。配線ＷＣは、チャネル領域の中央の下に設けられたコンタクトホールＣＨＣによりチャネル半導体膜ＳＣの下面と接し、配線ＷＣとチャネル半導体膜ＳＣとは電気的に接続される。なお、配線ＷＣは配線ＷＳと電気的に接続されてもよい。
なお、切り欠きは上ゲート電極ＨＧに設けられてもよい。この場合、平面的にみて、上ゲート電極ＨＧの切り欠きはチャネル領域の中央の位置に向かってコンタクトホールＣＨＨ側から設けられる。上ゲート電極ＨＧは図２０における下ゲート電極ＬＧの平面的な形状に相当する。上ゲート電極ＨＧの形状は、矩形に幅方向の一方の側から切り欠きが設けられ、さらに幅方向の一方の側から配線ＷＧに向かう領域が設けられた形状をしている。上ゲート電極ＨＧの切り欠きの中には、上ゲート電極ＨＧと同層の配線ＷＣが設けられ、配線ＷＣは、配線ＷＤと接続されるコンタクトホールＣＨＨからチャネル半導体膜ＳＣのチャネル領域の中央の上まで延びている。配線ＷＣは、チャネル領域の中央の上に設けられたコンタクトホールＣＨＣによりチャネル半導体膜ＳＣの上面と接し、配線ＷＣとチャネル半導体膜ＳＣとは電気的に接続される。
本発明のこれまでに説明した複数の実施形態においては、チャネル半導体膜ＳＣの表面と側面にレーザー等で酸化膜を成長させることでゲート絶縁層を形成してもよい。このような構造では、チャネル半導体膜ＳＣの側面についても精度よく膜厚がコントロールでき、コンタクトホールを形成するより製造マージンを増やすことが出来る。
ＣＳ キャパシタ、ＧＬ ゲート信号線、ＬＥ 発光素子、ＰＣ 画素回路、ＰＬ 電源線、ＳＬ データ信号線、ＴＦＴ１ 薄膜トランジスタ、ＴＦＴ２ 薄膜トランジスタ、ＸＤＶ，ＹＤＶ 駆動回路、ＢＫ バンク、ＢＲ 分岐部、ＣＡ１，ＣＡ２ 接触領域、ＣＥ１ 第１のキャパシタ電極、ＣＥ２ 第２のキャパシタ電極、ＣＥ３ 第３のキャパシタ電極、ＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４，ＣＨ６，ＣＨＣ，ＣＨＤ，ＣＨＧ，ＣＨＨ，ＣＨＳ コンタクトホール、ＩＮ１，ＩＮ２ ゲート絶縁層、ＩＮ３ 層間絶縁層、ＨＧ 上ゲート電極、ＬＧ 下ゲート電極、ＳＧ 横ゲート電極、ＯＰ バンク開口、ＰＥ 陽極、ＰＩ 平坦化層、ＳＣ，ＳＤ チャネル半導体膜、ＳＵＢ アレイ基板、ＵＣ アンダーコート、ＷＣ，ＷＤ，ＷＧ，ＷＳ 配線、ＷＪ ジャンパ配線。

Claims (21)

  1. マトリクス状に配置された複数の画素のそれぞれに設けられた、前記画素の輝度を調整する電流又は電圧を制御するための薄膜トランジスタを有し、
    前記薄膜トランジスタは、半導体層と、前記半導体層の下に設けられた第１絶縁層と、前記半導体層の上に設けられた第２絶縁層と、前記半導体層に間隔をあけて対向するゲート電極と、を有し、
    前記半導体層は、ソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域の間にあるチャネル領域と、を含み、
    前記ゲート電極は、前記第１絶縁層を介して前記半導体層に下方で対向する第１ゲート電極部と、前記第２絶縁層を介して前記半導体層に上方で対向する第２ゲート電極部と、前記ソース領域と前記ドレイン領域との間の方向に直交する方向で前記半導体層に側方で対向して前記第１ゲート電極部及び前記第２ゲート電極部に接続する第３ゲート電極部と、を含み、
    前記第１絶縁層及び前記第２絶縁層は、前記半導体層の周囲に相互に積層する積層部を有し、
    前記第１絶縁層及び前記第２絶縁層の前記積層部の一部が、前記半導体層と前記第３ゲート電極部との間に介在する、
    ことを特徴とする表示装置。
  2. 前記半導体層は、前記ソース領域と前記ドレイン領域との間の方向に、前記第１ゲート電極部及び前記第２ゲート電極部から突出し、
    前記半導体層が前記第１ゲート電極部から突出する第１位置と、前記半導体層が前記第２ゲート電極部から突出する第２位置とは、ずれている、
    ことを特徴とする請求項１に記載の表示装置。
  3. 前記第１ゲート電極部は、前記第２ゲート電極部の全体に対向する形状を超える大きさを有し、
    前記第１位置は、前記第２位置よりも、前記ソース領域と前記ドレイン領域との間の方向で外側にある、
    ことを特徴とする請求項２に記載の表示装置。
  4. 前記第２ゲート電極部は、前記第１ゲート電極部の全体に対向する形状を超える大きさを有し、
    前記第２位置は、前記第１位置よりも、前記ソース領域と前記ドレイン領域との間の方向で外側にある、
    ことを特徴とする請求項２に記載の表示装置。
  5. 前記半導体層の前記チャネル領域は、前記第１ゲート電極部及び前記第２ゲート電極部の両方が対向する重畳対向領域と、前記第１ゲート電極部及び前記第２ゲート電極部の一方のみが対向する片側対向領域と、を含み、
    前記片側対向領域は、前記重畳対向領域の、前記ソース領域と前記ドレイン領域との間の方向の両側にある、
    ことを特徴とする請求項１に記載の表示装置。
  6. 前記第１ゲート電極部及び前記第２ゲート電極部の一方は、前記ソース領域と前記ドレイン領域との間の方向に、前記半導体層と対向する領域が途切れるように、切り欠きを有する、
    ことを特徴とする請求項１から５のいずれかに記載の表示装置。
  7. 前記切り欠きに入る配線をさらに有し、
    前記配線は、前記半導体層の上面又は下面のうち、前記切り欠きを有する前記第１ゲート電極部又は前記第２ゲート電極部に対向する側で、前記半導体層に電気的に接続する、
    ことを特徴とする請求項６に記載の表示装置。
  8. 前記配線は、前記ソース領域及び前記ドレイン領域の一方にさらに電気的に接続する、
    ことを特徴とする請求項７に記載の表示装置。
  9. 前記第１絶縁層及び前記第２絶縁層は、前記ソース領域と前記ドレイン領域との間の方向に、前記半導体層に沿って長く延びる形状で前記積層部を貫通するコンタクトホールを有し、
    前記第３ゲート電極部は、コンタクトホール内に設けられる、
    ことを特徴とする請求項１から８のいずれかに記載の表示装置。
  10. 前記第１ゲート電極部は、前記第１絶縁層及び前記第２絶縁層から露出するように突出する突出領域を有するように設けられ、
    前記第３ゲート電極部は、前記突出領域で前記第１ゲート電極部に接続する、
    ことを特徴とする請求項１から８のいずれかに記載の表示装置。
  11. 前記第１絶縁層及び前記第２絶縁層は、前記第３ゲート電極部の前記半導体層とは反対側を避けて設けられる、
    ことを特徴とする請求項１から８のいずれかに記載の表示装置。
  12. 前記ソース領域と前記ドレイン領域との間の方向で、前記３ゲート電極部の両端が、前記第１ゲート電極部及び前記第２ゲート電極部の両端の内側にある、
    ことを特徴とする請求項１から１１のいずれかに記載の表示装置。
  13. 前記第１ゲート電極部は、前記半導体層と対向する第１領域を有し、
    前記第２ゲート電極部は、前記半導体層と対向する第２領域を有し、
    前記第３ゲート電極部は、前記半導体層と対向する第３領域を有し、
    前記ソース領域と前記ドレイン領域との間の方向で、前記第３領域の両端が、前記第１領域及び前記第２領域の両端の内側にある、
    ことを特徴とする請求項１２に記載の表示装置。
  14. 前記第１ゲート電極部は、前記半導体層と対向する第１領域を有し、
    前記第２ゲート電極部は、前記半導体層と対向する第２領域を有し、
    前記ソース領域と前記ドレイン領域との間の方向で、前記コンタクトホールの両端が、前記第１領域及び前記第２領域の一方の両端の外側にあって、他方の両端の内側にある、
    ことを特徴とする請求項９に記載の表示装置。
  15. 前記第３ゲート電極部は、前記半導体層の両側に対向する、
    ことを特徴とする請求項１から１４のいずれかに記載の表示装置。
  16. 前記第３ゲート電極部は、前記半導体層の片側のみに対向する、
    ことを特徴とする請求項１から１４のいずれかに記載の表示装置。
  17. 前記第３ゲート電極部は、前記ソース領域と前記ドレイン領域との間の方向に、断続的に設けられる、
    ことを特徴とする請求項１から１６のいずれかに記載の表示装置。
  18. 前記第３ゲート電極部は、前記ソース領域と前記ドレイン領域との間の方向に、連続的に設けられる、
    ことを特徴とする請求項１から１６のいずれかに記載の表示装置。
  19. 前記半導体層は、前記ソース領域と前記ドレイン領域との間の前記方向に交差する方向に分岐する分岐半導体層を有し、
    前記分岐半導体層は、前記チャネル領域から分岐する分岐チャネル領域を含む、
    ことを特徴とする請求項１から１８のいずれかに記載の表示装置。
  20. 前記第１ゲート電極部及び前記第２ゲート電極部の少なくとも一方は、前記分岐半導体層に対向するように分岐する分岐ゲート電極部を有する、
    ことを特徴とする請求項１９に記載の表示装置。
  21. 前記分岐チャネル領域の端部は、前記ソース領域と前記ドレイン領域のうち一方と電気的に接続される、
    ことを特徴とする請求項１９または２０に記載の表示装置。
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