JP2016122826A

JP2016122826A - 半導体装置

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Publication number: JP2016122826A
Application number: JP2015090427A
Authority: JP
Inventors: 充三上; Mitsuru Mikami
Original assignee: JX Nippon Mining and Metals Corp
Current assignee: JX Nippon Mining and Metals Corp
Priority date: 2014-12-24
Filing date: 2015-04-27
Publication date: 2016-07-07

Abstract

【課題】本発明は、複数の基板を積層させる半導体装置において、構造体をセルフアラインで電極上に配置することができる半導体装置を提供することを目的とする。【解決手段】本発明の一実施形態による半導体装置は、第１面に凹部が設けられた半導体性の第１基板と、少なくとも凹部の内側に配置され、第１面に対して凹形状を有する第１電極と、を有する。また、当該半導体装置は、凹部における第１電極上に配置されたバンプと、バンプに接続する第２電極を有する第２基板と、をさらに有してもよい。【選択図】図１

Description

本発明は、半導体装置に関する。特に、半導体装置の表面又は裏面に形成された電極の形状に関する。

近年、電子デバイスは軽薄短小化が要求されており、半導体デバイスの形態も小型化、集積化が急速に進んでいる。半導体デバイスの小型化、集積化のために複数の基板を積層する技術が進められている。より具体的には、半導体素子が設けられた半導体基板と配線基板又はインターポーザ基板とを積層することで、複数の単位回路が電気的に接続されて一つの回路を構成する。このように、複数の基板を積層させる方法として、例えば基板同士をバンプ等を介して実装するフリップチップボンディング法がある。

フリップチップボンディング法では、積層させる基板の互いに対向する面側にそれぞれ露出された電極を設け、各々の電極をバンプ等を介して接続することで基板を積層させる。当該バンプの形成方法としては、例えば特許文献１に示すように、基板の電極上に小型のはんだボールを直接搭載するボール搭載法がある。ボール搭載法は、形状のそろったバンプを形成することができ、積層する基板間の間隔を一定に保つことができる。

特開２０１３−２２２９２３号公報

しかしながら、特許文献１に記載されたボール搭載法は、基板面より突出した電極上にはんだボールが配置される。したがって、はんだボールが電極上から落ちてしまう問題を抑制するためには、はんだボールを電極上に正確に位置決めして配置する必要がある。はんだボールの位置決め（アライメント）を制御するためには、高いアライメント精度を有する高額な装置が必要となる。また、精度の高いアライメントを行う場合、アライメント工程に要する時間が長くなりスループットが低下してしまう。

本発明は、上記の実情を鑑み、複数の基板を積層させる半導体装置において、構造体を自己整合（セルフアライン）で電極上に配置することができる半導体装置を提供することを目的とする。

本発明の一実施形態による半導体装置は、第１面に凹部が設けられた半導体性の第１基板と、少なくとも凹部の内側に配置され、第１面に対して凹形状を有する第１電極と、を有する。

また、別の態様において、凹部における第１電極上に配置されたバンプと、バンプに接続する第２電極を有する第２基板と、をさらに有してもよい。

また、別の態様において、第１基板上に、第１電極を露出する開口部が設けられた絶縁層をさらに有してもよい。

また、別の態様において、凹部の側壁の断面形状は湾曲形状であってもよい。

また、別の態様において、凹部の深さが５μｍ以上５０μｍ以下であってもよい。

また、別の態様において、第１電極は、バンプに含まれる材料に対するブロッキング性を有する第１導電層と、第１導電層上に配置され、第１導電層及び第１基板よりもバンプの濡れ性が高い第２導電層と、を有してもよい。

また、別の態様において、第１電極は、バンプに含まれる材料に対するブロッキング性を有する第１導電層と、第１導電層上に配置され、第１導電層及び絶縁層よりもバンプの濡れ性が高い第２導電層と、を有してもよい。

また、別の態様において、第１電極は、第１導電層と第１基板との間に配置され、第１基板とオーミック接触となる第３導電層をさらに有してもよい。

また、別の態様において、第１導電層はＮｉを含み、第２導電層はＡｕを含み、第３導電層はＰｔを含んでもよい。

また、別の態様において、第１基板は、Ｃｄ、Ｚｎ、Ｔｅを含んでもよい。

また、別の態様において、第１基板は単結晶であってもよい。

本発明に係る半導体装置によれば、電極の密着性を高め、構造体をセルフアラインで電極上に配置することができる半導体装置を提供することができる。

本発明の実施形態１に係る半導体装置の一例を示す断面図である。本発明の実施形態１に係る半導体装置の製造方法において、第１基板にレジストを形成する工程を示す断面図である。本発明の実施形態１に係る半導体装置の製造方法において、第１基板をエッチングする工程を示す断面図である。本発明の実施形態１に係る半導体装置の製造方法において、第１基板の凹部に電極を形成する工程を示す断面図である。本発明の実施形態１に係る半導体装置の製造方法において、第１基板の凹部に電極を形成する工程を示す断面図である。本発明の実施形態１に係る半導体装置の製造方法において、レジストをリフトオフする工程を示す断面図である。本発明の実施形態１に係る半導体装置の製造方法において、絶縁層を形成する工程を示す断面図である。本発明の実施形態１に係る半導体装置の製造方法において、電極の凹部にはんだボールを配置する工程を示す断面図である。本発明の実施形態１に係る半導体装置の製造方法において、第２基板を実装する工程を示す断面図である。本発明の実施形態１に係る半導体装置を使用した電子デバイスの概要を示す図である。本発明の実施形態１の変形例１に係る半導体装置の一例を示す断面図である。本発明の実施形態１の変形例２に係る半導体装置の一例を示す断面図である。本発明の実施形態１の変形例３に係る半導体装置の一例を示す断面図である。本発明の実施形態１の変形例４に係る半導体装置の一例を示す断面図である。本発明の実施形態１の変形例５に係る半導体装置の一例を示す断面図である。本発明の実施形態１の変形例６に係る半導体装置の一例を示す断面図である。本発明の実施形態２に係る半導体装置の一例を示す断面図である。本発明の実施形態２に係る半導体装置の製造方法において、第１基板にレジストを形成する工程を示す断面図である。本発明の実施形態２に係る半導体装置の製造方法において、第１基板をエッチングする工程を示す断面図である。本発明の実施例１に係る半導体装置の凹部の断面ＳＥＭ像である。本発明の実施例２に係る半導体装置の凹部の断面ＳＥＭ像である。

以下、図面を参照して本発明に係る半導体装置について説明する。但し、本発明の半導体装置は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、本実施の形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。また、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、第１基板１００と第２基板２００との上下関係が図示と逆になるように配置されてもよい。

〈実施形態１〉
図１を用いて、本発明の実施形態１に係る半導体装置の概要を説明する。実施形態１では、基板の凹部に配置され、表面が凹形状を有する電極として積層構造を使用した構造を例示するが、この構造に限定されず、凹形状を有する電極は単層構造であってもよい。また、実施形態１では、基板上に当該電極を露出する開口部が設けられた絶縁層が配置されているが、当該絶縁層は必須の構成ではない。

［半導体装置の断面構造］
図１は、本発明の実施形態１に係る半導体装置の一例を示す断面図である。図１に示すように、半導体装置１０は、第１面１０１に凹部１０３が設けられた半導体性の第１基板１００と、少なくとも凹部１０３の内側に配置され、第１面１０１に対して凹形状を有する第１電極１１０と、を有する。また、半導体装置１０は、第１基板１００上に、第１電極１１０を露出する開口部が設けられた絶縁層１２０と、凹部１０３における第１電極１１０上に配置されたバンプ１３０と、バンプ１３０に接続する第２電極２１０を有する第２基板２００と、を有する。

ここで、第１基板１００は、半導体性を有する一般的な基板を使用することができる。例えば、シリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板を使用することができる。特に、カドミウム（Ｃｄ）、亜鉛（Ｚｎ）、テルル（Ｔｅ）の全て又はこれらのうち少なくとも１つを含む半導体基板を使用してもよい。例えば、ＣｄとＴｅとの化合物半導体であるＣｄＴｅのＣｄの一部をＺｎで置換した化合物半導体であるＣｄ（Ｚｎ）Ｔｅを含む基板を使用してもよい。また、Ｃｄ（Ｚｎ）Ｔｅを含む基板は単結晶であってもよい。

上記のＣｄ（Ｚｎ）Ｔｅはバンドギャップ（Ｅｇ）が約１．４４ｅＶ（≒λｇ＝８６０ｎｍ）であり、赤外線との相互作用が強く、熱ノイズが小さい。また、原子径が大きいため、放射線の阻止能が高い。さらに、半導体の導電型（ｎ型又はｐ型）を制御することができる。Ｃｄ（Ｚｎ）Ｔｅは、上記の特徴を有するため、赤外線検出器、太陽電池、放射線検出器などに使用することができる。

ここで、第１基板１００は多様な半導体素子を有していてもよい。例えば、第１基板１００は、トランジスタ、ダイオード、発光ダイオード、パワーデバイスを有していてもよい。第１基板１００がダイオードを有する場合、その検出感度に応じて、上記のように赤外線検出器、太陽電池、放射線検出器を実現することができる。

また、第１基板１００に設けられた凹部１０３の側壁の断面形状は湾曲形状である。凹部１０３は凹形状になっていればよく、凹部１０３の側壁の湾曲形状は図１に示す形状に限定されず、多様な形態をとり得る。ここで、凹部１０３の深さは５μｍ以上５０μｍ以下であるとよい。より好ましくは、凹部１０３の深さは１５μｍ以上３０μｍ以下であるとよい。また、凹部１０３の深さはバンプ１３０の直径に応じて決められてもよい。例えば、凹部１０３の深さはバンプ１３０の直径又は高さの１０％以上８０％以下であってもよい。より好ましくは、凹部１０３の深さはバンプ１３０の直径又は高さの３０％以上５０％以下であってもよい。

第１電極１１０は、第１導電層１１１と第２導電層１１２と第３導電層１１３とを有する。図１の半導体装置１０では、第１電極１１０として３層の積層構造である例を示したが、この構造に限定されず、第１電極１１０は単層構造でもよく、２層以下又は４層以上の積層構造であってもよい。ここで、図１では、説明の便宜上、第１電極１１０の厚さが凹部１０３の深さの半分程度であるように示したが、実際には第１電極１１０の厚さは凹部１０３の深さに比べて十分に薄く、凹部１０３の深さはほぼ凹部１０３の形状によって決まる。

ここで、第１導電層１１１は、バンプ１３０に含まれる材料に対するブロッキング性を有する材料を使用してもよい。具体的には、例えばバンプ１３０にはんだボールを使用する場合、第１導電層１１１としてはんだボールに含まれる元素（Ａｌ、Ｓｎ、Ａｇ、Ｃｕ、Ｚｎ、Ｂｉ、Ｉｎ）に対するブロッキング性を有するニッケル（Ｎｉ）を使用することができる。第１導電層１１１としては、Ｎｉの他の材料を使用することができ、例えば、少なくともＳｎに対するブロッキング性を有する材料を使用することができる。第１導電層１１１に使用するＮｉの膜厚は５００ｎｍ以上５μｍ以下であるとよい。より好ましくは、Ｎｉの膜厚は１μｍ以上２μｍ以下であるとよい。Ｎｉの膜厚が薄すぎると、はんだボールに含まれる元素のブロッキング性が十分に得られず、当該元素の拡散を抑制することができない。また、Ｎｉの膜厚が厚すぎると、Ｎｉと下地膜である第３導電層１１３との密着性よりもＮｉ膜自体の内部応力に起因した剥離性が強くなり、結果的にＮｉが第３導電層１１３から剥離してしまう。Ｎｉはめっき膜の単層でもよく、スパッタリング膜とめっき膜を積層してもよい。Ｎｉを積層する場合、スパッタリング膜のＮｉ膜厚は５０ｎｍ以上１００ｎｍ以下の範囲で配置することができ、めっき膜のＮｉ膜厚は１μｍ以上２μｍ以下の範囲で配置することができる。ここで、Ｎｉは無電解めっき法で形成することができる。

また、第２導電層１１２は、第１導電層１１１上に配置され、第１基板１００、絶縁層１２０、及び第１導電層１１１よりもバンプ１３０の濡れ性が高い材料を使用してもよい。図１のように絶縁層１２０が配置された半導体装置の場合は、第２導電層１１２は絶縁層１２０よりもバンプ１３０の濡れ性が高い材料を使用すればよく、絶縁層１２０が配置されない半導体装置の場合は、第２導電層１１２は第１基板１００よりもバンプ１３０の濡れ性が高い材料を使用すればよい。ここで、バンプ１３０の濡れ性とは、リフローされる前の状態のバンプ１３０との濡れ性を意味する。具体的には、例えばバンプ１３０にはんだボールを使用する場合、第２導電層１１２として金（Ａｕ）を使用することができる。第２導電層１１２に使用するＡｕの膜厚は２０ｎｍ以上１００ｎｍ以下であるとよい。Ａｕはめっき膜又はスパッタリング膜を使用してもよい。なお、第２導電層１１２の膜厚が１００ｎｍを超すと、第２導電層１１２の下地膜となる第１導電層１１１と第２導電層１１２との密着性が低下してしまう。

また、第３導電層１１３は、第１導電層１１１と第１基板１００との間に配置され、第１基板１００とオーミック接触となる材料を使用してもよい。具体的には、例えば第１基板１００にＣｄ（Ｚｎ）Ｔｅを使用した場合、第３導電層１１３としてＣｄ（Ｚｎ）Ｔｅとオーミック接触となる白金（Ｐｔ）を使用することができる。第３導電層１１３に使用するＰｔの膜厚は２０ｎｍ以上１００ｎｍ以下であるとよい。より好ましくは、Ｐｔの膜厚は３０ｎｍ以上８０ｎｍ以下であるとよい。また、Ｐｔは無電解めっき法で形成することができる。また、Ｐｔの他にＡｕを使用することもできる。

絶縁層１２０は無機絶縁層であってもよく、有機絶縁層であってもよい。絶縁層１２０に使用される無機絶縁層としては、酸化シリコン（ＳｉＯ_ｘ）、窒化シリコン（ＳｉＮ_ｘ）、酸化アルミニウム（ＡｌＯ_ｘ）窒化アルミニウム（ＡｌＮ_ｘ）を使用することができる。また、絶縁層１２０に使用される有機絶縁層としては、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、シロキサン樹脂などを使用することができる。ここで、絶縁層１２０は必須の構成要件ではなく、目的に応じて絶縁層１２０を省略してもよい。

バンプ１３０は上記のように、はんだボールを使用してもよい。また、はんだボール以外にも一般的な導電性粒子を使用することができる。例えば、導電性粒子として、粒子状の樹脂の周囲に導電性の膜が形成されたものを使用することができる。ここで、はんだボールとは、例えばスズ（Ｓｎ）に少量の銀（Ａｇ）、銅（Ｃｕ）、ビスマス（Ｂｉ）、又はＺｎを添加したＳｎ合金で形成された球状の物体である。

第２基板２００は、複数機能の回路を１つに集積させた特定用途向け集積回路（ＡＳＩＣ：Application Specific Integrated Circuit）、配線基板、インターポーザなどを使用することができる。具体的に、第２基板２００は、トランジスタなどの能動素子、容量素子や抵抗素子などの受動素子、及びこれらの素子を接続する配線を有していてもよい。

以上のように、実施形態１に係る半導体装置１０によると、第１基板１００に凹部１０３が設けられ、凹部１０３の内部に配置された第１電極１１０が第１基板１００の第１面１０１に対して凹形状を有することで、第１基板１００と第１電極１１０との接触面積を大きくすることができる。その結果、第１基板１００と第１電極１１０との密着性を向上させることができる。また、上記の構造によって、第１電極１１０上に構造物を配置する際に、構造体をセルフアラインで電極上に配置することができる。例えば、第１電極１１０上にはんだボールなどのバンプ１３０を配置し、バンプ１３０を介して第１電極１１０と第２電極２１０とを接続する場合、バンプ１３０をセルフアラインで第１電極１１０上に配置することができる。また、絶縁層１２０を配置することで、セルフアラインの効果がより大きくなるだけでなく、隣接する電極間の表面リーク電流を抑制することもできる。

また、第１基板１００の凹部１０３に第１電極１１０が配置されることで、第１基板１００と第１電極１１０との接触面積、つまり半導体と金属との接触面積を大きくすることができるので、第１基板１００と第１電極１１０との界面の接触抵抗を低減することができる。また、基板の平面上に電極パターンが形成される場合、電極パターンの端部で電界が集中し、自己発熱による破壊等の問題が生じる場合があるが、図１に示すように凹部１０３の側壁の断面形状が湾曲形状であることで、電界の集中を緩和することができる。

［半導体装置の製造方法］
図２乃至図９を用いて、本発明の実施形態１に係る半導体装置の製造方法を説明する。図２乃至図９において、図１に示す要素と同じ要素には同一の符号を付した。また、図２乃至図９では、第１基板１００にＣｄ（Ｚｎ）Ｔｅを使用し、第１導電層１１１にＮｉを使用し、第２導電層１１２にＡｕを使用し、第３導電層１１３にＰｔを使用し、バンプ１３０にはんだボールを使用した場合の製造方法について説明する。

図２は、本発明の実施形態１に係る半導体装置の製造方法において、第１基板にレジストを形成する工程を示す断面図である。図２に示すように、第１基板１００上にフォトレジストを塗布した後に、露光及び現像を行うことによりレジストパターン３００を形成する。第１基板１００に凹部１０３を形成したい領域の第１基板１００が露出されるように、レジストパターン３００を形成する。

図３は、本発明の実施形態１に係る半導体装置の製造方法において、第１基板をエッチングする工程を示す断面図である。図３では、ウェットエッチングで第１基板１００をエッチングする方法について説明するが、ドライエッチングで第１基板１００をエッチングしてもよい。Ｃｄ（Ｚｎ）Ｔｅをウェットエッチングする場合、臭化水素水及び臭素の水溶液を使用することができる。ここで、第１基板１００をエッチング処理する前に、第１基板１００のエッチングレートを調べ、そのエッチングレートを第１基板１００のエッチング処理条件に反映してもよい。例えば、第１基板１００と同様の基板をテスト用基板として使用して上記のエッチング方法によるエッチングレートを確認し、所定の深さをエッチングする条件を算出してから第１基板１００のエッチング処理を行ってもよい。具体的には、体積比で水５０に対して臭化水素水５０、臭素１の薬液を使用したウェットエッチングで第１基板１００をエッチングする場合、テスト基板を用いて６０秒間搖動しながら浸漬することでエッチングレートの確認を行う。本実施形態において、このエッチングによって得られるエッチングレートは約５〜２０μｍであった。

図４は、本発明の実施形態１に係る半導体装置の製造方法において、第１基板の凹部に電極を形成する工程を示す断面図である。図４では、第１電極１１０の一部として第３導電層１１３の出発膜（第３導電層３１３）を形成する工程について説明する。

まず、第３導電層３１３を形成する前に第１基板１００のめっき処理前洗浄を行う。めっき処理前洗浄は、メタノール洗浄を行い、メタノールに１ｖｏｌ％の臭素を溶解した１％ブロメタ処理を常温で２分間行い、メタノール洗浄を２回行い、純水洗浄を行う。めっき処理前洗浄が行われたレジストパターン３００付き第１基板１００を５０℃に加熱した０．１ｗｔ％塩化白金酸水溶液に１０分間浸すことで、無電解めっき法によって、第１基板１００の凹部１０３に第３導電層３１３のＰｔが形成される。このときのＰｔの膜厚は約５０ｎｍである。上記の洗浄において、メタノールの代わりに臭化水素水を使用してもよい。

図５は、本発明の実施形態１に係る半導体装置の製造方法において、第１基板の凹部に電極を形成する工程を示す断面図である。図５では、第１電極１１０の一部である第１導電層１１１及び第２導電層１１２の出発膜（第１導電層３１１及び第２導電層３１２）を形成する工程について説明する。ここでは、第１導電層３１１及び第２導電層３１２をスパッタリング法及び無電解めっき法で形成する方法について説明する。

まず、第３導電層３１３のＰｔ上及びレジストパターン３００上にスパッタリング法でＮｉを５０ｎｍ以上１００ｎｍ以下の膜厚で形成する。次に、スパッタリング法で形成したＮｉの表面を脱脂処理する。具体的には、アルカリ性溶液に１分乃至１０分程度液浸させ、次に弱酸性溶液に１分乃至１０分程度液浸させることで、表面に付着した有機物の除去及びＮｉ表面に形成された酸化膜の除去を行う。次に、パラジウム（Ｐｄ）触媒処理を行い、Ｎｉを無電解めっき法で５００ｎｍ以上２μｍ以下の膜厚で形成する。続いて、Ａｕを無電解めっき法で２０ｎｍ以上１００ｎｍ以下の膜厚で形成する。ここで、Ｎｉ及びＡｕをいずれもスパッタリング法で形成してもよい。

図６は、本発明の実施形態１に係る半導体装置の製造方法において、レジストをリフトオフする工程を示す断面図である。図６では、レジストパターン３００を剥離することで、レジストパターン３００上及び側面に形成された第１導電層３１１及び第２導電層３１２を除去する。この方法をリフトオフという。リフトオフはアセトンに浸漬し約５分超音波振動を加えることで行われる。このリフトオフによって、レジストパターン３００上及び側面の第１導電層３１１及び第２導電層３１２が除去され、第１電極１１０が形成される。図６では、第１電極１１０の最上面が第１基板１００の第１面１０１と同一平面上に存在しているが、必ずしもこの構造に限定されない。例えば、図１２のように第１電極１１０の一部が第１基板１００の第１面１０１よりも突出していてもよく、また、図１４のように第１電極１１０の最上面が第１基板１００の第１面１０１よりも低く、凹部１０３の側壁が露出されていてもよい。

図７は、本発明の実施形態１に係る半導体装置の製造方法において、絶縁層を形成する工程を示す断面図である。絶縁層１２０は、全面に絶縁層１２０の出発膜を形成した後に、絶縁層１２０を形成したい領域をマスクしたレジストを形成し、レジストから露出された絶縁層１２０をエッチングによって除去することで形成してもよい。また、絶縁層１２０として感光性樹脂を使用することもできる。

図８は、本発明の実施形態１に係る半導体装置の製造方法において、電極の凹部にはんだボールを配置する工程を示す断面図である。図８に示すように、はんだボール３３０を凹部１０３内に配置する。はんだボール３３０が滴下される位置が範囲３４０の内側であれば、はんだボール３３０は絶縁層１２０及び第１電極１１０上を滑り凹部１０３内にセルフアラインで配置される。はんだボール３３０を配置する前に、第１電極１１０とはんだボール３３０との濡れ性を向上させる処理を第１電極１１０上に行ってもよく、また、絶縁層１２０とはんだボール３３０との濡れ性を悪くする、つまり絶縁層１２０がはんだボール３３０をはじくようにする処理を絶縁層１２０上に行ってもよい。

図９は、本発明の実施形態１に係る半導体装置の製造方法において、第２基板を実装する工程を示す断面図である。図９に示すように、第２基板２００を第１基板１００に接近させ、第２電極２１０とはんだボール３３０とを接触させる。その後、第１基板１００及び第２基板２００を加熱することで、はんだボール３３０をリフローさせて、第１電極１１０及び第２電極２１０とはんだボール３３０とを接続する。

以上のように、図２乃至図９の製造方法によって、図１に示す半導体装置１０を実現することができる。ただし、図１に示す半導体装置１０の製造方法は図２乃至図９に示す製造方法に限定されず、多様な方法で実現することができる。

［半導体装置を使用した電子デバイス］
図１０を用いて、本発明の実施形態１に係る半導体装置を使用した電子デバイスについて説明する。図１０に示す電子デバイスは、放射線が半導体層に照射されることによる起電力を利用して放射線強度を測定する放射線検出器である。

図１０は、本発明の実施形態１に係る半導体装置を使用した電子デバイスの概要を示す図である。図１０に示すように、放射線検出器２０は、放射線照射によって電子及びホールなどのキャリアを発生する半導体層１５と金属電極１１と電極層１３とを有する半導体装置１０、コンデンサ４１０、増幅器４２０、マルチチャンネルアナライザ（ＭＣＡ）４３０等を有する。半導体装置１０は、金属電極１１がグランドに接続（接地）され、電極層１３が抵抗器４４０を介して正電位の端子４５０に接続されることにより、所定のバイアス電圧が印加されている。また、電極層１３は、コンデンサ４１０、増幅器４２０を介してＭＣＡ４３０に接続されている。ここで、電極層１３において、他の基板と電気的に接続するために、図１に示す構造を使用する。また、金属電極１１における接地を他の基板に接続することで行う場合は、金属電極１１に図１に示す構造を使用してもよい。

ここで、コンデンサ４１０、増幅器４２０、ＭＣＡ４３０、及び抵抗器４４０の全て又はいずれか１つは、図１に示す第２基板２００に備えられていてもよい。半導体層１５が放射線５００（硬Ｘ線やγ線）を受けて電子５１０及びホール５２０を放出すると、電子５１０はバイアス電圧により電極層１３に移動し、ホール５２０はバイアス電圧により金属電極１１に移動する。上記のように電極層１３に移動した電子５１０は、電極層１３における第１電極１１０、バンプ１３０、及び第２電極２１０を介してコンデンサ４１０、増幅器４２０、ＭＣＡ４３０、及び抵抗器４４０へと流れる。電子５１０による電流は、コンデンサ４１０及び増幅器４２０によってパルス信号に変換され、当該パルス信号がＭＣＡ４３０で解析され、放射線のスペクトルを得ることができる。

〈実施形態１の変形例〉
図１１乃至図１６を用いて、本発明の実施形態１の変形例に係る半導体装置の概要を説明する。図１１乃至図１６に示す半導体装置も、図１に示す半導体装置１０と同様に、図１０に示す放射線検出器２０に使用することができる。

図１１は、本発明の実施形態１の変形例１に係る半導体装置の一例を示す断面図である。図１１に示す半導体装置３１は図１に示す半導体装置１０と類似しているが、半導体装置３１は第１基板１００と第１電極１１０との間に、第１基板１００に酸素が混入し、第１基板１００がｐ型化して低抵抗化された酸素ドープ領域６１０が配置されている点において、半導体装置１０とは相違する。

上記の酸素ドープ領域６１０はＰｔの無電解めっきの形成に使用する０．１ｗｔ％塩化白金酸水溶液中に塩酸を添加しｐＨを調節した溶液で形成することができる。つまり、第１電極１１０に含まれる第３導電層１１３としてＰｔを無電解めっきで形成する場合、酸素ドープ領域６１０を第３導電層１１３と同一工程で形成することができる。また、上述のめっき工程とは別に酸素をドーピングする工程を設けてもよい。例えば、第１基板１００の凹部１０３の形成後に酸素をドーピングしてもよい。

半導体装置３１では、第１基板１００と第１電極１１０との間に酸素ドープ領域６１０が配置されることで、第１基板１００と第１電極１１０との接触抵抗を低減することができる。

図１２は、本発明の実施形態１の変形例２に係る半導体装置の一例を示す断面図である。図１２に示す半導体装置３２は図１に示す半導体装置１０と類似しているが、半導体装置３２は第１電極１１０の一部が第１基板１００の第１面１０１よりも上方に突出している点において、半導体装置１０とは相違する。

図１３は、本発明の実施形態１の変形例３に係る半導体装置の一例を示す断面図である。図１３に示す半導体装置３３は図１に示す半導体装置１０と類似しているが、半導体装置３３は第１基板１００に設けられた凹部１０４の断面形状が矩形である点において、半導体装置１０とは相違する。

図１４は、本発明の実施形態１の変形例４に係る半導体装置の一例を示す断面図である。図１４に示す半導体装置３４は図１に示す半導体装置１０と類似しているが、半導体装置３４は第１基板１００に設けられた凹部１０３に配置された第１電極１１０の最上面が第１基板１００の第１面１０１よりも低く、凹部１０３の側壁１０５が露出されている点において、半導体装置１０とは相違する。

図１５は、本発明の実施形態１の変形例５に係る半導体装置の一例を示す断面図である。図１５に示す半導体装置３５は図１に示す半導体装置１０と類似しているが、半導体装置３５は第１基板１００に設けられた凹部１０３に配置された第１電極１１０の高さが、凹部１０３の周縁部から中央部に向かって徐々に低くなっている点において、半導体装置１０とは相違する。換言すると、第１電極１１０の断面形状は、凹部１０３の周縁部から中央部に向かって湾曲した形状となっている。

図１６は、本発明の実施形態１の変形例６に係る半導体装置の一例を示す断面図である。図１６に示す半導体装置３６は図１に示す半導体装置１０と類似しているが、半導体装置３６は、絶縁層１２０が第１電極１１０の端部を覆うように形成されており、凹部１０３の内部にも形成されている点において、半導体装置１０とは相違する。つまり、バンプ１３０は絶縁層１２０によって位置決めされる。

以上のように、図１１乃至図１６に示す実施形態１の変形例のように、凹部１０３及び第１電極１１０は多様な形態をとり得る。実施形態１の変形例においても、第１基板１００に凹部１０３が設けられ、凹部１０３の内部に配置された第１電極１１０が第１基板１００の第１面１０１に対して凹形状を有することで、第１基板１００と第１電極１１０との接触面積を大きくすることができる。その結果、第１基板１００と第１電極１１０との密着性を向上させることができる。また、上記の構造によって、第１電極１１０上に構造物を配置する際に、構造体をセルフアラインで電極上に配置することができる。

〈実施形態２〉
図１７を用いて、本発明の実施形態２に係る半導体装置の概要を説明する。実施形態２では、基板の凹部に配置され、表面が凹形状を有する電極として積層構造を使用した構造を例示するが、この構造に限定されず、凹形状を有する電極は単層構造であってもよい。また、実施形態２では、基板上に当該電極を露出する開口部が設けられた絶縁層が配置されているが、当該絶縁層は必須の構成ではない。

［半導体装置の断面構造］
図１７は、本発明の実施形態２に係る半導体装置の一例を示す断面図である。図１７に示す半導体装置４０は図１に示す半導体装置１０と類似しているが、半導体装置４０は、第１基板１００に設けられた凹部１０８が内側に設けられた内側凹部１０６と、内側凹部１０６の周辺に内側凹部１０６に比べて第１基板１００の板厚方向に浅い外側凹部１０７と、を有する点において半導体装置１０とは相違する。つまり、半導体装置４０の凹部１０８は第１基板１００の板厚方向に深さが異なる２段階の凹部が形成されており、凹部１０８の内部に段差が設けられている。そして、第１電極１１０は凹部１０８の形状に沿って形成されている。図１７に示す半導体装置４０の各部材としては、図１に示す半導体装置１０に用いられる部材と同じ材料を使用することができる。

ここで、図１７では凹部が形成されていない領域の第１基板１００の上面と、外側凹部１０７の領域の第１電極１１０の上面とが略同一面になる構造が例示されているが、この構造に限定されない。例えば、外側凹部１０７の深さに比べて第１電極１１０の膜厚が十分に薄く、外側凹部１０７の領域において、第１電極１１０の上面が第１基板１００の上面よりも第１基板１００の内部方向に凹んだ構造であってもよい。つまり、凹部１０８における第１電極１１０の表面の形状が凹部１０８の形状を反映した形状であってもよい。

以上のように、実施形態２に係る半導体装置４０によると、実施形態１の半導体装置１０と同様に、第１基板１００と第１電極１１０との密着性を向上させることができ、また、第１電極１１０上に構造物を配置する際に、構造体をセルフアラインで電極上に配置することができる。また、第１基板１００と第１電極１１０と間の接触面積を広くすることができるため、これらの間の接触抵抗をより低くすることができる。

［半導体装置の製造方法］
図１８及び図１９を用いて、本発明の実施形態２に係る半導体装置の製造方法を説明する。なお、実施形態２の製造方法において、１段階目の第１基板１００のエッチングによって内側凹部１０６を形成する工程までは実施形態１の図２及び図３と同じ方法で製造することができるため、ここでは説明を省略する。

図１８は、本発明の実施形態２に係る半導体装置の製造方法において、第１基板にレジストを形成する工程を示す断面図である。内側凹部１０６が形成された第１基板１００のレジストパターンを剥離し、内側凹部１０６が形成された第１基板１００上にフォトレジストを塗布した後に、図１８に示すように、露光及び現像を行うことにより内側凹部１０６の外周よりも外側まで開口されたレジストパターン３０１を形成する。つまり、レジストパターン３０１は第１基板１００のエッチングされていない表面を露出するように形成される。

図１９は、本発明の実施形態２に係る半導体装置の製造方法において、第１基板をエッチングする工程を示す断面図である。図１９に示す２段階目のエッチングは図３に示す１段階目エッチングと同様の方法を使用することができる。なお、１段階目のエッチングと２段階目のエッチングとは同じ方法で行ってもよく、異なる方法で行ってもよい。そして、図１９に示す状態の基板に対して、図４乃至図６と同様の方法で第１電極１１０を形成することで、図１７に示す半導体装置４０を実現することができる。

以上のように、図１８及び図１９の製造方法によって、図１７に示す半導体装置４０を実現することができる。ただし、図１７に示す半導体装置４０の製造方法は図１８及び図１９に示す製造方法に限定されず、多様な方法で実現することができる。

以下、本発明の実施形態１に係る半導体装置１０について具体的な例を用いて説明する。図２０は、本発明の実施例１に係る半導体装置の断面ＳＥＭ（Scanning Electron Microscope）像である。図２０に示す断面ＳＥＭ像は、図３に示すように凹部１０３が形成された第１基板１００上に、図６に示す第１電極１１０が形成された半導体装置の断面形状を観察したＳＥＭ像である。図２０に示すように、第１基板１００には、第１基板１００の板厚方向に約３０μｍの深さの凹部１０３が形成されており、凹部１０３の内部には第１電極１１０が形成されている。

図２０に示す凹部１０３は、図３に示すような、凹部１０３に対応する領域が開口されたレジストパターン３００を用いたウェットエッチングによって形成された。ウェットエッチングに用いられた薬液は、体積比で水５０に対して臭化水素水５０、臭素１の薬液である。第１基板１００をウェットエッチングする前に、テスト用基板を用いてエッチングレートを確認したところ、約６μｍ／ｍｉｎのエッチングレートであることが確認された。よって、５分間のウェットエッチングを行うことで約３０μｍの深さの凹部１０３を得ることができた。

次に、無電解めっき処理の前処理洗浄として、凹部１０３が形成されたレジストパターン３００付き第１基板１００をメタノールで洗浄し、次にメタノールに１ｖｏｌ％の臭素を溶解したブロムとメタノールからなる溶液で、常温、２分間の超音波洗浄を行い、さらにメタノール洗浄を２回繰り返し、純水洗浄した。

次に、図４に示すように、無電解めっき法によって、第１基板１００の凹部１０３に第３導電層３１３としてＰｔ層を形成した。Ｐｔ層の形成は、めっき処理前洗浄が行われたレジストパターン３００付き第１基板１００を５０℃に加熱した０．１ｗｔ％塩化白金酸水溶液に１０分間浸すことで行った。上記のようにして、第１基板１００の凹部１０３上に、第１電極１１０の一部となる第３導電層３１３を形成した。このときのＰｔ層の膜厚は約５０ｎｍである。

次に、図５に示すように、第１導電層３１１として、第３導電層３１３のＰｔ層上及びレジストパターン３００上にスパッタリング法でＮｉを約７０ｎｍの膜厚で形成し、スパッタリング法で形成したＮｉ層の表面を脱脂処理し、パラジウム（Ｐｄ）触媒処理を行い、無電解めっき法でさらにＮｉを約１μｍの膜厚で形成した。続いて、第２導電層３１２として、第１導電層３１１のＮｉ層上に無電解めっき法でＡｕ層を約５０ｎｍの膜厚で形成した。そして、図６に示すように、リフトオフによってレジストパターン３００及びその上面、側面に形成されたＮｉ層（第１導電層３１１）及びＡｕ層（第２導電層３１２）を除去することで、図２０に示す半導体装置を形成した。

以上のように、実施形態１に記載された製造方法によって作製された、実施例１の断面ＳＥＭ像（図２０）に示す半導体装置は、第１基板１００と第１電極１１０（Ｐｔ層、Ｎｉ層、及びＡｕ層の積層構造）との接触面積が大きくなっており、実使用において十分な密着性を有していることを確認した。また、当該半導体装置は、フリップチップボンディング法によるはんだボールの位置決めをセルフアラインで電極上に配置することが可能である。

以下、本発明の実施形態２に係る半導体装置４０について具体的な例を用いて説明する。図２１は、本発明の実施例２に係る半導体装置の断面ＳＥＭ像である。図２１に示す断面ＳＥＭ像は、図１７に示すように、凹部１０８が形成された第１基板１００上に第１電極１１０が形成された半導体装置の断面形状を観察したＳＥＭ像である。図２１に示すように、第１基板１００には、内側凹部１０６の第１基板１００の板厚方向の深さが約３０μｍ、外側凹部の第１基板１００の板厚方向の深さが約５μｍの凹部１０８が形成されており、凹部１０８の内部には第１電極１１０が形成されている。

図２１に示す凹部１０８は、図１８に示すように、内側凹部１０６が形成された第１基板１００に対して、外側凹部１０７に対応する領域が開口されたレジストパターン３０１を用いたウェットエッチングを行うことで形成された。ウェットエッチングに用いられた薬液は、実施例１と同様に、体積比で水５０に対して臭化水素水５０、臭素１の薬液である。また、実施例１と同様にテスト基板を用いたエッチングレート確認によって、約６μｍ／ｍｉｎのエッチングレートであることが確認された。よって、実施例２では、内側凹部１０６のエッチングを５分間行い、外側凹部１０７のエッチングを１分間行うことで、図２１に示す形状の凹部１０８を得ることができた。

次に、第１基板１００の凹部１０８上に、実施例１と同様の手順で、第１電極１１０を形成した。すなわち、凹部１０８が形成されたレジストパターン３０１付き第１基板１００に対して、図１７における第３導電層１１３として無電解めっき法でＰｔ層を約５０ｎｍの膜厚で形成し、次に第１導電層１１１としてスパッタリング法でＮｉ層を約１００ｎｍの膜厚で形成し、Ｎｉ層の表面を脱脂処理し、パラジウム（Ｐｄ）触媒処理を行い、無電解めっき法でさらにＮｉを約１μｍの膜厚で形成した。続いて、第２導電層１１２として無電解めっき法でＡｕ層を約５０ｎｍの膜厚で形成した。そして、リフトオフによってレジストパターン３０１及びその上方に形成されたＮｉ層（第１導電層１１１）及びＡｕ層（第２導電層１１２）を除去することで、図２１に示す半導体装置を形成した。

以上のように、実施形態２に記載された製造方法によって作製された、実施例２の断面ＳＥＭ像（図２１）に示す半導体装置は、第１基板１００と第１電極１１０（Ｐｔ層、Ｎｉ層、及びＡｕ層の積層構造）との接触面積が大きくなっており、実使用において十分な密着性を有していることを確認した。また、当該半導体装置は、フリップチップボンディング法によるはんだボールの位置決めをセルフアラインで電極上に配置することが可能である。

なお、本発明は上記の実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１０、３１、３２、３３、３４、３５、３６、４０：半導体装置
１１：金属電極
１３：電極層
１５：半導体層
２０：放射線検出器
１００：第１基板
１０１：第１面
１０３、１０４、１０８：凹部
１０５：側壁
１０６：内側凹部
１０７：外側凹部
１１０：第１電極
１１１、３１１：第１導電層
１１２、３１２：第２導電層
１１３、３１３：第３導電層
１２０：絶縁層
１３０：バンプ
２００：第２基板
２１０：第２電極
３００、３０１：レジストパターン
３３０：はんだボール
４１０：コンデンサ
４２０：増幅器
４４０：抵抗器
４５０：端子
５００：放射線
５１０：電子
５２０：ホール
６１０：酸素ドープ領域

Claims

第１面に凹部が設けられた半導体性の第１基板と、
少なくとも前記凹部の内側に配置され、前記第１面に対して凹形状を有する第１電極と、
を有することを特徴とする半導体装置。
前記凹部における前記第１電極上に配置されたバンプと、
前記バンプに接続する第２電極を有する第２基板と、
をさらに有することを特徴とする請求項１に記載の半導体装置。
前記第１基板上に、前記第１電極を露出する開口部が設けられた絶縁層をさらに有することを特徴とする請求項２に記載の半導体装置。
前記凹部の側壁の断面形状は湾曲形状であることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
前記凹部の深さが５μｍ以上５０μｍ以下であることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
前記第１電極は、
前記バンプに含まれる材料に対するブロッキング性を有する第１導電層と、
前記第１導電層上に配置され、前記第１導電層及び前記第１基板よりも前記バンプの濡れ性が高い第２導電層と、
を有することを特徴とする請求項２に記載の半導体装置。
前記第１電極は、
前記バンプに含まれる材料に対するブロッキング性を有する第１導電層と、
前記第１導電層上に配置され、前記第１導電層及び前記絶縁層よりも前記バンプの濡れ性が高い第２導電層と、
を有することを特徴とする請求項３に記載の半導体装置。
前記第１電極は、前記第１導電層と前記第１基板との間に配置され、前記第１基板とオーミック接触となる第３導電層をさらに有することを特徴とする請求項６又は７に記載の半導体装置。
前記第１導電層はＮｉを含み、
前記第２導電層はＡｕを含み、
前記第３導電層はＰｔを含むことを特徴とする請求項８に記載の半導体装置。
前記第１基板は、Ｃｄ、Ｚｎ、Ｔｅを含むことを特徴とする請求項１乃至９のいずれか一に記載の半導体装置。
前記第１基板は単結晶であることを特徴とする請求項１０に記載の半導体装置。