JP2016115354A - 不揮発性メモリのリフレッシュ - Google Patents

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Abstract

【課題】 不揮発性メモリのリフレッシュを提供する。【解決手段】 メモリ・セルを有する不揮発性メモリをリフレッシュするシステムおよび方法。この方法は、メモリ・セルのうちデータ保持試験を満足させない１つまたは複数のセルを識別するステップと、元のメモリ・アドレスから予備のメモリ・アドレスにこの１つまたは複数の識別されたメモリ・セルを再配置するステップと、この識別されたメモリ・セルをリフレッシュするステップとを含む。【選択図】 図３

Description

不揮発性メモリには、高温時のデータ保持に問題がある。不揮発性メモリの例には、それだけには限らないが、スピン注入磁気ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）、抵抗性ランダム・アクセス・メモリ（ＲＲＡＭまたはＲｅＲＡＭ）、および相変化ランダム・アクセス・メモリ（ＰＣ−ＲＡＭ）が含まれる。たとえば、１７５℃の自動車温度でのＳＴＴ−ＭＲＡＭの予想されるデータ保持性能は約２０時間であり、これは自動車製品においてはかなり低すぎる。
スピン注入磁気ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）の概略図を示す。 不揮発性メモリのリフレッシュ・システムを示す。 不揮発性メモリをリフレッシュする方法の流れ図を示す。 抵抗値とデータ保持の読出し数のグラフを示す。 リフレッシュされている不揮発性メモリを示す。 反転されたビットとデータ保持の読出し数のグラフを示す。
本開示は、メモリ・セルを有する不揮発性メモリをリフレッシュすることを対象とする。データ保持試験を満たさない弱いメモリ・セルが識別される。これら識別されたセルは、その元のメモリ・アドレスから予備のメモリ・アドレスに再配置され、記憶データを保存するため、動作中に絶えずリフレッシュされる。
図１には、スピン注入磁気ランダム・アクセス・メモリ（ＳＴＴ−ＭＲＡＭ）１００の概略図が示してある。データを電荷として記憶する典型的なＲＡＭ技術とは異なり、ＭＲＡＭのデータは、磁気抵抗層１１０、１３０によって記憶され、これらの層はトンネル酸化物層１２０によって分離されている。磁気抵抗層１１０、１３０のそれぞれは磁化を保持する。固定層１１０の磁化は、その磁性配向が固定されており、自由層１３０の磁化は、スピン偏極されたプログラミング電流によって変化させることができる。したがって、プログラミング電流により、２つの磁性層の磁性配向が、各層にわたって電気抵抗が相対的に低くなる（「０」状態）同じ方向か、または各層にわたって電気抵抗が相対的に高くなる（「１」状態）逆方向になるようにすることができる。自由層１３０の磁性配向の切替え、および、その結果として各磁性層にわたって生じる高い抵抗状態または低い抵抗状態により、典型的なＭＲＡＭセルの書込み動作および読取り動作が実現する。ＳＴＴ−ＭＲＡＭ１００が高温に曝されている場合、意図しない反転、すなわち自由層１３０の磁性配向の意図しない切替えが生じる可能性がある。
ＳＴＴ−ＭＲＡＭ１００のデータ保持の挙動は、そのエネルギー障壁によって決定され、この障壁によって高抵抗状態と低抵抗状態が分離される。エネルギー障壁が大きくなると、熱誘起される反転に対してメモリ・セルが安定になり、したがってそのデータ保持が良好になる。
図２には、不揮発性メモリ２１０、マッピング・テーブル２２２を有する揮発性メモリ２２０、および制御装置２３０を備える、不揮発性メモリのリフレッシュ・システム２００が示してある。図１に関して上述したように、不揮発性メモリ２１０はＳＴＴ−ＭＲＡＭ１００でもよい。
図３には、不揮発性メモリ２１０をリフレッシュする方法の流れ図３００が示してある。この方法の各ステップは、図２に示す制御装置２３０の制御下で実行される。
ステップ３１０において、データ保持試験を満たさない、すなわち弱いメモリ・セルである１つまたは複数の不揮発性メモリ・セルが識別される。この識別は、起動時に実行してもよい。メモリ・セルは、弱いか強いかのいずれかとして形成され、その寿命期間中にこの点は変化しない。
データ保持試験は、いくつかの測定可能な電気特性に基づいてもよい。以下でより詳細に説明するように、これらの電気的特性には、それだけには限らないが、書込み時間、書込み電流、抵抗値、読出し電流、および／またはエネルギー障壁が含まれる。
メモリ・セルの書込み時間が所定の時間よりも短いと、データ保持が劣っていると分かる。第１の読出し中、弱いメモリ・セルは迅速に書き込まれるが、データ保持が相対的に良好な強いメモリ・セルの書込み時間はそれより長くする必要がある。
書込み電流が所定の電流値よりも小さい場合も、データ保持が劣っていると分かる。
メモリ・セルの読出し電流が所定の電流値よりも小さく、したがって、抵抗値が所定の抵抗値よりも大きいと、データ保持が劣っていると分かる。抵抗値が増大するのは、ＳＴＴ−ＭＲＡＭ２１０のフットプリントが減少する結果でもよい。
メモリ・セルのエネルギー障壁が所定のエネルギー値よりも小さいと、やはりデータ保持が劣っていると分かる。一方で、メモリ・セルのエネルギー障壁が高いと、書込みインパルスに対してより頑強である。エネルギー障壁が高くなると、結果として書込み電流が多くなり、書込み時間が長くなるという点で、エネルギー障壁は書込み電流および書込み時間に関係する。
ステップ３２０において、データ保持が劣っている１つまたは複数の識別された「弱い」セルが、その元のメモリ・アドレスから、揮発性メモリ２２０のデータ・テーブル２２２内の予備のメモリ・アドレスに再配置される。揮発性メモリ２２０は、たとえば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、または本来の目的に適した他の任意の揮発性メモリでもよい。永続的なマッピング・テーブル２２２は必要とされない。このステップ３２０は、起動時にのみ実行してもよく、かつ／または動作中、特に高温での動作中に繰り返し実行してもよい。
動作中、ステップ３３０において、誤り訂正符号（ＥＣＣ）アルゴリズムを満たさないメモリ・セルが識別され、マッピング・テーブル２２２に再配置される。初めは、不揮発性メモリ２１０が高温になっておらず、相対的に弱いセルによっては、初期のデータ保持試験に依然として合格することがある。温度が上がるにつれて、これら弱いメモリが機能しなくなり始めることがある。誤り訂正符号アルゴリズム、または代替的に他の任意の適したアルゴリズムを用いてこれらのメモリ・セルを識別すると、結果として、データ保持が弱いメモリ・セルをさらにフィルタリングすることになる。
ステップ３４０において、識別されたメモリ・セルは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）において実行されるのと同様に絶えずリフレッシュされる。知られているように、メモリのリフレッシュとは、情報を保持するために、メモリの領域からこの情報を周期的に読み取り、読み取った情報を修正することなく同じ領域に直ちに再書込みするプロセスである。ステップ３４０は、マッピング・テーブル２２２に記憶された識別済みの弱いメモリ・セルに対して、繰り返し実行してもよい。全てのメモリ・セルにリフレッシュを連続して実行することは可能であるが、このようなプロセスには、かなりの量の電力が必要になるはずである。別の選択肢は、全てのメモリ・セルに対してリフレッシュを実行し、ただし識別された弱いメモリ・セルに対してはより頻繁にリフレッシュを実行することである。
さらに、メモリをリフレッシュしている間、読み取った情報をＥＣＣによって訂正することもでき、ＥＣＣが訂正したデータをそれぞれのメモリ・セルに書き込むことができる。ＥＣＣは、誤り訂正／誤り検出符号を使用し、この符号は、ハミング符号、Ｈｓｉａｏ符号、ＢＣＨ符号、リードソロモン符号、交差パリティ符号、または状況に適した他の任意の誤り検出／誤り訂正符号でもよい。
理論上、ＳＴＴ−ＭＲＡＭは、耐久性が無限であり、単一ビットの書込み／消去機能を有し、したがって、リフレッシュによる追加書込みが不揮発性メモリ２１０を損傷することはない。通常、不揮発性メモリ２１０を有するチップは、動作中にのみ高温になり、したがって、リフレッシュ用の電力は利用可能である。
ステップ３５０において、１つまたは複数の識別されたメモリ・セルを、マッピング・テーブル２２２内で予備アドレスから元のアドレスまで再配置して戻してもよい。この再配置ステップは、電源オフ時に実行してもよく、または代替的に、不揮発性メモリ２１０が所定の温度よりも高い温度でなくなるときに実行してもよい。さらに低い温度では、データ保持に関する問題が少なくなる。
本開示は、プログラム命令を含む非一時的なコンピュータ読取り可能媒体上に実施されるコンピュータ・プログラム製品を含み、このプログラム命令は、処理回路によって実行されると、この処理回路が図３の方法を実施するように構成される。
抵抗性ランダム・アクセス・メモリ（Ｒｅ−ＲＡＭ）および相変化ランダム・アクセス・メモリ（ＰＣ−ＲＡＭ）は、データ保持が劣っているメモリ・セルをあらかじめ識別することができない。しかし、これらの不揮発性メモリは、時間とともに抵抗値がドリフトする。抵抗値のドリフトは一般に、ビットの再書込みが必要であることを示しているが、その結果得られるデータ保持性能の情報は利用できない。図３に関して前述したステップ３１０、３２０、３３０は、これらのメモリに対しては意味がない。その代わりに、簡略なリフレッシュが適している。
図４には、抵抗値とデータ保持の読出し数のグラフ４００が示してある。より具体的には、グラフ４００には、メモリ・セル（ビット）抵抗値とデータ保持の読出し数の関係が示してある。初期の読出しにおいて反転する、データ保持が劣っているメモリ・セルの抵抗値は、相対的に高い。
図５Ａには、リフレッシュされている２ＭＢの不揮発性メモリ５００Ａが示してあり、図５Ｂには、反転されたメモリ・セル（ビット）とデータ保持の読出し数のグラフ５００Ｂが示してある。
メモリ５００Ａの２ＭＢが、固定パターンで書き込まれた。メモリの下側半分での第１のＭＢが記憶され、メモリの上側半分での第２のＭＢの識別済みの反転されたビットが、絶えずリフレッシュされる。グラフ５００Ｂには、リフレッシュされたＭＢのフェイルビット・カウント（ＦＢＣ）が一定であることが示してあり（正方形で識別された下側の線）、第１のＭＢは、フェイルビット・カウントの増大することが予想されることを示している（菱形で識別された上側の線）。リフレッシュが終了した後、反転されたメモリ・セルの数（正方形で識別された下側の線を参照）が、第１のＭＢ（菱形で識別された上側の線を参照）に比べてかなり同程度に増加する。
データ保持性能を改善するための代替の解決策には、事前選択なしのリフレッシュ、およびアドレス・マッピングなしが含まれるが、これによって消費電力が多くなる。ソフトウェア制御された書戻しが一選択肢であるが、誤りが増える傾向にある。弱いアドレスの永続的マッピングも存在するが、このような場合には、ランダム・アクセス・メモリにおいて非常に信頼性の高い不揮発性メモリ・マップが必要とされる。
例示的な実施形態に関連してこれまで説明してきたが、「例示的」という用語は、最良または最適なものではなく、単に一例としての意味しかないことが理解される。したがって、本開示は、代替形態、修正形態、および均等物を包含するものであり、これらは本開示の範囲内に含まれ得る。
本明細書においては特定の実施形態を図示し説明してきたが、本開示の範囲から逸脱することなく、様々な代替実装形態および／または同等な実装形態を、図示し説明してきたこの特定の実施形態の代わりとしてもよいことが当業者には理解されよう。本開示は、本明細書において議論した特定の実施形態の任意の改変形態または変形形態をも包含するものである。
１００ スピン注入磁気ランダム・アクセス・メモリ
１１０ 固定層
１２０ トンネル酸化物層
１３０ 自由層
２００ 不揮発性メモリのリフレッシュ・システム
２１０ 不揮発性メモリ
２２０ 揮発性メモリ
２２２ マッピング・テーブル
２３０ 制御装置
３００ 流れ図
４００ グラフ
５００Ａ 不揮発性メモリ
５００Ｂ グラフ

Claims (20)

  1. メモリ・セルを有する不揮発性メモリをリフレッシュする方法であって、
    前記メモリ・セルのうちデータ保持試験を満たさない１つまたは複数のセルを識別するステップと、
    元のメモリ・アドレスから予備のメモリ・アドレスに前記１つまたは複数の識別されたメモリ・セルを再配置するステップと、
    前記１つまたは複数の識別されたメモリ・セルをリフレッシュするステップと
    を含む方法。
  2. 前記予備アドレスが、揮発性メモリに記憶されたマッピング・テーブルに配置される、請求項１に記載の方法。
  3. 前記予備アドレスが、不揮発性メモリに記憶されたマッピング・テーブルに配置される、請求項１に記載の方法。
  4. 前記１つまたは複数の識別されたメモリ・セルを、前記予備アドレスから前記元のアドレスまで再配置するステップをさらに含む、請求項１に記載の方法。
  5. 前記１つまたは複数の識別されたメモリ・セルを、前記予備アドレスから前記元のアドレスまで再配置する前記ステップが、前記不揮発性メモリが所定の温度よりも高い温度でなくなった後に実行される、請求項４に記載の方法。
  6. 前記識別するステップと再配置するステップが、起動時に実行される、請求項１に記載の方法。
  7. 誤り訂正符号アルゴリズムを使用して、前記メモリ・セルのうち誤りを有する１つまたは複数のメモリ・セルを識別するステップと、
    誤りを有するものとして識別された前記１つまたは複数のメモリ・セルを、元のアドレスから予備のメモリ・アドレスに再配置するステップと
    をさらに含む、請求項１に記載の方法。
  8. 前記識別するステップと再配置するステップが、繰り返し実行される、請求項１に記載の方法。
  9. 前記リフレッシュするステップが、
    前記１つまたは複数の識別されたメモリ・セルからデータを読み取るステップと、
    前記誤り訂正アルゴリズムを使用して、前記読み取ったデータを訂正するステップと、
    前記訂正されたデータを前記１つまたは複数の識別されたメモリ・セルに書き込むステップと
    を含む、請求項７に記載の方法。
  10. 前記識別するステップが、所定の時間よりも短い書込み時間を有する、前記１つまたは複数のメモリ・セルを決定するステップを含む、請求項１に記載の方法。
  11. 前記識別するステップが、所定の電流値よりも小さい読取り電流を有する、前記１つまたは複数のメモリ・セルを決定するステップを含む、請求項１に記載の方法。
  12. 前記識別するステップが、所定の電流値よりも小さい書込み電流を有する、前記１つまたは複数のメモリ・セルを決定するステップを含む、請求項１に記載の方法。
  13. 前記識別するステップが、所定の抵抗値よりも大きい抵抗値を有する、前記１つまたは複数のメモリ・セルを決定するステップを含む、請求項１に記載の方法。
  14. 前記識別するステップが、所定のエネルギー値よりも小さいエネルギー障壁を有する、前記１つまたは複数のメモリ・セルを決定するステップを含む、請求項１に記載の方法。
  15. 前記不揮発性メモリが、スピン注入磁気ランダム・アクセス・メモリである、前記請求項１に記載の方法。
  16. 前記１つまたは複数の識別されたメモリ・セルのみをリフレッシュするステップをさらに含む、請求項１に記載の方法。
  17. 前記１つまたは複数の識別されたメモリ・セルを、識別されていないメモリ・セルよりも頻繁にリフレッシュするステップをさらに含む、請求項１に記載の方法。
  18. メモリ・セルを有する不揮発性メモリと、
    マッピング・テーブルを有するメモリと、
    前記メモリ・セルのうちデータ保持試験を満たさない１つまたは複数のメモリ・セルを識別し、
    元のメモリ・アドレスから予備のメモリ・アドレスに前記１つまたは複数の識別されたメモリ・セルを再配置し、
    前記識別されたメモリ・セルをリフレッシュする
    ように構成された制御装置と
    を備える、メモリのリフレッシュ・システム。
  19. 前記不揮発性メモリが、スピン注入磁気ランダム・アクセス・メモリである、請求項１８に記載のメモリのリフレッシュ・システム。
  20. 処理回路によって実行されると、前記処理回路が請求項１の方法を実施するように構成されたプログラム命令を含む、非一時的なコンピュータ読取り可能媒体上に実施されるコンピュータ・プログラム製品。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9824737B2 (en) * 2015-12-22 2017-11-21 Intel Corporation Memory circuit and method for operating a first and a second set of memory cells in direct memory access mode with refresh
US11055167B2 (en) 2018-05-14 2021-07-06 Micron Technology, Inc. Channel-scope proximity disturb and defect remapping scheme for non-volatile memory
US10838831B2 (en) 2018-05-14 2020-11-17 Micron Technology, Inc. Die-scope proximity disturb and defect remapping scheme for non-volatile memory
US10665322B2 (en) * 2018-05-14 2020-05-26 Micron Technology, Inc. Forward and reverse translation for dynamic storage media remapping

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1139221A (ja) * 1997-07-17 1999-02-12 Hitachi Ltd 不揮発性半導体メモリに対する書き込みアクセス・リフレッシュ制御方法、並びに半導体ファイル記憶装置
JP2000173277A (ja) * 1998-12-09 2000-06-23 Hitachi Ltd 不揮発性半導体記憶装置およびそのリフレッシュ方法
JP2006202383A (ja) * 2005-01-19 2006-08-03 Elpida Memory Inc メモリ装置及びそのリフレッシュ方法
JP2011060082A (ja) * 2009-09-11 2011-03-24 Renesas Electronics Corp メモリ制御装置
US20140059405A1 (en) * 2012-08-21 2014-02-27 Western Digital Technologies, Inc. Solid-state drive retention monitor using reference blocks

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5199033A (en) * 1990-05-10 1993-03-30 Quantum Corporation Solid state memory array using address block bit substitution to compensate for non-functional storage cells
JPH0667620A (ja) * 1991-07-27 1994-03-11 Semiconductor Energy Lab Co Ltd 画像表示装置
US5909404A (en) * 1998-03-27 1999-06-01 Lsi Logic Corporation Refresh sampling built-in self test and repair circuit
US6525987B2 (en) * 2001-05-23 2003-02-25 Tachyon Semiconductor Corporation Dynamically configured storage array utilizing a split-decoder
US7320100B2 (en) * 2003-05-20 2008-01-15 Cray Inc. Apparatus and method for memory with bit swapping on the fly and testing
US7095669B2 (en) * 2003-11-07 2006-08-22 Infineon Technologies Ag Refresh for dynamic cells with weak retention
US20050120265A1 (en) * 2003-12-02 2005-06-02 Pline Steven L. Data storage system with error correction code and replaceable defective memory
US7340366B2 (en) * 2004-03-04 2008-03-04 Atmel Corporation Method and apparatus of temperature compensation for integrated circuit chip using on-chip sensor and computation means
US7382673B2 (en) * 2005-06-15 2008-06-03 Infineon Technologies Ag Memory having parity generation circuit
US7440309B2 (en) * 2005-06-15 2008-10-21 Infineon Technologies Ag Memory having parity error correction
US7565479B2 (en) * 2005-08-04 2009-07-21 Rambus Inc. Memory with refresh cycle donation to accommodate low-retention-storage rows
US7444577B2 (en) * 2005-08-04 2008-10-28 Rambus Inc. Memory device testing to support address-differentiated refresh rates
US7734866B2 (en) * 2005-08-04 2010-06-08 Rambus Inc. Memory with address-differentiated refresh rate to accommodate low-retention storage rows
US7894289B2 (en) * 2006-10-11 2011-02-22 Micron Technology, Inc. Memory system and method using partial ECC to achieve low power refresh and fast access to data
US7778070B2 (en) * 2007-06-29 2010-08-17 Qimonda Ag Memory with dynamic redundancy configuration
WO2010080542A1 (en) * 2008-12-17 2010-07-15 Yadav Technology, Inc. Spin-transfer torque magnetic random access memory having magnetic tunnel junction with perpendicular magnetic anisotropy
US9691504B2 (en) * 2011-10-24 2017-06-27 Rambus Inc. DRAM retention test method for dynamic error correction
US9001550B2 (en) * 2012-04-27 2015-04-07 Macronix International Co., Ltd. Blocking current leakage in a memory array
US20130318418A1 (en) * 2012-05-22 2013-11-28 Politecncio di Milano Adaptive error correction for phase change memory
US20150227461A1 (en) * 2012-10-31 2015-08-13 Hewlett-Packard Development Company, Lp. Repairing a memory device
US9196384B2 (en) * 2012-12-28 2015-11-24 Intel Corporation Memory subsystem performance based on in-system weak bit detection
US9274715B2 (en) * 2013-08-02 2016-03-01 Qualcomm Incorporated Methods and apparatuses for in-system field repair and recovery from memory failures
TWI490871B (zh) * 2014-07-11 2015-07-01 Phison Electronics Corp 防止讀取干擾的方法、記憶體控制電路單元與記憶體儲存裝置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1139221A (ja) * 1997-07-17 1999-02-12 Hitachi Ltd 不揮発性半導体メモリに対する書き込みアクセス・リフレッシュ制御方法、並びに半導体ファイル記憶装置
JP2000173277A (ja) * 1998-12-09 2000-06-23 Hitachi Ltd 不揮発性半導体記憶装置およびそのリフレッシュ方法
JP2006202383A (ja) * 2005-01-19 2006-08-03 Elpida Memory Inc メモリ装置及びそのリフレッシュ方法
JP2011060082A (ja) * 2009-09-11 2011-03-24 Renesas Electronics Corp メモリ制御装置
US20140059405A1 (en) * 2012-08-21 2014-02-27 Western Digital Technologies, Inc. Solid-state drive retention monitor using reference blocks

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