JP2016111251A - トランジスタ - Google Patents
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Abstract
【課題】増幅トランジスタにおけるゲート制御性の低減を抑制することで、駆動性能を低減させることなく、ノイズを低減させる。【解決手段】ソースS領域内の少なくとも一部のソースS領域表面に形成される、ソースS領域における不純物N+と、導電型のいずれかが異なる不純物Pからなる表面不純物拡散層を設けるようにする。このようにすることで、ソースS領域におけるキャリアの拡散が進むことで、駆動性能を低減させることなく、1/fノイズを低減させることができる。本技術は、増幅トランジスタに適用することができる。【選択図】図9
Description
本技術は、トランジスタに関し、特に、ゲート制御性能を犠牲にすることなく、ノイズレベルを低減できるようにしたトランジスタに関する。
撮像装置を構成するトランジスタのうち、画素信号の増幅トランジスタにおけるノイズ対策として、埋め込み型チャネル構造が提案されている(特許文献1参照)。
しかしながら、特許文献1において開示されているように、増幅トランジスタとして、埋め込み型チャネル構造を採用すると、ゲート制御性が低下することに伴って、駆動性能が低減してしまう。
本技術は、このような状況に鑑みてなされたものであり、増幅トランジスタにおけるゲート制御性の低減を抑制することで、駆動性能を低減させることなく、ノイズを低減できるようにするものである。
本技術の一側面のトランジスタは、半導体基体上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上の一部に形成された導電性膜から成るゲート電極と、前記ゲート電極下の前記半導体基体表面のチャネル領域と、前記ゲート電極の側面領域を含む第1端部と、前記チャネル領域の一部とを含み、前記ゲート電極から延在するように前記半導体基体表面に形成された第1導電型第1不純物拡散層から成るソース領域と、前記ソース領域と対向する前記ゲート電極の側面領域を含む第2端部と、前記チャネル領域の一部とを含み、前記ゲート電極から延在するように前記半導体基体表面に形成された第1導電型第2不純物拡散層から成るドレイン領域と、前記ソース領域内の少なくとも一部のソース領域表面に形成される、前記ソース領域における不純物と、その濃度、または導電型のいずれかが異なる不純物からなる表面不純物拡散層とを含む。
前記表面不純物拡散層は、前記ソース領域内の少なくとも一部の前記ソース領域表面に形成された第2導電型不純物拡散層とすることができる。
前記表面不純物拡散層は、前記ソース領域内の一部であって、前記第1端部と前記チャネル領域の一部の前記ソース領域表面にのみ形成されているようにすることができる。
前記表面不純物拡散層は、前記ソース領域内の一部であって、前記第1端部と前記チャネル領域の一部を除く、前記ソース領域表面に形成されているようにすることができる。
前記ソース領域内表面の一部であって、前記第1不純物拡散層表面と第2導電型不純物拡散層表面との接合面を含むように、形成された導電性膜から成るソース電極をさらに含ませるようにすることができる。
前記ソース領域内表面の一部であって、前記第2導電型不純物拡散層表面の一部に形成された導電性膜から成るソース電極をさらに含ませるようにすることができる。
前記ソース領域内表面の一部であって、前記第1不純物拡散層表面の一部に形成された導電性膜から成るソース電極をさらに含ませるようにすることができる。
前記表面不純物拡散層は、前記ソース領域内の少なくとも一部の前記ソース領域表面に形成された、前記第1不純物拡散層および前記第2不純物拡散層の不純物濃度よりも低い不純物濃度を有する第1導電型不純物層とすることができる。
前記表面不純物拡散層は、前記ソース領域内の一部であって、前記第1端部と前記チャネル領域との境界と、その近傍を含む範囲の前記ソース領域表面にのみ形成されるようにすることができる。
前記表面不純物拡散層は、前記ソース領域内の一部であって、前記第1端部と前記チャネル領域との境界と、その近傍を含まない範囲の前記ソース領域表面にのみ形成されるようにすることができる。
前記表面不純物拡散層は、高誘電率材料膜とすることができる。
前記高誘電率材料膜は、逆導電型の電荷を蓄積する能力のあるピニング膜とすることができ、その構成材料には、酸化ハフニウム、五酸化タンタル、および二酸化ジルコニウムを含ませるようにすることができる。
本技術の一側面においては、半導体基体上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上の一部に形成された導電性膜から成るゲート電極と、前記ゲート電極下の前記半導体基体表面のチャネル領域と、前記ゲート電極の側面領域を含む第1端部と、前記チャネル領域の一部とを含み、前記ゲート電極から延在するように前記半導体基体表面に形成された第1導電型第1不純物拡散層から成るソース領域と、前記ソース領域と対向する前記ゲート電極の側面領域を含む第2端部と、前記チャネル領域の一部とを含み、前記ゲート電極から延在するように前記半導体基体表面に形成された第1導電型第2不純物拡散層から成るドレイン領域と、前記ソース領域内の少なくとも一部のソース領域表面に形成される、前記ソース領域における不純物と、その濃度、または導電型のいずれかが異なる不純物からなる表面不純物拡散層とが含まれる。
本技術の一側面によれば、増幅トランジスタにおけるゲート制御性の低減を抑制することで、駆動性能を低減させることなく、ノイズを低減することが可能となる。
<本技術を適用した固体撮像装置の構成例>
図1は、本技術が適用される増幅型固体撮像装置、例えばMOS(Metal Oxide Semiconductor)型イメージセンサの構成の一例を示すブロック図である。図1に示すように、本適用例に係るMOS型イメージセンサ10は、光電変換素子である例えばフォトダイオードを含む単位画素11、当該画素11が行列状に2次元配列されてなる画素アレイ部12、垂直選択回路13、信号処理回路であるカラム回路14、水平選択回路15、水平信号線16、出力回路17およびタイミングジェネレータ(TG)18等を有するエリアセンサ構成となっている。
図1は、本技術が適用される増幅型固体撮像装置、例えばMOS(Metal Oxide Semiconductor)型イメージセンサの構成の一例を示すブロック図である。図1に示すように、本適用例に係るMOS型イメージセンサ10は、光電変換素子である例えばフォトダイオードを含む単位画素11、当該画素11が行列状に2次元配列されてなる画素アレイ部12、垂直選択回路13、信号処理回路であるカラム回路14、水平選択回路15、水平信号線16、出力回路17およびタイミングジェネレータ(TG)18等を有するエリアセンサ構成となっている。
画素アレイ部12には、行列状の画素配列に対して列ごとに垂直信号線121が配線されている。単位画素11の具体的な回路構成については後述する。垂直選択回路13は、シフトレジスタなどによって構成され、画素11の転送トランジスタ112(図2,図3)を駆動する転送信号や、リセットトランジスタ113(図2,図3)を駆動するリセット信号などの制御信号を行単位で順次出力することによって画素アレイ部12の各画素11を行単位で選択駆動する。
カラム回路14は、画素アレイ部12の水平方向の画素ごと、即ち垂直信号線121ごとに配される信号処理回路であり、例えばS/H(サンプルホールド)回路およびCDS(Correlated Double Sampling;相関二重サンプリング)回路などによって構成される。水平選択回路15は、シフトレジスタなどによって構成され、カラム回路14を通して出力される各画素11の信号を順次選択して水平信号線16に出力させる。なお、図1では、図面の簡略化のため、水平選択スイッチについては図示を省略している。この水平選択スイッチは、水平選択回路15によって列単位で順次オン/オフ駆動される。
水平選択回路15による選択駆動により、カラム回路14から列ごとに順次出力される単位画素11の信号は、水平信号線16を通して出力回路17に供給され、出力回路17で増幅などの信号処理が施された後、デバイス外部へ出力される。タイミングジェネレータ18は、各種のタイミング信号を生成し、これら各種のタイミング信号を基に垂直選択回路13、カラム回路14および水平選択回路15などの駆動制御を行う。
<3個のトランジスタからなる画素回路の構成例>
図2は、単位画素11の回路構成のうち、3個のトランジスタからなる回路構成の一例を示す回路図である。図2に示すように、本回路例に係る単位画素11Aは、光電変換素子、例えばフォトダイオード111に加えて、例えば転送トランジスタ112、リセットトランジスタ113および増幅トランジスタ114の3つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ112乃至114として、例えばNチャネルのMOSトランジスタを用いている。
図2は、単位画素11の回路構成のうち、3個のトランジスタからなる回路構成の一例を示す回路図である。図2に示すように、本回路例に係る単位画素11Aは、光電変換素子、例えばフォトダイオード111に加えて、例えば転送トランジスタ112、リセットトランジスタ113および増幅トランジスタ114の3つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ112乃至114として、例えばNチャネルのMOSトランジスタを用いている。
転送トランジスタ112は、フォトダイオード111のカソードとFD(フローティングディフュージョン)部116との間に接続され、フォトダイオード111で光電変換され、ここに蓄積された信号電荷(ここでは、電子)を、ゲートに転送パルスφTRGが与えられることによってFD部116に転送する。
リセットトランジスタ113は、選択電源SELVDDにドレインが、FD部116にソースがそれぞれ接続され、フォトダイオード111からFD部116への信号電荷の転送に先立って、ゲートにリセットパルスφRSTが与えられることによってFD部116の電位をリセットする。選択電源SELVDDは、電源電圧としてVDDレベルとGNDレベルとを選択的にとる電源である。
増幅トランジスタ114は、FD部116にゲートが、選択電源SELVDDにドレインが、垂直信号線121にソースがそれぞれ接続されたソースフォロア構成となっており、選択電源SELVDDがVDDレベルになることによって動作状態となって画素11Aの選択をなし、リセットトランジスタ113によってリセットした後のFD部116の電位をリセットレベルとして垂直信号線121に出力し、さらに転送トランジスタ112によって信号電荷を転送した後のFD部116の電位を信号レベルとして垂直信号線121に出力する。
<4個のトランジスタからなる画素回路の構成例>
図3は、単位画素11の回路構成のうち、4個のトランジスタからなる回路構成の一例を示す回路図である。図3に示すように、本回路例に係る単位画素11Bは、光電変換素子、例えば、フォトダイオード111に加えて、例えば、転送トランジスタ112、リセットトランジスタ113、増幅トランジスタ114および選択トランジスタ115の4つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ112乃至115として、例えばNチャネルのMOSトランジスタを用いている。
図3は、単位画素11の回路構成のうち、4個のトランジスタからなる回路構成の一例を示す回路図である。図3に示すように、本回路例に係る単位画素11Bは、光電変換素子、例えば、フォトダイオード111に加えて、例えば、転送トランジスタ112、リセットトランジスタ113、増幅トランジスタ114および選択トランジスタ115の4つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ112乃至115として、例えばNチャネルのMOSトランジスタを用いている。
転送トランジスタ112は、フォトダイオード111のカソードとFD(フローティングディフュージョン)部116との間に接続され、フォトダイオード111で光電変換され、ここに蓄積された信号電荷(ここでは、電子)を、ゲートに転送パルスφTRGが与えられることによってFD部116に転送する。
リセットトランジスタ113は、電源VDDにドレインが、FD部116にソースがそれぞれ接続され、フォトダイオード111からFD部116への信号電荷の転送に先立って、ゲートにリセットパルスφRSTが与えられることによってFD部116の電位をリセットする。
選択トランジスタ115は、例えば、電源VDDにドレインが、増幅トランジスタ114のドレインにソースがそれぞれ接続され、ゲートに選択パルスφSELが与えられることによってオン状態となり、増幅トランジスタ114に対して電源VDDを供給することによって画素11Bの選択をなす。なお、この選択トランジスタ115については、増幅トランジスタ114のソースと垂直信号線121との間に接続した構成を採ることも可能である。
増幅トランジスタ114は、FD部116にゲートが、選択トランジスタ115のソースにドレインが、垂直信号線121にソースがそれぞれ接続されたソースフォロア構成となっており、リセットトランジスタ113によってリセットした後のFD部116の電位をリセットレベルとして垂直信号線121に出力し、さらに転送トランジスタ112によって信号電荷を転送した後のFD部116の電位を信号レベルとして垂直信号線121に出力する。
上述した3個のトランジスタ構成の単位画素11Aや、4個のトランジスタ構成の単位画素11Bでは、フォトダイオード111で光電変換して得られる信号電荷を転送トランジスタ112によってFD部116に転送し、このFD部116の信号電荷に応じた電位を増幅トランジスタ114によって増幅して垂直信号線121に出力するアナログ的な動作が行われる。このようなアナログ的な動作を行う画素回路においては、増幅トランジスタ114を含む各トランジスタのチャネル長が短いと、ショートチャネル効果によって閾値電圧Vthがばらつくため、増幅トランジスタ114を含む各トランジスタにはチャネル長の長いMOSトランジスタが用いられることになる。
かかる構成の単位画素11(11A/11B)において、本技術では、増幅トランジスタ114として埋込みチャネル型のMOSトランジスタ、本例ではNチャネルのMOSトランジスタ(以下、NMOSトランジスタと記す)を用いることを特徴としている。ここでは、増幅トランジスタ114としてNMOSトランジスタを用いることで、N型が第1導電型、P型が第2導電型となる。
<従来の埋込みチャネル型のNMOSトランジスタの断面構造>
図4は、従来の埋込みチャネル型のNMOSトランジスタの構造を示す断面図である。図4において、P型の半導体基板21の基板表面側には、ドレイン領域およびソース領域となるN型の拡散層22,23が所定の距離を隔てて形成され、さらに拡散層22,23間の基板表面近傍、即ちチャネル領域にN型、例えばP(リン)の導入によってN−型層24が形成されている。また、拡散層22,23間の基板表面上には、Si02等のゲート絶縁膜25を介してP+型のポリシリコンによってゲート電極26が形成されている。
図4は、従来の埋込みチャネル型のNMOSトランジスタの構造を示す断面図である。図4において、P型の半導体基板21の基板表面側には、ドレイン領域およびソース領域となるN型の拡散層22,23が所定の距離を隔てて形成され、さらに拡散層22,23間の基板表面近傍、即ちチャネル領域にN型、例えばP(リン)の導入によってN−型層24が形成されている。また、拡散層22,23間の基板表面上には、Si02等のゲート絶縁膜25を介してP+型のポリシリコンによってゲート電極26が形成されている。
<従来の埋込みチャネル型のNMOSトランジスタのポテンシャルプロファイル>
図5に、一般的な表面チャネル型NMOSトランジスタと、従来の埋込みチャネル型NMOSトランジスタのゲートチャネル部における深さ方向のポテンシャルプロファイルを示す。
図5に、一般的な表面チャネル型NMOSトランジスタと、従来の埋込みチャネル型NMOSトランジスタのゲートチャネル部における深さ方向のポテンシャルプロファイルを示す。
図5のポテンシャルプロファイルから明らかなように、半導体基板(シリコン基板)中のポテンシャルが最小となる領域、つまり電流が流れる領域は、表面チャネルの場合、ゲート絶縁膜/基板界面に形成され、埋込みチャネルの場合、ゲート絶縁膜から離れた基板内部の箇所に形成される。そして、基板/ゲート絶縁膜界面で電子/正孔のトラップ準位が形成されると、表面チャネル型NMOSトランジスタの方が埋込みチャネル型NMOSトランジスタよりもトラップ準位の影響を受ける。
上述したことから明らかなように、MOS型イメージセンサ10において、単位画素11内の増幅トランジスタ114として埋込みチャネル型NMOSトランジスタを用いることで、増幅トランジスタ114では、基板21中のポテンシャルが最小になる領域(電流が流れる領域)が、ゲート絶縁膜/基板界面ではなく、ゲート絶縁膜25から離れた基板21内部の箇所に形成されるため、ゲート絶縁膜/基板界面で電子/正孔のトラップ準位が形成されても、トラップ準位によるチャネルを流れる電流への影響を抑えることができる。
すなわち、増幅トランジスタ114として埋込みチャネル型NMOSトランジスタを用いることで、1/fノイズの発生原因となるトラップ準位による電流の揺らぎを抑制することができるため、増幅トランジスタ114のゲート長(ゲート寸法)Lおよびゲート幅(活性領域の寸法)Wを増大させたり、ゲート絶縁膜容量Coxを増加させたりしなくても、1/fノイズを原理的に低減できることになる。
ここで、図2、図3に示すように、垂直信号線121の一端には定電流源122が接続されることになるが、この定電流源122は通常チャネル幅Wの大きいMOSトランジスタ(負荷MOSトランジスタ)で構成される。したがって、この負荷MOSトランジスタと増幅トランジスタ114が同じトランジスタだった場合、増幅トランジスタ114の方が1/fノイズに対して支配的となる。この観点からしても、MOS型イメージセンサ10において、埋込みチャネル型MOSトランジスタを増幅トランジスタ114に使用するのが有効であると言える。
なお、埋込みチャネル型のMOSトランジスタは、チャネル長(ゲート長)を短くしていくと生ずるショートチャネル効果に弱いことが知られているが、単位画素11では、先述したように、アナログ的な動作が行われることから、増幅トランジスタ114にはチャネル長の長いMOSトランジスタが用いられるため、増幅トランジスタ114として、ショートチャネル効果に弱い埋込みチャネル型のMOSトランジスタを用いることができることになる。
<埋込みチャネル型と表面チャネル型NMOSトランジスタの1/fノイズの比較>
図6に、埋込みチャネル型NMOSトランジスタと表面チャネル型NMOSトランジスタの1/fノイズの比較例を示す。
図6に、埋込みチャネル型NMOSトランジスタと表面チャネル型NMOSトランジスタの1/fノイズの比較例を示す。
図6から明らかなように、広い範囲で、埋込みチャネル型NMOSトランジスタの1/fノイズの方が、表面チャネル型NMOSトランジスタの1/fノイズよりも低減される。特に、ゲート/ソース間バイアスが1.5V以下においては、1.0V程度で、埋込みチャネル型NMOSトランジスタの方が表面チャネル型NMOSトランジスタよりも1/fノイズを、ノイズレベルが一桁程度低減することができる。
<埋込みチャネル型と表面チャネル型NMOSトランジスタの入力信号Vinに対する出力信号Voutの特性の比較>
しかしながら、図7で示されるように、表面チャネル型NMOSトランジスタおよび埋込みチャネルNMOSトランジスタをソースフォロワの増幅トランジスタ114に用いたときの、入力信号Vinに対する出力信号Voutの特性は、表面チャネル型NMOSトランジスタの方が、埋込みチャネル型NMOSトランジスタよりも高い。
しかしながら、図7で示されるように、表面チャネル型NMOSトランジスタおよび埋込みチャネルNMOSトランジスタをソースフォロワの増幅トランジスタ114に用いたときの、入力信号Vinに対する出力信号Voutの特性は、表面チャネル型NMOSトランジスタの方が、埋込みチャネル型NMOSトランジスタよりも高い。
このため、埋込みチャネル型NMOSトランジスタは、表面チャネル型NMOSトランジスタよりもゲート制御性が低下する。
<ショートチャネル効果>
ところで、MOS型トランジスタの微細化に伴いこれまでにはなかった物理現象が生じてくる。具体的には、ショートチャネル効果による閾値電圧の変化、ソース、ドレイン耐圧の低下、弱反転状態におけるソース−ドレイン間のリーク電流の増加などに始まり、多くの現象が現れている。これらの現象は、総称してショートチャネル(短チャネル)効果(short-channel effect)と呼ばれている。
ところで、MOS型トランジスタの微細化に伴いこれまでにはなかった物理現象が生じてくる。具体的には、ショートチャネル効果による閾値電圧の変化、ソース、ドレイン耐圧の低下、弱反転状態におけるソース−ドレイン間のリーク電流の増加などに始まり、多くの現象が現れている。これらの現象は、総称してショートチャネル(短チャネル)効果(short-channel effect)と呼ばれている。
この短チャネル効果の防止法としてソース、ドレイン拡散層のチャネル側の深さを浅くして、不純物濃度を低くしたLDD(Lightly Doped Drain)を形成することが提案されている。このLDDはチャネルの両側で抵抗の役目を果たしMOS型トランジスタに高いドレイン電圧が印加されないようにする。また、LDDが浅く作られているのはソース、ドレイン側からの空乏層の伸びを抑える働きがある。
このLDDについては、ソース、ドレイン拡散層の両方に設けられることが提案されていたが、近年になって、ソース側の拡散層にのみ設けるようにしても、ソース、ドレインの両拡散層に設けられる場合と同等の効果を奏することがわかってきている。
すなわち、図8で示される様に、ソースとドレインとの両方の拡散層にLDDを設ける様にしたときのノイズレベルAに対して、ソース側にのみLDDを設ける様にしたときのノイズレベルBは、ほぼ同等であることが示されている。一方、ドレイン側にのみLDDが設けられたときのノイズレベルCは、ノイズレベルA,Bのいずれよりも高いことが示されている。
結果として、LDDによる1/fノイズを低減する効果については、ソース側の拡散層にのみ設けるようにしても、ドレイン側の拡散層のみに設けるよりも効果が高く、1/fノイズについては、ソース側の方が支配的であると考えることができる。
尚、LDDをソース側にのみ設けるようにする技術については、特開2013−45878号公報を参照されたい。
<本技術を適用した埋込みチャネル型NMOSトランジスタの第1の実施の形態>
そこで、本技術を適用した埋込みチャネル型のNMOSトランジスタの第1の実施の形態においては、図9で示されるように、図中左側にはN+型層の拡散層からなるソースSであって、ソースS側のゲート電極Gに近い表面の位置(ゲート電極Gの側面領域を含む第1端部GSと薄い酸化膜ILとが隣接する位置と、その近傍の範囲)にのみ、ソースS側電離層と極性が異なる電離層となるP型層チャネル領域ELを設けるようにすることで、ソースS側の一部分の電流パスが、ゲート電極Gが設けられた表層から離れた位置に形成された構造とされている。
そこで、本技術を適用した埋込みチャネル型のNMOSトランジスタの第1の実施の形態においては、図9で示されるように、図中左側にはN+型層の拡散層からなるソースSであって、ソースS側のゲート電極Gに近い表面の位置(ゲート電極Gの側面領域を含む第1端部GSと薄い酸化膜ILとが隣接する位置と、その近傍の範囲)にのみ、ソースS側電離層と極性が異なる電離層となるP型層チャネル領域ELを設けるようにすることで、ソースS側の一部分の電流パスが、ゲート電極Gが設けられた表層から離れた位置に形成された構造とされている。
尚、ゲート電極Gの下には、薄い酸化膜ILが設けられている。また、ゲート電極Gのドレイン側には、ゲート電極Gの側面領域を含む第2端部GDが設けられている。このP型層チャネル領域ELは、通常のトランジスタ作成フローのうち、ゲート作成後のソースドレイン形成時に、マスクパターニング技術を用いて形成される。また、N+型層は、例えば、1E14乃至1E16(atom/cm2)程度のリンから構成され、P型層は、例えば、1E14乃至1E16(atom/cm2)程度のボロンにより構成される。
このような構成により、図9で示される埋込みチャネル型NMOSトランジスタにおいては、1/fノイズに対する効果については、図6を参照して説明した埋込みチャネル型NMOSトランジスタと同様の効果を奏する。これは、図10で示されるように、NMOSトランジスタの動作時におけるキャリア(電子)の分布が広くなっていることからも確認(類推)できる。
すなわち、図10の左上部は、図9に対応する表面チャネル型NMOSトランジスタ動作時における側面断面におけるキャリアの分布を示したものであり、図10の右上部は、図9の埋込みチャネル型NMOSトランジスタ動作時における側面断面のキャリアの分布を示したものである。
さらに、図10の左下部は、図9に対応する表面チャネル型NMOSトランジスタ動作時における側面断面の、図10の左上部の点線部に対応する電子密度を示した分布であり、縦軸が電子密度であり、横軸が点線部の(図中のy軸方向の)位置を示している。また、図10の右下部は、図10の左下部に対応する波形であり、埋込みチャネル型NMOSトランジスタ動作時における側面断面の、図10の右上部の点線部に対応する電子密度を示した分布である。
尚、図10の上部における点線の位置のy軸方向に対応する位置が、図10の下部における横軸に対応する位置となる。
これにより、図10で示されるように、埋込みチャネル型NMOSトランジスタは、表面チャネル型NMOSトランジスタに対して、ソースS側のキャリアの分布が基板表面から深い位置へ拡散していることが示されている。
また、図11で示されるように、ゲートGへの入力電圧Vgに対するドレインDの電流Idの電流量についても、埋込みチャネル型NMOSトランジスタにおけるものが、表面チャネル型NMOSトランジスタにおけるものと同等のレベルであることが示されている。
尚、図11において、縦軸がドレイン電流Idであり、横軸がゲート電圧Vgである。また、図11において、点線の波形が表面チャネル型NMOSトランジスタの波形であり、実線の波形が埋込みチャネル型NMOSトランジスタの波形であり、実線の波形のみが示されているように見えるが、これは、実線の波形と点線の波形とがほぼ一致した結果である。
結果として、図9で示される埋込みチャネル型NMOSトランジスタにより、ゲート制御性を低減させることなく、1/fノイズを低減することが可能となっている。
<第1の変形例>
以上においては、ゲート電極Gの側面領域を含む第1端部GSと薄い酸化膜ILとが隣接する位置と、その近傍の範囲のみに、ソースS側電離層と極性が異なる電離層となるP型層チャネル領域ELが設けられる構成について説明してきたが、ソースS側の一部分の電流パスが、ゲートG電極が設けられた表層から離れた位置に形成される構造とされればよいので、P型層チャネル領域ELについては、例えば、図12で示されるような構成でもよい。
以上においては、ゲート電極Gの側面領域を含む第1端部GSと薄い酸化膜ILとが隣接する位置と、その近傍の範囲のみに、ソースS側電離層と極性が異なる電離層となるP型層チャネル領域ELが設けられる構成について説明してきたが、ソースS側の一部分の電流パスが、ゲートG電極が設けられた表層から離れた位置に形成される構造とされればよいので、P型層チャネル領域ELについては、例えば、図12で示されるような構成でもよい。
すなわち、図12においては、P型層チャネル領域ELが、ゲート電極Gの側面領域を含む第1端部GSと薄い酸化膜ILとが隣接する位置と、その近傍の範囲を含み、さらに、ゲート電極Gから離れた位置まで設けられている。
このような構成においても、埋込みチャネル型NMOSトランジスタにより、ゲート制御性を低減させることなく、1/fノイズを低減することが可能となる。
<第2の変形例>
以上においては、ゲート電極Gの側面領域を含む第1端部GSと薄い酸化膜ILとが隣接する位置と、その近傍の範囲からゲート電極Gから離れた位置まで、ソースS側電離層と極性が異なる電離層となるP型層チャネル領域ELが設けられる構成について説明してきたが、ソースS側の一部分の電流パスが、ゲート電極Gが設けられた表層から離れた構造とされればよいので、P型層チャネル領域ELについては、例えば、図13で示されるような構成でもよい。
以上においては、ゲート電極Gの側面領域を含む第1端部GSと薄い酸化膜ILとが隣接する位置と、その近傍の範囲からゲート電極Gから離れた位置まで、ソースS側電離層と極性が異なる電離層となるP型層チャネル領域ELが設けられる構成について説明してきたが、ソースS側の一部分の電流パスが、ゲート電極Gが設けられた表層から離れた構造とされればよいので、P型層チャネル領域ELについては、例えば、図13で示されるような構成でもよい。
すなわち、図13においては、P型層チャネル領域ELが、ゲート電極Gの側面領域を含む第1端部GSと薄い酸化膜ILとが隣接する位置と、その近傍の範囲を含まず、第1端部GSの図中左端部から、ゲート電極Gから離れた位置まで設けられている。
このような構成においても、埋込みチャネル型NMOSトランジスタにより、ゲート制御性を低減させることなく、1/fノイズを低減することが可能となる。
<本技術を適用した埋込みチャネル型NMOSトランジスタの第2の実施の形態>
ソースS側に設けられる導電性膜からなるコンタクト(電極)の位置を工夫するようにしてもよい。
ソースS側に設けられる導電性膜からなるコンタクト(電極)の位置を工夫するようにしてもよい。
すなわち、例えば、図14の左部で示されるように、図12を参照して説明した、ゲート電極Gの側面領域を含む第1端部GSと薄い酸化膜ILとが隣接する位置と、その近傍の範囲を含むP型層チャネル領域ELと、N+型層との接合面となる表層にソースS側のコンタクトCを設けるようにしてもよい。
また、P型層チャネル領域ELの端部にソース側のコンタクトCを設けるようにすればよいので、図14の右部で示されるように、図13を参照して説明した、ゲート電極Gの側面領域を含む第1端部GSと薄い酸化膜ILとが隣接する位置と、その近傍の範囲を含まないP型層チャネル領域ELとN+型層との接合面を含むの表層にソースS側のコンタクトCを設けるようにしてもよい。
さらに、例えば、図15の左部で示されるように、図12を参照して説明した、ゲート電極Gの側面領域を含む第1端部GSと薄い酸化膜ILとが隣接する位置と、その近傍の範囲を含むP型層チャネル領域ELの表層の領域にソースS側のコンタクトCを設けるようにしてもよい。
また、P型層チャネル領域ELの一部の領域にソース側のコンタクトCを設けるようにすればよいので、図15の右部で示されるように、図13を参照して説明した、ゲート電極Gの側面領域を含む第1端部GSと薄い酸化膜ILとが隣接する位置と、その近傍の範囲を含まないP型層チャネル領域ELの表層の一部の領域にソースS側のコンタクトCを設けるようにしてもよい。
さらに、例えば、図16の左部で示されるように、図12を参照して説明した、ゲート電極Gの側面領域を含む第1端部GSと薄い酸化膜ILとが隣接する位置と、その近傍の範囲を含むP型層チャネル領域ELの領域を除く、N+型層の領域にソースS側のコンタクトCを設けるようにしてもよい。
また、P型層チャネル領域ELの一部の領域にソースS側のコンタクトCを設けるようにすればよいので、図16の右部で示されるように、図13を参照して説明した、ゲート電極Gの側面領域を含む第1端部GSと薄い酸化膜ILとが隣接する位置と、その近傍の範囲を含まないP型層チャネル領域ELを除く、N+型層の領域にソースS側のコンタクトCを設けるようにしてもよい。
いずれの構成においても、埋込みチャネル型NMOSトランジスタにより、ゲート制御性を低減させることなく、1/fノイズを低減することが可能となる。
<本技術を適用した埋込みチャネル型のNMOSトランジスタの第3の実施の形態>
以上においては、ソースS側のN+型層からなる拡散層に、ソースS側電離層と極性が異なる電離層となるP型層ELが設けられる例について説明してきたが、P型層ELに代えて、ドレイン領域を構成するN+型よりも希薄なN−型層を設けるようにしてもよい。
以上においては、ソースS側のN+型層からなる拡散層に、ソースS側電離層と極性が異なる電離層となるP型層ELが設けられる例について説明してきたが、P型層ELに代えて、ドレイン領域を構成するN+型よりも希薄なN−型層を設けるようにしてもよい。
図17は、ソースS側のN+型層からなる拡散層に、ドレイン領域を構成するN+型層よりも希薄なN−型層を設けるようにした埋込チャネル型のNMOSトランジスタの構成例を示している。
すなわち、図17の左部で示されるように、ゲート電極Gの側面領域を含む第1端部GSと薄い酸化膜ILとが隣接する位置と、その近傍の範囲を含むように、ドレインD側電離層と極性が同一であって、希薄なN−型層PLが設けられている。
また、図17の右部で示されるように、ゲート電極Gの側面領域を含む第1端部GSと薄い酸化膜ILとが隣接する位置と、その近傍の範囲を含まないように、ドレインD側電離層と極性が同一であって、希薄なN−型層PLが設けられている。
図17におけるN−型層PLは、基板表面の高誘電率材料膜(ピニング膜)から形成されており、ゲート形成後かつサイドウォール形成前に、マスクパターニング技術を用いてソースS側半導体表面の上面に形成される。
この高誘電率材料膜は、逆導電型の電荷を蓄積する能力のあるピニング膜とされ、酸化ハフニウム、五酸化タンタル、又は二酸化ジルコニウムなどで構成される。
尚、図示は省略するが、N−型層PLは、図12で示されるP型層チャネル領域ELと同様に、構成するようにしてもよい。また、図13乃至図15で示されるソース側のコンタクトCを設けた構成において、P型層チャネル領域ELに代えて、N−型層PLを設けるようにしてもよい。
また、以上においては、NMOSトランジスタを例にして説明してきたが、PMOSトランジスタであってもよく、この場合、何れの導電型も反転した構成とすることで、同様の効果を奏することができる。
以上の如く、いずれの構成においても、埋込みチャネル型NMOSトランジスタにより、ゲート制御性を低減させることなく、1/fノイズを低減することが可能となる。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
尚、本技術は、以下のような構成も取ることができる。
(1) 半導体基体上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上の一部に形成された導電性膜から成るゲート電極と、
前記ゲート電極下の前記半導体基体表面のチャネル領域と、
前記ゲート電極の側面領域を含む第1端部と、前記チャネル領域の一部とを含み、前記ゲート電極から延在するように前記半導体基体表面に形成された第1導電型第1不純物拡散層から成るソース領域と、
前記ソース領域と対向する前記ゲート電極の側面領域を含む第2端部と、前記チャネル領域の一部とを含み、前記ゲート電極から延在するように前記半導体基体表面に形成された第1導電型第2不純物拡散層から成るドレイン領域と、
前記ソース領域内の少なくとも一部のソース領域表面に形成される、前記ソース領域における不純物と、その濃度、または導電型のいずれかが異なる不純物からなる表面不純物拡散層と
を含むトランジスタ。
(2) 前記表面不純物拡散層は、前記ソース領域内の少なくとも一部の前記ソース領域表面に形成された第2導電型不純物拡散層である
(1)に記載のトランジスタ。
(3) 前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第1端部と前記チャネル領域の一部のソース領域表面にのみ形成されている
(2)に記載のトランジスタ。
(4) 前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第1端部と前記チャネル領域の一部を除く、ソース領域表面に形成されている
(2)に記載のトランジスタ。
(5) 前記ソース領域内表面の一部であって、前記第1不純物拡散層表面と第2導電型不純物拡散層表面との接合面を含むように、形成された導電性膜から成るソース電極をさらに含む
(2)乃至(4)のいずれかに記載のトランジスタ。
(6) 前記ソース領域内表面の一部であって、前記第2導電型不純物拡散層表面の一部に形成された導電性膜から成るソース電極をさらに含む
(2)乃至(5)のいずれかに記載のトランジスタ。
(7) 前記ソース領域内表面の一部であって、前記第1不純物拡散層表面の一部に形成された導電性膜から成るソース電極をさらに含む
(2)乃至(6)に記載のトランジスタ。
(8) 前記表面不純物拡散層は、前記ソース領域内の少なくとも一部の前記ソース領域表面に形成された、前記第1不純物拡散層および前記第2不純物拡散層の不純物濃度よりも低い不純物濃度を有する第1導電型不純物層である
(1)に記載のトランジスタ。
(9) 前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第1端部と前記チャネル領域との境界と、その近傍を含む範囲の前記ソース領域表面にのみ形成されている
(8)に記載のトランジスタ。
(10) 前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第1端部と前記チャネル領域との境界と、その近傍を含まない範囲の前記ソース領域表面にのみ形成されている
(8)に記載のトランジスタ。
(11) 前記表面不純物拡散層は、高誘電率材料膜である
(8)乃至(10)のいずれかに記載のトランジスタ。
(12) 前記高誘電率材料膜は、逆導電型の電荷を蓄積する能力のあるピニング膜であり、その構成材料は、酸化ハフニウム、五酸化タンタル、および二酸化ジルコニウムを含む
(11)に記載のトランジスタ。
(1) 半導体基体上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上の一部に形成された導電性膜から成るゲート電極と、
前記ゲート電極下の前記半導体基体表面のチャネル領域と、
前記ゲート電極の側面領域を含む第1端部と、前記チャネル領域の一部とを含み、前記ゲート電極から延在するように前記半導体基体表面に形成された第1導電型第1不純物拡散層から成るソース領域と、
前記ソース領域と対向する前記ゲート電極の側面領域を含む第2端部と、前記チャネル領域の一部とを含み、前記ゲート電極から延在するように前記半導体基体表面に形成された第1導電型第2不純物拡散層から成るドレイン領域と、
前記ソース領域内の少なくとも一部のソース領域表面に形成される、前記ソース領域における不純物と、その濃度、または導電型のいずれかが異なる不純物からなる表面不純物拡散層と
を含むトランジスタ。
(2) 前記表面不純物拡散層は、前記ソース領域内の少なくとも一部の前記ソース領域表面に形成された第2導電型不純物拡散層である
(1)に記載のトランジスタ。
(3) 前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第1端部と前記チャネル領域の一部のソース領域表面にのみ形成されている
(2)に記載のトランジスタ。
(4) 前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第1端部と前記チャネル領域の一部を除く、ソース領域表面に形成されている
(2)に記載のトランジスタ。
(5) 前記ソース領域内表面の一部であって、前記第1不純物拡散層表面と第2導電型不純物拡散層表面との接合面を含むように、形成された導電性膜から成るソース電極をさらに含む
(2)乃至(4)のいずれかに記載のトランジスタ。
(6) 前記ソース領域内表面の一部であって、前記第2導電型不純物拡散層表面の一部に形成された導電性膜から成るソース電極をさらに含む
(2)乃至(5)のいずれかに記載のトランジスタ。
(7) 前記ソース領域内表面の一部であって、前記第1不純物拡散層表面の一部に形成された導電性膜から成るソース電極をさらに含む
(2)乃至(6)に記載のトランジスタ。
(8) 前記表面不純物拡散層は、前記ソース領域内の少なくとも一部の前記ソース領域表面に形成された、前記第1不純物拡散層および前記第2不純物拡散層の不純物濃度よりも低い不純物濃度を有する第1導電型不純物層である
(1)に記載のトランジスタ。
(9) 前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第1端部と前記チャネル領域との境界と、その近傍を含む範囲の前記ソース領域表面にのみ形成されている
(8)に記載のトランジスタ。
(10) 前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第1端部と前記チャネル領域との境界と、その近傍を含まない範囲の前記ソース領域表面にのみ形成されている
(8)に記載のトランジスタ。
(11) 前記表面不純物拡散層は、高誘電率材料膜である
(8)乃至(10)のいずれかに記載のトランジスタ。
(12) 前記高誘電率材料膜は、逆導電型の電荷を蓄積する能力のあるピニング膜であり、その構成材料は、酸化ハフニウム、五酸化タンタル、および二酸化ジルコニウムを含む
(11)に記載のトランジスタ。
10 MOS型イメージセンサ, 11,11A,11B 単位画素, 12 画素アレイ部, 13 垂直選択回路, 14 カラム回路, 15 水平選択回路, 16 水平信号線, 17 出力回路,18 タイミングジェネレータ(TG), 21 半導体基板,22,23 N型拡散領域, 24 N−型層, 25 ゲート絶縁膜, 26 ゲート電極
Claims (12)
- 半導体基体上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上の一部に形成された導電性膜から成るゲート電極と、
前記ゲート電極下の前記半導体基体表面のチャネル領域と、
前記ゲート電極の側面領域を含む第1端部と、前記チャネル領域の一部とを含み、前記ゲート電極から延在するように前記半導体基体表面に形成された第1導電型第1不純物拡散層から成るソース領域と、
前記ソース領域と対向する前記ゲート電極の側面領域を含む第2端部と、前記チャネル領域の一部とを含み、前記ゲート電極から延在するように前記半導体基体表面に形成された第1導電型第2不純物拡散層から成るドレイン領域と、
前記ソース領域内の少なくとも一部のソース領域表面に形成される、前記ソース領域における不純物と、その濃度、または導電型のいずれかが異なる不純物からなる表面不純物拡散層と
を含むトランジスタ。 - 前記表面不純物拡散層は、前記ソース領域内の少なくとも一部の前記ソース領域表面に形成された第2導電型不純物拡散層である
請求項1に記載のトランジスタ。 - 前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第1端部と前記チャネル領域の一部の前記ソース領域表面にのみ形成されている
請求項2に記載のトランジスタ。 - 前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第1端部と前記チャネル領域の一部を除く、前記ソース領域表面に形成されている
請求項2に記載のトランジスタ。 - 前記ソース領域内表面の一部であって、前記第1不純物拡散層表面と第2導電型不純物拡散層表面との接合面を含むように、形成された導電性膜から成るソース電極をさらに含む
請求項2に記載のトランジスタ。 - 前記ソース領域内表面の一部であって、前記第2導電型不純物拡散層表面の一部に形成された導電性膜から成るソース電極をさらに含む
請求項2に記載のトランジスタ。 - 前記ソース領域内表面の一部であって、前記第1不純物拡散層表面の一部に形成された導電性膜から成るソース電極をさらに含む
請求項2に記載のトランジスタ。 - 前記表面不純物拡散層は、前記ソース領域内の少なくとも一部の前記ソース領域表面に形成された、前記第1不純物拡散層および前記第2不純物拡散層の不純物濃度よりも低い不純物濃度を有する第1導電型不純物層である
請求項1に記載のトランジスタ。 - 前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第1端部と前記チャネル領域との境界と、その近傍を含む範囲の前記ソース領域表面にのみ形成されている
請求項8に記載のトランジスタ。 - 前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第1端部と前記チャネル領域との境界と、その近傍を含まない範囲の前記ソース領域表面にのみ形成されている
請求項8に記載のトランジスタ。 - 前記表面不純物拡散層は、高誘電率材料膜である
請求項8に記載のトランジスタ。 - 前記高誘電率材料膜は、逆導電型の電荷を蓄積する能力のあるピニング膜であり、その構成材料は、酸化ハフニウム、五酸化タンタル、および二酸化ジルコニウムを含む
請求項11に記載のトランジスタ。
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ID=56124865
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