JP2016100400A5 - - Google Patents

Claims (13)

1. 第１又は第２極性の第１電圧信号が印加されるとともに電圧振幅が前記第１電圧信号よりも小さい第２電圧信号が印加されるドレインと、ソースと、ゲートとを有する第１導電型の第１エンハンスメント型ＭＯＳトランジスタと、
   前記第１エンハンスメント型ＭＯＳトランジスタの前記ソースと接続されるドレインと、ソースと、所定の第１バイアス電圧が供給されるゲートとを有する第２導電型の第２エンハンスメント型ＭＯＳトランジスタと、
   前記第１エンハンスメント型ＭＯＳトランジスタの前記ドレインに接続される一端と、前記第１エンハンスメント型ＭＯＳトランジスタの前記ゲートに接続される他端とを有するダイオード素子と、
   前記第１エンハンスメント型ＭＯＳトランジスタの前記ゲートおよび前記ダイオード素子の他端に共通接続される一端と、所定の第２バイアス電圧が供給される他端とを有する電流源と
   を有する保護回路。
2. 前記ダイオード素子の順方向の閾値電圧は前記第１エンハンスメント型ＭＯＳトランジスタの閾値電圧より大きいものであり、
   前記第１エンハンスメント型ＭＯＳトランジスタの前記ドレインに前記第１極性の第１電圧信号が印加された際に、前記第１エンハンスメント型ＭＯＳトランジスタが、自身の前記ソースに現れる電圧に基づいてオフになり、
   前記第１エンハンスメント型ＭＯＳトランジスタの前記ドレインに前記第２極性の第１電圧信号が印加された際に、前記第２エンハンスメント型ＭＯＳトランジスタが、自身の前記ソースに現れる電圧に基づいてオフになり、
   前記第１エンハンスメント型ＭＯＳトランジスタの前記ドレインに前記第２電圧信号が印加された際に、前記第１及び第２エンハンスメント型ＭＯＳトランジスタがオンになる
   請求項１に記載の保護回路。
3. 前記ダイオード素子は、前記第１エンハンスメント型ＭＯＳトランジスタの寄生ダイオードである
   請求項１または２に記載の保護回路。
4. 前記第１エンハンスメント型ＭＯＳトランジスタの前記ドレインに前記第１極性の第１電圧信号が印加された際に、前記電流源が、前記第１エンハンスメント型ＭＯＳトランジスタの前記ゲートに前記所定の第２バイアス電圧を供給し、
   前記第１エンハンスメント型ＭＯＳトランジスタの前記ドレインに前記第１極性の第１電圧信号が印加された際に、前記第１エンハンスメント型ＭＯＳトランジスタが、前記所定の第２バイアス電圧にさらに基づいてオフになる
   請求項１乃至３のいずれか１項に記載の保護回路。
5. 前記第１および第２極性は、それぞれ負および正であり、
   前記第１エンハンスメント型ＭＯＳトランジスタは、エンハンスメント型ＰチャネルＭＯＳトランジスタであり、
   前記第２エンハンスメント型ＭＯＳトランジスタは、エンハンスメント型ＮチャネルＭＯＳトランジスタであり、
   前記所定の第２バイアス電圧は、前記負の第１電圧信号と前記エンハンスメント型ＰチャネルＭＯＳトランジスタの閾値電圧を足した値より大きいものであり、
   前記所定の第１バイアス電圧は、前記正の第１電圧信号と前記エンハンスメント型ＮチャネルＭＯＳトランジスタの閾値電圧を足した値より小さいものである、
   請求項１乃至４のいずれか１項に記載の保護回路。
6. 前記第１および第２極性は、それぞれ正および負であり、
   前記第１エンハンスメント型ＭＯＳトランジスタは、エンハンスメント型ＮチャネルＭＯＳトランジスタであり、
   前記第２エンハンスメント型ＭＯＳトランジスタは、エンハンスメント型ＰチャネルＭＯＳトランジスタであり、
   前記所定の第２バイアス電圧は、前記正の第１電圧信号と前記エンハンスメント型ＮチャネルＭＯＳトランジスタの閾値電圧を足した値より小さいものであり、
   前記所定の第１バイアス電圧は、前記負の第１電圧信号と前記エンハンスメント型ＰチャネルＭＯＳトランジスタの閾値電圧を足した値より大きいものである、
   請求項１乃至４のいずれか１項に記載の保護回路。
7. 前記第２エンハンスメント型ＭＯＳトランジスタのソースに現れる前記第２電圧信号の絶対値を、前記第２エンハンスメント型ＭＯＳトランジスタのソースに接続される外部回路の耐電圧以下に制限する電圧制限回路をさらに有する
   請求項１乃至６のいずれか１項に記載の保護回路。
8. 前記電圧制限回路は、クリップ回路またはクランプ回路である
   請求項７に記載の保護回路。
9. 前記第１エンハンスメント型ＭＯＳトランジスタのバックゲートとソースが接続されており、
   前記第２エンハンスメント型ＭＯＳトランジスタのバックゲートとソースが接続されている
   請求項１乃至８のいずれか１項に記載の保護回路。
10. 第１又は第２極性の第１電圧信号が印加されるとともに電圧振幅が前記第１電圧信号よりも小さい第２電圧信号が印加されるドレインと、ソースと、ゲートとを有する第１導電型の第１エンハンスメント型ＭＯＳトランジスタと、
    前記第１エンハンスメント型ＭＯＳトランジスタの前記ソースと接続されるドレインと、ソースと、所定の第１バイアス電圧が供給されるゲートとを有する第２導電型の第２エンハンスメント型ＭＯＳトランジスタと、
    前記第１エンハンスメント型ＭＯＳトランジスタの前記ソースに接続される一端と、前記第１エンハンスメント型ＭＯＳトランジスタの前記ゲートに接続される他端とを有するダイオード素子と、
    前記第１エンハンスメント型ＭＯＳトランジスタの前記ゲートおよび前記ダイオード素子の他端に共通接続される一端と、所定の第２バイアス電圧が供給される他端とを有する電流源と
    を有する保護回路。
11. 第１又は第２極性の第１電圧信号が印加されるとともに電圧振幅が前記第１電圧信号よりも小さい第２電圧信号が印加されるドレインと、ソースと、ゲートとを有する第１導電型の第１エンハンスメント型ＭＯＳトランジスタと、
    前記第１エンハンスメント型ＭＯＳトランジスタの前記ソースと接続されるドレインと、ソースと、所定の第１バイアス電圧が供給されるゲートとを有する第２導電型の第２エンハンスメント型ＭＯＳトランジスタと、
    前記第１エンハンスメント型ＭＯＳトランジスタの前記ドレインに接続される一端と、前記第１エンハンスメント型ＭＯＳトランジスタの前記ゲートに接続される他端とを有するダイオード素子と、
    前記第１エンハンスメント型ＭＯＳトランジスタの前記ゲートおよび前記ダイオード素子の他端に共通接続される一端と、所定の第２バイアス電圧が供給される他端とを有する抵抗と
    を有する保護回路。
12. 前記第１エンハンスメント型ＭＯＳトランジスタの前記ドレインに印加される前記第１電圧信号は、前記外部回路の耐電圧を超えるものであり、
    前記第２電圧信号は、前記外部回路の耐電圧を超えないものである
    請求項７に記載の保護回路。
13. 前記第１電圧信号は超音波診断装置が有する超音波振動素子が被検体に対して超音波を送信する際に用いられる信号であり、
    前記第２電圧信号は前記超音波の送信に基づいて前記被検体から反射する音響波を前記超音波振動素子が受信することにより出力される信号であり、
    前記外部回路は前記第２電圧信号を増幅する増幅器である
    請求項１２に記載の保護回路。