JP2016092220A - ケイ素を含む基板及びそれを用いた半導体装置並びに半導体装置の製造方法 - Google Patents

ケイ素を含む基板及びそれを用いた半導体装置並びに半導体装置の製造方法 Download PDF

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Abstract

【課題】反りが小さく、薄型化が可能なケイ素を含む基板及びそれを用いた半導体装置並びに半導体装置の製造方法を提供する。【解決手段】表面から裏面まで貫通した、少なくとも一つ以上の半導体素子が入る大きさの開口部15が設けられており、表面又は裏面のどちらか一方の面に絶縁層3が形成されている、ケイ素を含む基板4を用意し、支持板1上に形成した仮固定層2にケイ素を含む基板4を貼り合わせ、半導体素子5を回路面が仮固定層2と対向するように配置し、ケイ素を含む基板4及び絶縁層3と、半導体素子5との隙間を樹脂組成物6で封止した後、支持体1及び仮固定層2をはく離する。【選択図】図4

Description

本発明は、ケイ素を含む基板及びそれを用いた半導体装置並びに半導体装置の製造方法に関する。より詳しくは、小型化及び薄型化の要求が高いウェハレベル半導体装置を、反りを抑制し、製造することができる製造方法に関する。
電子機器の高機能化に伴って、半導体装置の小型化及び薄型化が進んでいる。近年、半導体装置の軽薄短小化は留まるところを知らず、半導体素子とほぼ同じ大きさのウェハレベルの半導体装置や、半導体装置の上に半導体装置を積むパッケージ・オン・パッケージといった実装形態も盛んに行われており、今後、ますます半導体装置の小型化及び薄型化が進むと予想される。
ところで、ウェハレベルの半導体装置はウェハ上に再配線層を形成し、はんだボール等の外部接続用端子を設けた後、ダイシングによって個片化することで得られる。端子数が数10ピンから100ピン程度の場合は、ウェハ上にはんだボール等の外部接続用端子を設けることが可能である。
しかしながら、半導体素子の微細化が進展し、端子数が100ピン以上に増加してくると、ウェハ上のみに再配線層を形成し、外部接続用端子を設けることが難しくなる。無理に外部接続用端子を設けた場合、端子間のピッチが狭くなるとともに、端子高さが低くなり、半導体装置を実装した後の接続信頼性の確保が難しくなる。このため、半導体素子の微細化、つまりは外部接続端子数の増加への対応が求められている。最近では、ウェハを所定サイズに個片化し、再配置することで、半導体素子の外側にも外部接続用端子を設けることができる半導体装置の開発が進められている。(例えば特許文献1〜4参照)。
特許第3616615号公報 特開2001−244372号公報 特開2001−127095号公報 米国特許出願公開第2007/205513号公報
特許文献1〜4に記載されている半導体装置は、ウェハを所定サイズに個片化し、個片化した半導体装置を再配置するため、ウェハ上に再配線するよりも再配線領域を広く確保することができ、半導体素子の多ピン化に対応することが可能となる。
図1〜図3は、従来の半導体装置の製造方法を示す図である。図3(n)に示す半導体装置は半導体素子5の周辺部にも再配線層及び外部接続用端子13を有する。図3(n)に示す半導体装置は、以下に説明するように、半導体素子の再配置、封止、再配線層形成、配線形成、外部接続用端子の形成等の工程を経て得られる。
まず、支持体1の片側に仮固定層2を貼り合せる(図1(a)参照)。次いで、半導体素子5を所定の間隔で回路面が仮固定用フィルム2に貼り合わさるように再配置する(図1(b)参照)。次いで、半導体素子5を覆うように樹脂組成物6(封止材)で封止する(図1(c)参照)。封止後、所定の温度及び時間で後硬化を行う。次いで、所定温度に設定されたホットプレート上に載せ、支持体1を取り外す(図1(d)参照)。次いで、仮固定層2をはく離する(図1(e)参照)。次いで、半導体素子5の回路面に塗布型の感光性樹脂組成物14をスピンコートし、ホットプレート上で熱硬化させる(図2(f)参照)。次いで、所定の箇所を露光・現像処理し、オーブンで後硬化する(図2(g)参照)。次いで、スパッタによりシード層8を形成する(図2(h)参照)。上記シード層8上に回路形成用レジスト9をラミネートし、所定の箇所を露光、現像処理する(図2(i)参照)。次いで、電気めっき法により配線パターン10を形成する(図2(j)参照)。次いで、はく離液により回路形成用レジスト9を除去する(図3(k)参照)。次いで、上記シード層8をエッチングにより除去する(図3(l)参照)。次いで、感光性樹脂組成物14を再度スピンコートし、80℃程度のホットプレート上で熱硬化させ、所定の箇所を露光・現像処理した後、オーブンで後硬化する(図3(m)参照)。次いで、外部接続用端子13として、はんだボールをリフロー搭載し、ダイシング個片化することで、半導体装置を製造することができる(図3(n)参照)。
このようにして得られた半導体装置は、小型化及び薄型化が可能であるため、高機能化及び多機能化が進むスマートフォンやタブレット端末等の電子機器に好適である。一方で、このような方法で製造された半導体装置は、半導体素子の受動面全体が樹脂組成物である封止材で封止されている。そのため、樹脂組成物である封止材と無機物である半導体素子の熱膨張率の差等に起因して、反りが生じ易く、更なる薄型化への対応が困難であるという問題があった。
本発明は、上記課題に鑑みてなされたものであり、反りが小さく、薄型化が可能なケイ素を含む基板及びそれを用いた半導体装置並びに半導体装置の製造方法を提供することを目的とする。
本発明は、表面から裏面まで貫通した、少なくとも一つ以上の半導体素子が入る大きさの開口部が設けられており、表面又は裏面のどちらか一方の面に絶縁層が形成されている、ケイ素を含む基板に関する。
また、本発明は、少なくとも一つの表面から裏面まで貫通した開口部を有し、前記開口部に、少なくとも一つ以上の半導体素子が樹脂組成物によって封止された、ケイ素を含む基板に関する。
また、本発明は、ケイ素を含む基板が、ガラス基板又はシリコン基板である、前記のケイ素を含む基板に関する。
また、本発明は、ケイ素を含む基板の厚みTが50〜750μmである前記のケイ素を含む基板に関する。
また、本発明は、ケイ素を含む基板の厚みTと半導体素子の厚みTとの差(T−T)が300μm以下である前記のケイ素を含む基板に関する。
また、本発明は、前記のケイ素を含む基板を用いてなる、半導体装置に関する。
また、本発明は、下記の工程(I)〜(VI)を有する、半導体装置の製造方法に関する。
(I)支持体上に仮固定層を形成する工程、
(II)表面から裏面まで貫通した、少なくとも一つ以上の半導体素子が入る大きさの第一開口部が設けられており、表面又は裏面のどちらか一方の面に第一絶縁層が形成されている、ケイ素を含む基板を用意する工程、
(III)前記仮固定層と第一絶縁層とを対向するように貼り合わせる工程、
(IV)少なくとも1つ以上の半導体素子を前記第一開口部の内部に、半導体素子の回路面が仮固定層と対向するように配置する工程、
(V)前記ケイ素を含む基板及び第一絶縁層と、半導体素子との隙間を樹脂組成物で封止する工程、
(VI)前記支持体及び仮固定層をはく離する工程。
また、本発明は、さらに、下記の工程(VII)〜(XIV)を有する、前記の半導体装置の製造方法に関する。
(VII)前記半導体素子の回路面側及び第一絶縁層上に、第二絶縁層を形成する工程、
(VIII)前記第二絶縁層に、半導体素子の回路面にまで到る第二開口部を形成する工程、
(IX)前記第二絶縁層の表面にシード層を形成する工程、
(X)前記シード層上に回路形成用レジストを形成し、露光処理及び現像処理を施して、再配線用のレジストパターンを形成する工程、
(XI)電気めっき法により配線パターンを形成し、前記レジストパターンを除去する工程、
(XII)前記シード層を除去する工程、
(XIII)前記配線パターンの形成面上に第三絶縁層を形成し、配線パターンにまで到る第三開口部を形成する工程、
(XIV)前記第三開口部に外部接続用端子を設ける工程。
また、本発明は、前記の半導体装置の製造方法により得られる半導体装置に関する。
本発明により、反りが小さく、薄型化が可能なケイ素を含む基板及びそれを用いた半導体装置並びに半導体装置の製造方法を提供することができる。本発明によれば、半導体素子を封止する際に用いる樹脂組成物の量を最小限に抑え、従来の半導体装置の封止材部分に剛直な基板を使用することにより、反りを抑制でき、薄型化が可能なウェハレベル半導体装置を提供することができる。
(a)〜(e)は、従来の半導体装置の製造方法を示す断面図である。 (f)〜(j)は、従来の半導体装置の製造方法を示す断面図である。 (k)〜(n)は、従来の半導体装置の製造方法を示す断面図である。 (a)〜(d)は、本発明の半導体装置の製造方法の一例を模式的に示す断面図である。 (e)〜(h)は、本発明の半導体装置の製造方法の一例を模式的に示す断面図である。 (i)〜(l)は、本発明の半導体装置の製造方法の一例を模式的に示す断面図である。 (m)〜(o)は、本発明の半導体装置の製造方法の一例を模式的に示す断面図である。
本発明のケイを含む基板は、表面から裏面まで貫通した、少なくとも一つ以上の半導体素子が入る大きさの開口部が設けられており、表面又は裏面のどちらか一方の面に絶縁層が形成されているものである。
また、本発明の半導体装置の製造方法は、下記の工程(I)〜(VI)を有する。
(I)支持体上に仮固定層を形成する工程、
(II)表面から裏面まで貫通した、少なくとも一つ以上の半導体素子が入る大きさの第一開口部が設けられており、表面又は裏面のどちらか一方の面に第一絶縁層が形成されている、ケイ素を含む基板を用意する工程、
(III)前記仮固定層と第一絶縁層とを対向するように貼り合わせる工程、
(IV)少なくとも1つ以上の半導体素子を前記第一開口部の内部に、半導体素子の回路面が仮固定層と対向するように配置する工程、
(V)前記ケイ素を含む基板及び第一絶縁層と、半導体素子との隙間を樹脂組成物で封止する工程、
(VI)前記支持体及び仮固定層をはく離する工程。
本発明の半導体装置の製造方法は、さらに、下記の工程(VII)〜(XIV)を有してもよい。
(VII)前記半導体素子の回路面側及び第一絶縁層上に、第二絶縁層を形成する工程、
(VIII)前記第二絶縁層に、半導体素子の回路面にまで到る第二開口部を形成する工程、
(IX)前記第二絶縁層の表面にシード層を形成する工程、
(X)前記シード層上に回路形成用レジストを形成し、露光処理及び現像処理を施して、再配線用のレジストパターンを形成する工程、
(XI)電気めっき法により配線パターンを形成し、前記レジストパターンを除去する工程、
(XII)前記シード層を除去する工程、
(XIII)前記配線パターンの形成面上に第三絶縁層を形成し、配線パターンにまで到る第三開口部を形成する工程、
(XIV)前記第三開口部に外部接続用端子を設ける工程。
以下、図面を参照しながら本発明の好適な実施形態について詳細に説明する。以下の説明では、同一又は相当部分には同一符号を付し、重複する説明は省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は図示の比率に限られるものではない。
ここでは、図4(a)に示す態様から、図7(o)に示す半導体装置を製造する方法について、図4〜図7を参照しながら説明する。
<工程(I)>
工程(I)は、図4(a)に示すように、支持体1上に仮固定層2を形成する工程である。支持体1の材質は特に限定されないが、熱による寸法変化が小さいSUS板やシリコンウェハ等が好適である。同様に厚みも特に限定するものではないが、反り抑制が可能な0.5mm以上の厚みが好適である。
仮固定層2についても特に限定されるものでなく、例えば、市販されている仮固定フィルム等を用いて形成することができる。また、仮固定層2に耐熱性が必要な場合には、例えば、特開2010−254808号公報に記載のジアミン化合物と、芳香族多価カルボン酸化合物との重縮合反応によって得られる、アミド結合又はイミド結合を有する特定の構造を有する重合体フィルムを用いることができる。
<工程(II)>
工程(II)は、表面から裏面まで貫通した、少なくとも一つ以上の半導体素子が入る大きさの第一開口部15が設けられており、表面又は裏面のどちらか一方の面に第一絶縁層3が形成されている、ケイ素を含む基板を用意する工程である。
まず、ケイ素を含む基板4を準備する。ケイ素を含む基板4については、表面がシリコン酸化膜で覆われたシリコンウェハ等のシリコン基板やガラス基板など、市販されており一般に入手可能な材料を使用することができる。
これらの中でも、ケイ素を含む基板4としては、ガラス基板又はシリコン基板を用いることが好ましい。
ケイ素を含む基板4の厚みTは特に限定されるものではないが、反り抑制及び製造される半導体装置の薄型化の観点より、例えば、50μm〜750μmの厚みが好ましく、30μm〜500μmの厚みがより好ましい。
さらに、ケイ素を含む基板4の厚みTと半導体素子5の厚みTとの差(T−T)が300μm以下であることが好ましい。(T−T)が300μm以下であると、得られる半導体装置の反りが低減し、100μm以下であると放熱性が向上する。
次いで、ケイ素を含む基板4の表面又は裏面のどちらか一方の面に第一絶縁層3を形成する。第一絶縁層3を形成する樹脂組成物は、特に限定されるものではなく、例えば、感光性樹脂組成物、熱可塑性樹脂組成物、及び熱硬化性樹脂組成物等が挙げられる。材料形態についても、特に限定されるものではなく、液状、ワニス状、フィルム状等を用いることができる。材料形態が液状、又は溶剤で樹脂を溶解したワニスの場合は、塗布する工程及び半硬化する工程を経ることで第一絶縁層3を形成できる。塗布する工程では、コーターを用いて塗布、又は印刷法を用いて塗布できる。コーターの方式は、特に限定されるものではなく、ダイ、コンマ、ディップ、スピン等が使用できる。半硬化する工程では、例えば、ホットプレートや乾燥炉を用いることができる。材料形態がフィルムの場合は、公知の真空ラミネーター、ロールラミネーター、プレス機等により貼り合わせる工程を経ることでケイ素を含む基板4の上に第一絶縁層3が形成できる。材料形態がフィルムの場合、貼り合わせ工程におけるラミネーターの圧力や温度、時間は特に限定されるものではないが、空気のかみこみ等が生じない条件を選択する。
次いで、第一絶縁層3を有するケイ素を含む基板4に表面から裏面まで貫通し、半導体素子封止が入る大きさの第一開口部15を設ける。開口方法は、特に限定するものではないが、公知のCOガスレーザーやウォータージェット法により第一開口部15を設けることができる。
<工程(III)>
工程(III)は、図4(b)に示すように、前記仮固定層2と第一絶縁層3とを対向するように貼り合わせる工程である。
<工程(IV)>
工程(IV)は、図4(c)に示すように、少なくとも1つ以上の半導体素子5を前記第一開口部15の内部に、半導体素子5の回路面が仮固定層2と対向するように配置する工程である。半導体素子5のサイズは、特に限定されるものではないが、例えば、3mm〜15mm角であり、高さは50μm〜750μmである。
<工程(V)>
工程(V)は、図4(d)に示すように、前記ケイ素を含む基板4及び第一絶縁層3と、半導体素子5との隙間を樹脂組成物6で封止する工程である。
樹脂組成物6は液状、顆粒状、フィルム状のいずれも適用可能であり、市販の封止材を用いてもよい。半導体素子5と基板の隙間をボイドなく封止するには、流動性の高い液状の樹脂組成物が好適である。樹脂組成物6の封止方法としては、公知のトランスファーモールド、コンプレッションモールド、真空ラミネーター、ロールラミネーター、プレス機によって封止する工程及びオーブンにより熱硬化する工程を経ることにより、半導体素子5の周囲を樹脂組成物6で封止する。
樹脂組成物6の封止温度は、好ましくは100〜200℃であり、より好ましくは120〜180℃である。封止温度が100〜200℃の場合、良好に樹脂が充填される傾向にある。
樹脂組成物6の封止時間は、好ましくは300〜1000秒であり、より好ましくは200〜900秒である。封止時間が300秒以上の場合、良好に樹脂が充填される傾向にある。また、1000秒以下の場合、生産性の向上やコスト低減が期待できる。
樹脂組成物6の封止圧力は、好ましくは50×10〜360×10Nであり、より好ましくは、100×10〜200×10Nである。封止圧力が50×10N以上の場合、良好に樹脂が充填される傾向にある。また、360×10N以下の場合、半導体素子5の受動面上に、充分な厚みの絶縁層を形成しやすい傾向にある。
次いで、所定の温度及び時間で後硬化を行う。後硬化温度は特に限定するものではないが、好ましくは120〜200℃であり、より好ましくは150〜180℃である。後硬化時間についても特に限定するものではないが、好ましくは15〜180分であり、より好ましくは30〜120分である。
樹脂組成物6の硬化後の厚みTは、好ましくは50〜750μmであり、より好ましくは100〜500μmである。樹脂組成物6の硬化後の厚みTが50μm以上の場合、良好に樹脂組成物が充填される傾向にある。また、750μm以下の場合、半導体装置の良好な放熱性が得られる。
樹脂組成物6の厚みTと半導体素子5の厚みTの差(T−T)が300μm以下であることが好ましい。(T−T)が300μm以下であると、得られる半導体装置の反りが低減し、100μm以下であると放熱性が向上する。
<工程(VI)>
工程(VI)は、図5(e)及び(f)に示すように、前記支持体1及び仮固定層2をはく離する工程である。これにより、図5(e)及び(f)に示すような、少なくとも一つの表面から裏面まで貫通した開口部を有し、前記開口部に、少なくとも一つ以上の半導体素子が樹脂組成物によって封止された、ケイ素を含む基板が得られる。
はく離する方法は、特に限定されるものではないが、例えば、仮固定層2に熱ではく離する仮固定フィルムを用いた場合、所定温度に設定されたホットプレート上に載せ、支持体1、及び仮固定層2をはく離することができる。ホットプレートの温度は特に限定するものではなく、仮固定用フィルムの特性に合った温度を選択することができる。
<工程(VII)>
工程(VII)は、図5(g)に示すように、前記半導体素子5の回路面側及び第一絶縁層3上に、第二絶縁層7を形成する工程である。第二絶縁層7は、特に限定されるものではなく、感光性樹脂組成物や熱硬化性樹脂組成物を用いて形成することができる。
第二絶縁層7の形態は、特に限定させるものではなく、例えば、液状、タブレット状、フィルム状等が挙げられる。厚みを精度良く制御するには、フィルム状のものが好適に用いられる。
第二絶縁層7が液状の場合は公知のスプレーコーターにより形成する工程やスピンコーター、スリットコーターで塗布する工程を経ることにより、第二絶縁層7を半導体素子5の回路面上に形成させる。タブレット状の場合は、公知のコンプレッションモールドにより形成する工程やトランスファーモールドにより射出成型する工程を経ることにより形成させることができる。フィルム状の場合は、公知の真空ラミネーター、ロールラミネーター、プレス機等により貼り合わせる工程を経ることにより形成させることができる。
第二絶縁層7の形成温度は、好ましくは50〜140℃であり、より好ましくは70〜100℃である。形成温度が50℃以上の場合、良好に樹脂が塗布される傾向にある。また、140℃以下の場合、形成後にPET等の支持体をはく離することが容易となる傾向にある。第二絶縁層7の形成時間は、好ましくは10〜300秒であり、より好ましくは30〜120秒である。形成時間が10秒以上の場合、良好に樹脂が塗布される傾向にある。また、300秒以下の場合、生産性の向上やコスト低減が期待できる。第二絶縁層7の形成圧力は、好ましくは0.2〜2.0MPaであり、より好ましくは、0.2〜1.0MPaである。形成圧力が0.2M以上の場合、良好に樹脂が塗布される傾向にある。また、2.0MPa以下の場合、半導体素子5の回路面上に、充分な厚みの絶縁層が形成しやすい傾向にある。次いで、所定の温度及び時間で後硬化を行う。後硬化温度は特に限定するものではないが、好ましくは120〜200℃であり、より好ましくは150〜180℃である。後硬化時間についても特に限定するものではないが、好ましくは15〜180分であり、より好ましくは30〜120分である。
第二絶縁層7の硬化後の厚みTは、好ましくは50〜750μmであり、より好ましくは100〜500μmである(図5(g)参照)。絶縁層の厚みTが50μm以上の場合、成膜が容易である。また、750μm以下の場合、半導体装置の薄型化に寄与する。
<工程(VIII)>
工程(VIII)は、図5(h)に示すように、前記第二絶縁層7に、半導体素子5の回路面にまで到る第二開口部16を形成する工程である。
第二開口部16を形成する方法としては、特に限定されるものではないが、例えば、第二絶縁層7に感光性樹脂組成物を用いた場合であれば、マスクパターンを通して活性光線を照射することにより、露光部の感光性樹脂組成物を光硬化させ、次いで、現像により露光部以外の感光性樹脂組成物を除去することで、第二開口部16を形成することができる。
活性光線の光源としては、公知の光源を用いることができるが、例えば、カーボンアーク灯、水銀蒸気アーク灯、超高圧水銀灯、高圧水銀灯、キセノンランプ等が使用できる。また、直接描画方式のダイレクトレーザー露光を用いてもよい。露光量は使用する装置や感光性樹脂組成物の組成によって異なるが、好ましくは10〜600mJ/cmであり、より好ましくは20〜400mJ/cmである。露光量が10〜600mJ/cmの場合、感光性樹脂組成物の開口形状を安定して得ることができる傾向にある。
現像に用いる現像液としては、例えば、20〜50℃の炭酸ナトリウムの希薄溶液(1〜5質量%水溶液)等のアルカリ現像液が用いられ、スプレー、揺動浸漬、ブラッシング及びスクラッピング等の公知の方法により現像することができる。
第二絶縁層7に熱硬化性樹脂組成物を用いた場合であれば、第二絶縁層7のドリル加工やレーザー加工により、第二開口部16を形成することができる。ドリル加工やレーザー加工により、第二開口部16を形成した後は、デスミア処理液、レジスト剥離液等のアルカリ処理液により処理することが好ましい。アルカリ処理液は、第二開口部16の開口径に応じて、pHを調整することができる。
デスミア処理液としては、例えば、過マンガン酸ナトリウム液、水酸化ナトリウム液、過マンガン酸カリウム液、クロム液、硫酸等の混合液を用いることができる。デスミア処理液を用いた処理は、例えば、熱湯や所定の膨潤液を用いて被処理基板を膨潤処理した後、デスミア処理液で残渣等を除去し、還元(中和)を行った後、水洗、湯洗、乾燥を行う処理である。1回の処理を行っても充分な粗化及び残渣除去の効果が得られない場合は複数回処理を行ってもよい。また、デスミア処理液を用いた処理後に、再度、熱硬化性樹脂組成物の熱硬化を行ってもよい。再度の熱硬化は、用いる熱硬化性樹脂によっても効果は異なるが、熱硬化を充分に行い、未反応物を減少させること、ガラス転移温度を上げることができるだけでなく、低熱膨張化を図ることができる。
<工程(IX)>
工程(IX)は、図6(i)に示すように、前記第二絶縁層7の表面にシード層8を形成する工程である。シード層8の形成する方法としては、特に限定されないが、例えば、無電解銅めっき法、スパッタ法等を用いることができる。スパッタ法の場合、銅を蒸着する前にTiを蒸着する等、形成層を種々選択することができる。シード層8の厚みは特に制限はないが、0.1μm〜1.0μmが好ましい。
<工程(X)>
工程(X)は、図6(j)に示すように、前記シード層8上に回路形成用レジスト9を形成し、露光処理及び現像処理を施して、再配線用のレジストパターンを形成する工程である。シード層8上に回路形成用レジスト9を形成し、マスクパターンを通して活性光線を照射することにより、回路形成用レジスト9の所定部分を露光し、露光部の回路形成用レジスト9を光硬化させ、現像により露光部以外の回路形成用レジスト9を除去することで、レジストパターンを形成することができる。回路形成用レジスト9は液状、フィルム状のいずれも用いることができる。液状の場合は、印刷機を用いて塗布することができる。また、フィルム状の場合は、ロールラミネーターや真空ラミネーターを用いて貼り付けることができる。
現像に用いる現像液としては、例えば、20℃〜50℃の炭酸ナトリウムの希薄溶液(1〜5質量%水溶液)等のアルカリ現像液が用いられ、スプレー、揺動浸漬、ブラッシング及びスクラッピング等の公知の方法により現像する。
<工程(XI)>
工程(XI)は、図6(k)に示すように、電気めっき法により配線パターン10を形成し、前記レジストパターンを除去する工程である。配線パターン10は1〜20μmの厚みが好ましい。レジストパターンを除去する方法としては、特に限定されるものではないが、例えば、はく離液により、はく離することができる。
<工程(XII)>
工程(XII)は、図7(m)に示すように、前記シード層8を除去する工程である。シード層8を除去する方法としては、特に限定されるものではなく、例えば、エッチング液によりシード層8を除去することができる。
<工程(XIII)>
工程(XIII)は、図7(n)に示すように、前記配線パターン10の形成面上に第三絶縁層11を形成し、配線パターンにまで到る第三開口部17を形成する工程である。第三開口部17の開口径は、例えば、100〜500μmであり、深さは5〜50μmであることが好ましい。また、第三開口部17の形状は、特に限定されるものではない。第三絶縁層は、特に限定するものではなく、感光性樹脂組成物や熱硬化性樹脂組成物を用いることができる。また、第三開口部17の形成方法も、特に限定されるものではなく、例えば、第二絶縁層と同様の方法で第三開口部17を形成することができる。
<工程(XIV)>
工程(XIV)は、前記第三開口部17に外部接続用端子を設ける工程である。第三開口部17から露出した配線パターン10上に無電解ニッケルめっき/金めっき液を用いてめっき処理を行い、ニッケル/金層12を形成する。ニッケル/金層12の厚みは特に限定するものではないが、ニッケル層の厚みは1〜10μm、金層の厚みは0.1μm程度であることが好ましい。
次いで、ニッケル/金層12上に、外部接続用端子13としての導電材料を形成する。導電材料は、特に限定されるものではないが、環境保全の観点から、Sn−Ag系やSn−Ag−Cu系のはんだを使用することが好ましい。導電材料は、回路形成用レジストを用いて、Cuポストを形成しても構わない。このような工程を経て、個片化する前の半導体装置を形成する。
次いで、半導体素子5のサイズに応じて、個片化する前の半導体装置をダイサーにより個片化し、図7(o)に示すような半導体装置を得ることができる。
このようにして得られた本発明の半導体装置は、小型化及び薄型化が進むウェハレベルの半導体装置において特に好適である。
次に、上述の半導体装置の製造おいて、半導体素子を封止する際に用いられる樹脂組成物について詳細に説明するが、本発明はこれらの樹脂組成に限定されるものではない。
半導体素子を封止する際に用いられる樹脂組成物は、特に限定されるものではなが、例えば、エポキシ樹脂、フェノール樹脂、ポリアミドイミド樹脂、熱硬化性ポリイミド樹脂からなる群より選択される少なくとも一種を含む樹脂組成物と、最大粒径が5μm以下であり且つ平均粒径が1μm以下である無機フィラーと、を含むことが好ましい。また、市販の封止材を用いることも好ましい。
〔エポキシ樹脂〕
エポキシ樹脂としては、分子内に1つ以上のグリシジル基を有するエポキシ樹脂が好ましい。
エポキシ樹脂は、特に限定されるものではないが、例えば、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、ノボラックフェノール型エポキシ樹脂、ビフェニル型エポキシ樹脂、ビスフェノールSジグリシジルエーテル等のビスフェノールS型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、ビキシレノールジグリシジルエーテル等のビキシレノール型エポキシ樹脂、水添ビスフェノールAグリシジルエーテル等の水添ビスフェノールA型エポキシ樹脂及びそれらの二塩基酸変性ジグリシジルエーテル型エポキシ樹脂などが挙げられる。これらは、単独、又は2種以上組み合わせて用いることができる。
エポキシ樹脂としては、市販品を用いることができる。市販のエポキシ樹脂としては、例えば、DIC株式会社製EXA4700(4官能ナフタレン型エポキシ樹脂)、日本化薬株式会社製NC−7000(ナフタレン骨格含有多官能固形エポキシ樹脂)等のナフタレン型エポキシ樹脂;日本化薬株式会社EPPN−502H(トリスフェノールエポキシ樹脂)等のフェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物(トリスフェノール型エポキシ樹脂);DIC株式会社製エピクロンHP−7200H(ジシクロペンタジエン骨格含有多官能固形エポキシ樹脂)等のジシクロペンタジエンアラルキル型エポキシ樹脂;日本化薬株式会社製NC−3000H(ビフェニル骨格含有多官能固形エポキシ樹脂)等のビフェニルアラルキル型エポキシ樹脂;DIC株式会社製エピクロンN660、エピクロンN690、日本化薬株式会社製EOCN−104S等のノボラック型エポキシ樹脂;日産化学工業株式会社製TEPIC等のトリス(2,3−エポキシプロピル)イソシアヌレート、DIC株式会社製エピクロン860、エピクロン900−IM、エピクロンEXA―4816、エピクロンEXA−4822、旭チバ株式会社製アラルダイトAER280、新日鉄住金化学株式会社製エポトートYD−134(「エポトート」は登録商標)、ジャパンエポキシレジン株式会社製JER834、JER872、住友化学工業株式会社製ELA−134等のビスフェノールA型エポキシ樹脂;DIC株式会社製エピクロンHP−4032等のナフタレン型エポキシ樹脂;DIC株式会社製エピクロンN−740等のフェノールノボラック型エポキシ樹脂、フェノールとサリチルアルデヒドの縮合物のエポキシ樹脂;日本化薬株式会社製EPPN−500シリーズなどが挙げられる。これらのエポキシ樹脂は各々単独で用いてもよく、2種以上を組み合わせて用いてもよい。
上記エポキシ樹脂の中でも、銅との密着性や絶縁性に優れる点で、日本化薬株式会社製NC−3000H(ビフェニル骨格含有多官能固形エポキシ樹脂)等のビフェニルアラルキル型エポキシ樹脂が好ましい。
上記エポキシ樹脂の含有量は、無機フィラー成分を除く樹脂成分100重量部に対して、30〜90質量部であることが好ましく、40〜80質量部であることがより好ましい。
エポキシ樹脂と組み合わせる硬化剤としては、従来公知の各種エポキシ樹脂硬化剤又はエポキシ樹脂硬化促進剤を配合することができる。例えば、フェノール樹脂、イミダゾール化合物、酸無水物、脂肪族アミン、脂環族ポリアミン、芳香族ポリアミン、第3級アミン、ジシアンジアミド、グアニジン類、又はこれらのエポキシアダクトやマイクロカプセル化したもののほか、トリフェニルホスフィン、テトラフェニルホスフォニウム、テトラフェニルボレート等の有機ホスフィン系化合物、DBU(1,8−ジアザビシクロ(4.5.0)ウンデセン−7)又はその誘導体などが挙げられる。これらは単独又は2種以上を組み合わせて使用することができる。
〔フェノール樹脂〕
フェノール樹脂としては、1分子中に2個以上のフェノール性水酸基を有するフェノール樹脂であれば特に制限はないが、例えば、レゾルシン、カテコール、ビスフェノールA、ビスフェノールF及び置換又は非置換のビフェノール等の1分子中に2個のフェノール性水酸基を有する化合物、アラルキル型フェノール樹脂、ジシクロペンタジエン型フェノール樹脂、トリフェニルメタン型フェノール樹脂、ノボラック型フェノール樹脂、ベンズアルデヒド型フェノールとアラルキル型フェノールとの共重合型フェノール樹脂、パラキシリレン及び/又はメタキシリレン変性フェノール樹脂、メラミン変性フェノール樹脂、テルペン変性フェノール樹脂、ジシクロペンタジエン型ナフトール樹脂、シクロペンタジエン変性フェノール樹脂、多環芳香環変性フェノール樹脂、ビフェニル型フェノール樹脂、並びにこれらの2種以上を共重合して得られるフェノール樹脂等が挙げられる。これらのフェノール樹脂は、単独で又は2種以上を組み合わせて用いることができる。
フェノール樹脂は、従来公知のフェノール樹脂用硬化剤と併用して用いてもよく、エポキシ樹脂用硬化剤として用いてもよい。
〔ポリアミドイミド樹脂〕
ポリアミドイミド樹脂は、分子骨格中にアミド結合とイミド結合とを有する樹脂であり、例えば、分子内にカルボキシル基及びカルボン酸無水物の両者を有する化合物とジイソシアネート化合物とを反応させることにより得られるもの、及びイミド基を有するジカルボン酸化合物とジイソシアネート化合物とを反応させることにより得られるもの等が挙げられる。
イミド基を有するジカルボン酸化合物は、例えば、ジアミン化合物と、無水トリメリット酸等のトリカルボン酸化合物とを反応させることにより得ることができる。イミド基を有するジカルボン酸化合物の製造に用いられるジアミン化合物としては、例えば、(4,4´−ジアミノ)ジシクロヘキシルメタンが好ましく挙げられ、硬化物の物性を調整する観点から、3,3´−ジヒドロキシ−4,4´−ジアミノビフェニル等のフェノール性水酸基を有するジアミン化合物を用いてもよい。
ジイソシアネート化合物としては、例えば、4,4´−ジフェニルメタンジイソシアネートが好ましく挙げられる。
ポリアミドイミド樹脂としては、例えば、東洋紡績株式会社製「バイロマックスHR11NN」、「バイロマックスHR12N2」、「バイロマックスHR16NN」等が商業的に入手可能である(「バイロマックス」は登録商標)。
〔熱硬化性ポリイミド樹脂〕
熱硬化性ポリイミド樹脂としては、分子構造中に少なくとも2個の不飽和N−置換マレイミド基を有するマレイミド化合物を含有することが好ましい。具体的には、例えば、N,N´−エチレンビスマレイミド、N,N´−ヘキサメチレンビスマレイミド、N,N´−(1,3−フェニレン)ビスマレイミド、N,N´−[1,3−(2−メチルフェニレン)]ビスマレイミド、N,N´−[1,3−(4−メチルフェニレン)]ビスマレイミド、N,N´−(1,4−フェニレン)ビスマレイミド、ビス(4−マレイミドフェニル)メタン、ビス(3−メチル−4−マレイミドフェニル)メタン、3,3−ジメチル−5,5−ジエチル−4,4−ジフェニルメタンビスマレイミド、ビス(4−マレイミドフェニル)エーテル、ビス(4−マレイミドフェニル)スルホン、ビス(4−マレイミドフェニル)スルフィド、ビス(4−マレイミドフェニル)ケトン、ビス(4−マレイミドシクロヘキシル)メタン、1,4−ビス(4−マレイミドフェニル)シクロヘキサン、1,4−ビス(マレイミドメチル)シクロヘキサン、1,4−ビス(マレイミドメチル)ベンゼン、1,3−ビス(4−マレイミドフェノキシ)ベンゼン、1,3−ビス(3−マレイミドフェノキシ)ベンゼン、ビス[4−(3−マレイミドフェノキシ)フェニル]メタン、ビス[4−(4−マレイミドフェノキシ)フェニル]メタン、1,1−ビス[4−(3−マレイミドフェノキシ)フェニル]エタン、1,1−ビス[4−(4−マレイミドフェノキシ)フェニル]エタン、1,2−ビス[4−(3−マレイミドフェノキシ)フェニル]エタン、1,2−ビス[4−(4−マレイミドフェノキシ)フェニル]エタン、2,2−ビス[4−(3−マレイミドフェノキシ)フェニル]プロパン、2,2−ビス[4−(4−マレイミドフェノキシ)フェニル]プロパン、2,2−ビス[4−(3−マレイミドフェノキシ)フェニル]ブタン、2,2−ビス[4−(4−マレイミドフェノキシ)フェニル]ブタン、2,2−ビス[4−(3−マレイミドフェノキシ)フェニル]−1,1,1,3,3,3−ヘキサフルオロプロパン、2,2−ビス[4−(4−マレイミドフェノキシ)フェニル] −1,1,1,3,3,3−ヘキサフルオロプロパン、4,4−ビス(3−マレイミドフェノキシ)ビフェニル、4,4−ビス(4−マレイミドフェノキシ)ビフェニル、ビス[4−(3−マレイミドフェノキシ)フェニル]ケトン、ビス[4−(4−マレイミドフェノキシ)フェニル]ケトン、2,2´−ビス(4−マレイミドフェニル)ジスルフィド、ビス(4−マレイミドフェニル)ジスルフィド、ビス[4−(3−マレイミドフェノキシ)フェニル]スルフィド、ビス[4−(4−マレイミドフェノキシ)フェニル]スルフィド、ビス[4−(3−マレイミドフェノキシ)フェニル]スルホキシド、ビス[4−(4−マレイミドフェノキシ)フェニル]スルホキシド、ビス[4−(3−マレイミドフェノキシ)フェニル]スルホン、ビス[4−(4−マレイミドフェノキシ)フェニル]スルホン、ビス[4−(3−マレイミドフェノキシ)フェニル]エーテル、ビス[4−(4−マレイミドフェノキシ)フェニル]エーテル、1,4−ビス[4−(4−マレイミドフェノキシ)−α,α−ジメチルベンジル]ベンゼン、1,3−ビス[4−(4−マレイミドフェノキシ)−α,α−ジメチルベンジル]ベンゼン、1,4−ビス[4−(3−マレイミドフェノキシ)−α,α−ジメチルベンジル]ベンゼン、1,3−ビス[4−(3−マレイミドフェノキシ)−α,α−ジメチルベンジル]ベンゼン、1,4−ビス[4−(4−マレイミドフェノキシ)−3,5−ジメチル−α,α−ジメチルベンジル]ベンゼン、1,3−ビス[4−(4−マレイミドフェノキシ)−3,5−ジメチル−α,α−ジメチルベンジル]ベンゼン、1,4−ビス[4−(3−マレイミドフェノキシ)−3,5−ジメチル−α,α−ジメチルベンジル]ベンゼン、1,3−ビス[4−(3−マレイミドフェノキシ)−3,5−ジメチル−α,α−ジメチルベンジル]ベンゼン、ポリフェニルメタンマレイミド等が挙げられ、これらのマレイミド化合物は、単独で用いても2種類以上を混合して用いてもよい。
上記マレイミド化合物の重合触媒としては、公知のマレイミド樹脂用の重合触媒を使用することができ、例えば、イミダゾール類、第3級アミン類、第4級アンモニウム塩類、三弗化ホウ素アミン錯体、オルガノフォスフィン類、オルガノホスホニウム塩等のイオン触媒、ヒドロペルオキシド等の有機過酸化物、アゾイソブチロニトリル等のアゾ化合物等のラジカル重合開始剤などが挙げられる。
重合触媒の添加量は、目的に応じて適宜決定すればよいが、マレイミド樹脂組成物の安定性の観点から、樹脂成分100質量部に対して、好ましくは0.1〜3.0質量部である。
熱硬化性ポリイミド樹脂は、エポキシ樹脂用硬化剤としても好ましく用いられる。エポキシ樹脂用硬化剤として好適に用いられる熱硬化性ポリイミド樹脂としては、好ましくは上記ビスマレイミド化合物とジアミン化合物との反応物、より好ましくは上記のビスマレイミド化合物とジアミン化合物と酸性置換基を有するアミン化合物との反応物である。
上記反応物の製造に用いられるジアミン化合物としては、例えば、芳香族アミン類であるm−フェニレンジアミン、p−フェニレンジアミン、1,4−ビス(4−アミノフェノキシ)ベンゼン、4,4´−ジアミノジフェニルメタン、3,3´−ジメチル−4,4´−ジアミノジフェニルメタン、3,3´−ジエチル−4,4´−ジアミノジフェニルメタン、2,2−ビス[4−(4−アミノフェノキシ)フェニル]プロパン、4,4´−ジアミノベンゾフェノン、4,4´−ジアミノジフェニルエーテル、3,3´−ジアミノジフェニルスルホン、4,4´−ジアミノジフェニルスルホン、ビス[4−(4−アミノフェノキシ)フェニル]スルホン、ベンジジン、4,4´−ビス(4−アミノフェノキシ)ビフェニル、4,4´−ジアミノジフェニルスルフィド、4,4´−ジアミノ−3,3´−ビフェニルジオール及びグアナミン化合物類であるベンゾグアナミン等が好ましく挙げられる。
また、上記反応物の製造に用いられる酸性置換基を有するアミン化合物としては、例えば、m−アミノフェノール、p−アミノフェノール、o−アミノフェノール、p−アミノ安息香酸、m−アミノ安息香酸、o−アミノ安息香酸、o−アミノベンゼンスルホン酸、m−アミノベンゼンスルホン酸、p−アミノベンゼンスルホン酸、3,5−ジヒドロキシアニリン、3,5−ジカルボキシアニリン等が好ましく挙げられる。
〔無機フィラー〕
無機フィラーとしては、特に限定されるものではなく、例えば、硫酸バリウム、チタン酸バリウム、無定形シリカ、結晶性シリカ、溶融シリカ、球状シリカ、タルク、クレー、炭酸マグネシウム、炭酸カルシウム、酸化アルミニウム、水酸化アルミニウム、窒化ケイ素、窒化アルミニウム等の体質顔料や、銅、錫、亜鉛、ニッケル、銀、パラジウム、アルミニウム、鉄、コバルト、金、白金等の金属粉体などが挙げられる。
シリカフィラーを用いる場合は、樹脂中に分散させるために、シランカップリング剤を用いたものが好ましい。シランカップリング剤としては、一般的に入手可能なものを用いることができ、例えば、アルキルシラン、アルコキシシラン、ビニルシラン、エポキシシラン、アミノシラン、アクリルシラン、メタクリルシラン、メルカプトシラン、スルフィドシラン、イソシアネートシラン、サルファーシラン、スチリルシラン、アルキルクロロシラン等が使用可能である。
無機フィラーの最大粒径は、好ましくは20μm以下、より好ましくは10μm以下、さらに好ましくは5μm以下、特に好ましくは1μm以下である。
また、無機フィラーの平均粒径は、好ましくは5μm以下、より好ましくは3μm以下、さらに好ましくは1μm以下、特に好ましくは300nm以下、極めて好ましくは100nm以下である。
無機フィラーの最大粒径及び平均粒径を、上記範囲内とすることにより、デスミア処理後の表面を平滑にすることができる。無機フィラーの充填量は、好ましくは1〜90質量%であり、より好ましくは20〜70質量%であり、さらに好ましくは30〜60質量%である。なお、ここでいう無機フィラーの最大粒径及び平均粒径は動的光散乱式ナノトラック粒度分布計「UPA−EX150」(日機装株式会社製)又はレーザー回折散乱式マイクロトラック粒度分布計「MT−3100」(日機装株式会社製)を用いて測定した値を意味する。
なお、本発明の各絶縁層を形成する樹脂組成物は、特に限定されるものではないが、半導体素子を封止する際に用いる樹脂組成物と同様のものを用いることができる。
以上、本発明に係る半導体装置の製造方法について説明したが、本発明は必ずしも上述した実施形態に限定されるものではなく、その趣旨を逸脱しない範囲で適宜変更を行ってもよい。
続いて、ケイ素を含む基板、本発明に係る半導体装置の製造方法、半導体装置の実施例について説明する。
[第一絶縁層の準備]
<樹脂組成物A>
樹脂組成物Aを製造するにあたり、まず硬化剤1を調製した。
温度計、攪拌装置、還流冷却管付き水分定量器の付いた加熱及び冷却可能な容積2リットルの反応容器に、ビス(4−アミノフェニル)スルホン26.40gと、2,2´−ビス[4−(4−マレイミドフェノキシ)フェニル]プロパン484.50gと、p−アミノ安息香酸29.10g、及びジメチルアセトアミド360.00gを入れ、140℃で5時間反応させて分子主鎖中にスルホン基を有し、酸性置換基と不飽和N−置換マレイミド基を有する硬化剤1の溶液を得た。
次に、ビフェニルアラルキル型エポキシ樹脂70質量部(日本化薬株式会社製、NC−3000H、商品名)、上記で得られた硬化剤1を固形分で30質量部、及びビニルシランで処理したシリカフィラー(平均粒径:50nm)を樹脂成分100質量部に対して30質量部になるように配合し、樹脂組成物Aを得た。
なお、シリカフィラーの粒径は、レーザー回折散乱式マイクロトラック粒度分布計「MT−3100」(日機装株式会社製)を用いて測定し、平均粒径が50nm、最大粒径が1μm以下となっていることを確認した。
<樹脂組成物B>
樹脂組成物Bを製造するにあたり、まず硬化剤2を調製した。
ジアミン化合物としてワンダミンHM(WHM)〔(4,4´−ジアミノ)ジシクロヘキシルメタン、新日本理化株式会社製、商品名、「ワンダミン」は登録商標〕52.7g、反応性官能基を有するジアミンとして3,3´−ジヒドロキシ−4,4´−ジアミノビフェニル6g、トリカルボン酸無水物として無水トリメリット酸(TMA)108g及び非プロトン性極性溶媒としてN−メチル−2−ピロリドン(NMP)1281gをフラスコに入れ、フラスコ内の温度を80℃に設定して30分間撹拌した。撹拌終了後、水と共沸可能な芳香族炭化水素としてトルエン192gをさらに添加し、フラスコ内の温度を160℃に昇温して2.5時間還流した。水分定量受器に理論量の水が貯留され、水の留出が見られなくなっていることを確認した後、水分定量受器中の水及びトルエンを除去しながら、フラスコ内の温度を180℃まで上昇させて反応溶液中のトルエンを除去した。フラスコ内の溶液を60℃まで冷却した後、長鎖炭化水素鎖骨格(炭素原子数約50)を有するジカルボン酸として水添α,ω−ポリブタジエンジカルボン酸(CI−1000、日本曹達株式会社製、商品名)309.5gを入れ、10分間撹拌した。撹拌終了後、ジイソシアネートとして4,4´−ジフェニルメタンジイソシアネート(MDI)119.7gを添加し、フラスコ内の温度を160℃に上昇させて2時間反応させ、硬化剤2の溶液として、ポリアミドイミド樹脂を得た。
このポリアミドイミド樹脂溶液の重量平均分子量(Mw)をゲルパーミエーションクロマトグラフィーにより測定したところ47000であった。ポリアミドイミド1分子あたりの平均反応性官能基数Nは4.4であった。
次に、ビフェニルアラルキル型エポキシ樹脂(日本化薬株式会社製、NC−3000H、商品名)70質量部、上記で得られた硬化剤2を固形分で30質量部、及びビニルシランで処理したシリカフィラー(平均粒径:50nm)を樹脂成分100質量部に対して30質量部になるように配合し、樹脂組成物Bを得た。
なお、シリカフィラーの粒径は、レーザー回折散乱式マイクロトラック粒度分布計「MT−3100」(日機装株式会社製)を用いて測定し、平均粒径が50nm、最大粒径が1μm以下となっていることを確認した。
<樹脂組成物C>
クレゾールノボラック型エポキシ樹脂(DIC株式会社製、エピクロンN660、商品名)70質量部、硬化剤として、フェノキシ樹脂(新日鉄化学株式会社製、YP−55、商品名)、メラミン変性フェノールノボラック樹脂(DIC株式会社製、LA7054、商品名)30質量部、硫酸バリウム(平均粒径:300nm)を樹脂成分100質量部に対して10質量部、及びビニルシランで処理したシリカフィラー(平均粒径:50nm)を樹脂成分100質量部に対して30質量部配合し、樹脂組成物Cを得た。
なお、硫酸バリウム及びシリカフィラーの粒径は、レーザー回折散乱式マイクロトラック粒度分布計「MT−3100」(日機装株式会社製)を用いて測定し、硫酸バリウムの平均粒径が300nm、最大粒径が2μmであること、シリカフィラーの平均粒径が50nm、最大粒径が1μmであることを確認した。
<樹脂フィルムの準備>
上述のように得た樹脂組成物A〜Cの溶液を支持体である16μm厚のポリエチレンテレフタレートフィルム(G2−16、帝人株式会社製、商品名)上にそれぞれ塗布し、熱風対流式乾燥機を用いて、100℃で10分間乾燥することによって支持体上に樹脂フィルムを得た。
次いで、得られた樹脂フィルムに埃等が付着しないように、支持体と接している側とは反対側の表面上にポリエチレンフィルム(NF−15、タマポリ株式会社製、商品名)を保護フィルムとして貼り合わせ、保護フィルム付きの樹脂フィルムを得た。
<第一絶縁層の形成>
次いで、熱硬化性樹脂フィルムから保護フィルムを剥がし、ケイ素を含む基板4として、直径220mm、厚み0.25〜0.50mmのガラス基板(日本電気硝子株式会社製、OA-10G、商品名)の片側に樹脂フィルムを配置した。プレス式真空ラミネーター(MVLP−500、株式会社名機製作所製、商品名)を用いてガラス基板上に第一絶縁層を形成し、ポリエチレンテレフタラートを剥離した後、ガラス基板と第一絶縁層を有する部材を得た。ラミネート条件は、ラミネート温度80℃、真空引き時間20秒、ラミネート時間30秒、気圧4kPa以下、ラミネート圧力0.4MPaとした。
<開口部の形成>
次いで、ガラス基板と第一絶縁層を有する部材をCOレーザー(日立ビアメカニクス株式会社製、波長10.6μm)を用いて、前記部材のガラス基板の表面から前記部材の裏面まで貫通する、8.0mm×8.0mmの開口部を格子状に設け、開口部を有するガラス基板を得た。開口部数は293個、ピッチは縦方向、横方向ともに9.6mmとした。
<仮固定層付き支持体の準備>
支持体1として直径220mm、厚み1.5mmのSUS板を準備した。次に、SUS板の片側に仮固定層2として仮固定用フィルムを、ラミネーターを用いて貼り付け(図4(a)参照)、仮固定層付き支持体を得た。SUS板からはみ出した仮固定用フィルムについては、カッターナイフで切り離した。
<SUS板へのガラス基板の貼り付け>
次いで、開口部を有するガラス基板の第一絶縁層3と仮固定層付き支持体の仮固定層とを向かい合うように貼り合わせた。
次いで、7.3mm×7.3mmの半導体素子5(株式会社ウォルツ製 CC80−0101JY、商品名)を、開口部の中央に半導体素子5の回路面と仮固定層とが貼り合わさるように格子状に配置した。半導体素子5の搭載数は293個、ピッチは縦方向、横方向ともに9.6mmとした。半導体素子5の配置にはダイソーター(キヤノンマシナリー株式会社製、CAP3500、商品名)を用いた。配置時の荷重は半導体素子1個当り9.8Nとした。
<半導体素子の封止>
半導体素子が配置された開口部に樹脂組成物A〜Cをそれぞれ滴下し、半導体素子を覆うように封止した。詳細には、まず、樹脂組成物A、B又はCを開口部に滴下した。次いで、コンプレッション封止装置(アピックヤマダ株式会社製、WCM−300、商品名)を用いて、半導体素子の受動面及び半導体素子とガラス基板の隙間を樹脂組成物で封止した。封止条件は、封止温度150℃、真空引き時間20秒、封止時間10分、気圧4kPa以下、封止圧力200×10Nとした。次いで、クリーンオーブンで150℃、1時間の熱硬化を行った。
その後、図5(e)及び(f)に示すように、支持体、及び仮固定用フィルムを200℃のホットプレート上ではく離し、成形物(半導体装置)を得た。表1及び2に得られた成形物の製造条件(ガラス基板の厚み、半導体素子の厚み、樹脂組成物の種類と硬化後の厚み)を示す。
得られた成形物(半導体装置)について、以下の評価を行った。
(1)成形物の反り
得られた成形物について、直径200mmの範囲を室温下(25℃)でレーザー三次元形状測定装置(株式会社キーエンス製)を用いて測定し、以下の基準に基づいて評価した。結果を表1及び2に示した。
「○」:反り量が1mm未満。
「△」:反り量が1mm以上、2mm未満。
「×」:反り量が2mm以上。
(2)埋め込み性
得られた成形物について、目視で確認して、以下の基準に基づいて評価した。結果を表1及び2に示した。
「○」:半導体素子間に充分に樹脂が埋め込まれており、未充填部がないもの。
「×」:半導体素子間に未充填部があるもの。
Figure 2016092220
Figure 2016092220
本発明の半導体装置の製造方法を用いた実施例1〜8は、いずれも成形物(半導体装置)の反りが小さく、埋め込み性も良好であった。参考例1及び2は、反りが見られる例であり、ガラス基板の厚みと半導体素子の厚みの差が300μm以上であるため、反りが大きかった。
製造方法の条件を調整することにより、薄型化が可能で、反りが小さく、ウェハレベル半導体装置が得られる。
1 支持体
2 仮固定層
3 第一絶縁層
4 ケイ素を含む基板
5 半導体素子
6 樹脂組成物
7 第二絶縁層
8 シード層
9 回路形成用レジスト
10 配線パターン
11 第三絶縁層
12 ニッケル/金層
13 外部接続用端子
14 感光性樹脂組成物
15 第一開口部
16 第二開口部
17 第三開口部

Claims (9)

  1. 表面から裏面まで貫通した、少なくとも一つ以上の半導体素子が入る大きさの開口部が設けられており、表面又は裏面のどちらか一方の面に絶縁層が形成されている、ケイ素を含む基板。
  2. 少なくとも一つの表面から裏面まで貫通した開口部を有し、前記開口部に、少なくとも一つ以上の半導体素子が樹脂組成物によって封止された、ケイ素を含む基板。
  3. ケイ素を含む基板が、ガラス基板又はシリコン基板である、請求項1又は2に記載のケイ素を含む基板。
  4. ケイ素を含む基板の厚みTが50〜750μmである請求項1〜3いずれか一項に記載のケイ素を含む基板。
  5. ケイ素を含む基板の厚みTと半導体素子の厚みTとの差(T−T)が300μm以下である、請求項2〜4いずれか一項に記載のケイ素を含む基板。
  6. 請求項1〜5いずれか一項に記載のケイ素を含む基板を用いてなる、半導体装置。
  7. 下記の工程(I)〜(VI)を有する、半導体装置の製造方法。
    (I)支持板上に仮固定層を形成する工程、
    (II)表面から裏面まで貫通した、少なくとも一つ以上の半導体素子が入る大きさの第一開口部が設けられており、表面又は裏面のどちらか一方の面に第一絶縁層が形成されている、ケイ素を含む基板を用意する工程、
    (III)前記仮固定層と第一絶縁層とを対向するように貼り合わせる工程、
    (IV)少なくとも1つ以上の半導体素子を前記第一開口部の内部に、半導体素子の回路面が仮固定層と対向するように配置する工程、
    (V)前記ケイ素を含む基板及び第一絶縁層と、半導体素子との隙間を樹脂組成物で封止する工程、
    (VI)前記支持体及び仮固定層をはく離する工程。
  8. さらに、下記の工程(VII)〜(XIV)を有する、請求項7に記載の半導体装置の製造方法。
    (VII)前記半導体素子の回路面側及び第一絶縁層上に、第二絶縁層を形成する工程、
    (VIII)前記第二絶縁層に、半導体素子の回路面にまで到る第二開口部を形成する工程、
    (IX)前記第二絶縁層の表面にシード層を形成する工程、
    (X)前記シード層上に回路形成用レジストを形成し、露光処理及び現像処理を施して、再配線用のレジストパターンを形成する工程、
    (XI)電気めっき法により配線パターンを形成し、前記レジストパターンを除去する工程、
    (XII)前記シード層を除去する工程、
    (XIII)前記配線パターンの形成面上に第三絶縁層を形成し、配線パターンにまで到る第三開口部を形成する工程、
    (XIV)前記第三開口部に外部接続用端子を設ける工程。
  9. 請求項7又は8に記載の半導体装置の製造方法により得られる半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019530241A (ja) * 2016-09-30 2019-10-17 シャンハイ マイクロ エレクトロニクス イクイプメント(グループ)カンパニー リミティド 半導体再配線方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6586829B1 (en) * 1997-12-18 2003-07-01 Si Diamond Technology, Inc. Ball grid array package
JP2003282774A (ja) * 2002-03-25 2003-10-03 Kyocera Corp 配線基板およびその製造方法
JP2005294444A (ja) * 2004-03-31 2005-10-20 Sony Corp 半導体装置及びその製造方法、疑似ウェーハ及びその製造方法、並びに半導体装置の実装構造及びその実装方法
JP2008124301A (ja) * 2006-11-14 2008-05-29 Fujikura Ltd 半導体装置およびその製造方法
JP2009231752A (ja) * 2008-03-25 2009-10-08 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP2009260347A (ja) * 2008-04-14 2009-11-05 General Electric Co <Ge> 混成フレーム・パネルを含む相互接続構造
JP2012256675A (ja) * 2011-06-08 2012-12-27 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6586829B1 (en) * 1997-12-18 2003-07-01 Si Diamond Technology, Inc. Ball grid array package
JP2003282774A (ja) * 2002-03-25 2003-10-03 Kyocera Corp 配線基板およびその製造方法
JP2005294444A (ja) * 2004-03-31 2005-10-20 Sony Corp 半導体装置及びその製造方法、疑似ウェーハ及びその製造方法、並びに半導体装置の実装構造及びその実装方法
JP2008124301A (ja) * 2006-11-14 2008-05-29 Fujikura Ltd 半導体装置およびその製造方法
JP2009231752A (ja) * 2008-03-25 2009-10-08 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP2009260347A (ja) * 2008-04-14 2009-11-05 General Electric Co <Ge> 混成フレーム・パネルを含む相互接続構造
JP2012256675A (ja) * 2011-06-08 2012-12-27 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019530241A (ja) * 2016-09-30 2019-10-17 シャンハイ マイクロ エレクトロニクス イクイプメント(グループ)カンパニー リミティド 半導体再配線方法

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