JP2016082338A - デジタルアンプ - Google Patents
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- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 3
- 238000003786 synthesis reaction Methods 0.000 description 3
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Abstract
Description
信号生成回路2は、クロック信号に基づいて、1ビットデジタル信号(0、1)から、3値信号(+1、0、−1)を生成する。本実施形態では、上述のように、1ビットデジタル信号は、DSDデータのデータ信号である。信号生成回路2は、DSDデータのクロック信号に基づいて、2値のPDM信号(DSDデータのデータ信号)から3値のPDM信号を生成する。以下では、DSDデータのデータ信号を、単に「データ信号」、DSDデータのクロック信号を、単に「クロック信号」という。
第1電位>第3電位>第2電位
である。また、3値信号のうち、第1電位が、+1に対応し、第2電位が、−1に対応し、第3電位が、0に対応する。
<データ信号が論理値1(Hi)でクロック信号1(Hi)の場合>
スイッチSW1:オン
スイッチSW2:オフ
スイッチSW3:オフ
この場合、出力電位は、第1電位(+1)に設定される。
<データ信号が論理値0(Low)でクロック信号1(Hi)の場合>
スイッチSW1:オフ
スイッチSW2:オン
スイッチSW3:オフ
この場合、出力電位は、第2電位(−1)に設定される。
<データ信号が論理値0(Low)でクロック信号0(Low)の場合>
スイッチSW1:オフ
スイッチSW2:オフ
スイッチSW3:オン
この場合、出力電位は、第3電位(0)に設定される。
<データ信号が論理値1(Hi)でクロック信号0(Low)の場合>
スイッチSW1:オフ
スイッチSW2:オフ
スイッチSW3:オン
この場合、出力電位は、第3電位(0)に設定される。
データ信号VAが「1」、クロック信号VBが「1」の場合、DFF21aからの出力信号VCは、「1」となる。信号VCが「1」であるから、スイッチSW1は、オンとなる。また、データ信号VAが「1」、クロック信号VBが「1」の場合、DFF21bからの出力信号VDは、「0」となる。信号VDが「0」であるから、スイッチSW2は、オフとなる。また、クロック信号VBが「1」である場合、スイッチSW3は、オフとなる。従って、スイッチSW1:オン、スイッチSW2:オフ、スイッチSW3:オフとなり、出力電位は、第1電位(+1)に設定される。
データ信号VAが「0」、クロック信号VBが「1」の場合、DFF21aからの出力信号VCは、「0」となる。信号VCが「0」であるから、スイッチSW1は、オフとなる。また、データ信号VAが「0」、クロック信号VBが「1」の場合、DFF21bからの出力信号VDは、「1」となる。信号VDが「1」であるから、スイッチSW2は、オンとなる。また、クロック信号VBが「1」である場合、スイッチSW3は、オフとなる。従って、スイッチSW1:オフ、スイッチSW2:オン、スイッチSW3:オフとなり、出力電位は、第2電位(−1)に設定される。
データ信号VAが「0」、クロック信号VBが「0」の場合、DFF21aからの出力信号VCは、「0」となる。信号VCが「0」であるから、スイッチSW1は、オフとなる。また、データ信号VAが「0」、クロック信号VBが「0」の場合、DFF21bからの出力信号VDは、「0」となる。信号VDが「0」であるから、スイッチSW2は、オフとなる。また、クロック信号VBが「0」である場合、スイッチSW3は、オンとなる。従って、スイッチSW1:オフ、スイッチSW2:オフ、スイッチSW3:オンとなり、出力電位は、第3電位(0)に設定される。
データ信号VAが「1」、クロック信号VBが「0」の場合、DFF21aからの出力信号VCは、「0」となる。信号VCが「0」であるから、スイッチSW1は、オフとなる。また、データ信号VAが「1」、クロック信号VBが「0」の場合、DFF21bからの出力信号VDは、「0」となる。信号VDが「0」であるから、スイッチSW2は、オフとなる。また、クロック信号VBが「0」である場合、スイッチSW3は、オンとなる。従って、スイッチSW1:オフ、スイッチSW2:オフ、スイッチSW3:オンとなり、出力電位は、第3電位(0)に設定される。
スイッチSW1:オン
スイッチSW2:オフ
スイッチSW3:オフ
となり、信号生成回路2の出力信号VEは、+1(第1電位)に設定される(例えば、図4の(7))。
スイッチSW1:オフ
スイッチSW2:オン
スイッチSW3:オフ
となり、信号生成回路2の出力信号VEは、−1(第2電位)に設定される(例えば、図4の(8))。
スイッチSW1:オフ
スイッチSW2:オフ
スイッチSW3:オン
となり、信号生成回路2の出力信号VEは、0(第3電位)に設定される。
スイッチSW1:オフ
スイッチSW2:オフ
スイッチSW3:オン
となり、信号生成回路2の出力信号VEは、0(第3電位)に設定される。
音量調整回路3は、信号生成回路2が生成した3値信号の音量を調整する。音量調整回路3は、例えば、電子ボリュームICである。ここで、音量調整回路3には、従来の電子ボリュームICを用いればよいため、詳細な説明は省略する。
1価3値駆動デルタシグマアンプ4は、音量調整回路3が音量を調整した3値信号に基づいて、単電源に接続されたスピーカー5を、正電流オン、負電流オン、及び、オフの3値の通電状態で選択的に駆動する。「1価3値」とは、単電源で駆動されるスピーカー5に対し、正電流で駆動する状態(正オン)、負電流で駆動する状態(負オン)、オフの状態の3つの駆動状態を実現することを意味する。正電流、及び、負電流は、スピーカー5を流れる電流の向きが互いに逆であることを意味する。
スイッチングFET42c1→スピーカー5→スイッチングFET42c4
と電流が流れ、正オン状態となる(図7(a)参照。)。
スイッチングFET42c3→スピーカー5→スイッチングFET42c2
と電流が流れ、負オン状態となる(図7(b)参照。)。
スイッチングFET42c1→スピーカー5→スイッチングFET42c4
と流れる(正オン状態。図7(a)参照。)。
スイッチングFET42c3→スピーカー5→スイッチングFET42c2
と流れる(負オン状態。図7(b)参照。)。
2 信号生成回路
3 音量調整回路
4 1価3値駆動デルタシグマアンプ
5 スピーカー
21 駆動回路
SW スイッチ群
SW1 スイッチ(第1スイッチ)
SW2 スイッチ(第2スイッチ)
SW3 スイッチ(第3スイッチ)
Claims (4)
- 1ビットデジタル信号から、3値信号を生成する信号生成回路と、
前記信号生成回路が生成した前記3値信号の音量を調整する音量調整回路と、
前記音量調整回路が音量を調整した前記3値信号に基づいて、単電源に接続されたスピーカーを、正電流オン、負電流オン、及び、オフの3値の通電状態で選択的に駆動する1価3値駆動デルタシグマアンプと、
を備えることを特徴とするデジタルアンプ。 - 前記信号生成回路は、クロック信号に基づいて、前記1ビットデジタル信号から、前記3値信号を生成し、
前記1ビットデジタル信号の論理値が1であって前記クロック信号の論理値が一方の論理値である場合に、論理値が1の信号を出力し、
前記1ビットデジタル信号の論理値が0であって前記クロック信号の論理値が一方の論理値である場合に、論理値が−1の信号を出力し、
前記1ビットデジタル信号の論理値が0又は1であって前記クロック信号の論理値が他方の論理値である場合に、論理値が0の信号を出力することを特徴とする請求項1に記載のデジタルアンプ。 - 前記信号生成回路は、駆動回路と、スイッチ群と、を備え、
前記スイッチ群は、
論理値1に対応する第1電位に接続された第1スイッチと、
論理値−1に対応する第2電位に接続された第2スイッチと、
論理値0に対応する第3電位に接続された第3スイッチと、を備え、
前記駆動回路は、
前記1ビットデジタル信号の論理値が1であって前記クロック信号の論理値が一方の論理値である場合に、前記第1スイッチをオンするための制御信号を出力し、
前記1ビットデジタル信号の論理値が0であって前記クロック信号の論理値が一方の論理値である場合に、前記第2スイッチをオンするための制御信号を出力し、
前記第3スイッチは、前記クロック信号の論理値が他方の論理値である場合にオンすることを特徴とする請求項2に記載のデジタルアンプ。 - 前記1ビットデジタル信号は、PDM信号であることを特徴とする請求項1〜3のいずれか1項に記載のデジタルアンプ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2016082338A true JP2016082338A (ja) | 2016-05-16 |
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2014
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