JP2016082338A - デジタルアンプ - Google Patents

Abstract

【課題】入力されるデジタル信号と、音量調整回路と、１価３値デルタシグマアンプと、の基準点を一致可能とすること。【解決手段】デジタルアンプ１は、１ビットデジタル信号から、３値信号を生成する信号生成回路２と、信号生成回路２が生成した３値信号の音量を調整する音量調整回路３と、音量調整回路３が音量を調整した３値信号に基づいて、単電源に接続されたスピーカーを、正電流オン、負電流オン、及び、オフの３値の通電状態で選択的に駆動する１価３値駆動デルタシグマアンプ４と、を備える。【選択図】図１

Description

本発明は、デジタルアンプに関する。

特許文献１には、１ビットデジタル信号を音量調整し、１ビットデジタルアンプに入力することが記載されている。ここで、１ビットデジタルアンプにおいて、１ビットデジタル信号のまま、スピーカーを駆動しようとすると、スピーカーに常にパルス波形が入力されることになり、消費電力が増大するという問題がある。そこで、出願人は、単電源に接続されたスピーカーを正電流で駆動する状態（正オン）、負電流で駆動する状態（負オン）、及びオフ状態の３つの駆動状態を実現することで、無信号（オフ）時に消費電力を抑制することができることを見出した。そして、スピーカーを正電流で駆動する状態（正オン）、負電流で駆動する状態（負オン）、及びオフ状態の３つの駆動状態を実現する１価３値駆動デルタシグマアンプ（信号変調回路）を発明した（特願２０１４−００９８０７号等参照。）。

特許第３６９８９１７号公報

ここで、１価３値駆動デルタシグマアンプは、通常、単電源での動作となっている。このため、入力されるデジタル信号と、デジタル信号の音量を調整する音量調整回路と、１価３値駆動デルタシグマアンプと、の基準点を一致させなければ、ＤＣオフセット等によるノイズが発生するという問題がある。

本発明の目的は、入力されるデジタル信号と、音量調整回路と、１価３値駆動デルタシグマアンプと、の基準点を一致可能とすることである。

第１の発明のデジタルアンプは、１ビットデジタル信号から、３値信号を生成する信号生成回路と、前記信号生成回路が生成した前記３値信号の音量を調整する音量調整回路と、前記音量調整回路が音量を調整した前記３値信号に基づいて、単電源に接続されたスピーカーを、正電流オン、負電流オン、及び、オフの３値の通電状態で選択的に駆動する１価３値駆動デルタシグマアンプと、を備えることを特徴とする。

本発明では、信号生成回路は、１ビットデジタル信号から、３値信号を生成する。このため、１ビットデジタル信号から生成された３値信号と、音量調整回路と、１価３値駆動デルタシグマアンプと、の基準点を一致させることができる。これにより、ＤＣオフセット等によるノイズを抑制することができる。

また、本発明によれば、入力からスピーカーまで、フルデジタルの装置を実現することができる。

また、本発明では、１価３値駆動デルタシグマアンプは、単電源に接続されたスピーカーを、正電流オン、負電流オン、及び、オフの３値の通電状態で選択的に駆動しているため、無信号（オフ）時にスイッチングが行われず、２値信号でスピーカーを駆動するデジタルアンプに比べて、消費電力を小さく抑えることができる。

第２の発明のデジタルアンプは、第１の発明のデジタルアンプにおいて、前記信号生成回路は、クロック信号に基づいて、前記１ビットデジタル信号から、前記３値信号を生成し、前記１ビットデジタル信号の論理値が１であって前記クロック信号の論理値が一方の論理値である場合に、論理値が１の信号を出力し、前記１ビットデジタル信号の論理値が０であって前記クロック信号の論理値が一方の論理値である場合に、論理値が−１の信号を出力し、前記１ビットデジタル信号の論理値が０又は１であって前記クロック信号の論理値が他方の論理値である場合に、論理値が０の信号を出力することを特徴とする。

本発明では、信号生成回路は、１ビットデジタル信号の論理値が１であってクロック信号の論理値が一方の論理値（例えば、１）である場合に、論理値が１の信号を出力する。また、信号生成回路は、１ビットデジタル信号の論理値が０であってクロック信号の論理値が一方の論理値（例えば、１）である場合に、論理値が−１の信号を出力する。また、信号生成回路は、１ビットデジタル信号の論理値が０又は１であってクロック信号の論理値が他方の論理値（例えば、０）である場合に、論理値が０の信号を出力する。ここで、クロック信号は、一方の論理値と他方の論理値とが交互になっている。このため、３値信号は、１から０、０から１、−１から０、０から−１というように変化する。すなわち、３値信号は、１から−１に変化することはない。

第３の発明のデジタルアンプは、第２の発明のデジタルアンプにおいて、前記信号生成回路は、駆動回路と、スイッチ群と、を備え、前記スイッチ群は、論理値１に対応する第１電位に接続された第１スイッチと、論理値−１に対応する第２電位に接続された第２スイッチと、論理値０に対応する第３電位に接続された第３スイッチと、を備え、前記駆動回路は、前記１ビットデジタル信号の論理値が１であって前記クロック信号の論理値が一方の論理値である場合に、前記第１スイッチをオンするための制御信号を出力し、前記１ビットデジタル信号の論理値が０であって前記クロック信号の論理値が一方の論理値である場合に、前記第２スイッチをオンするための制御信号を出力し、前記第３スイッチは、前記クロック信号の論理値が他方の論理値である場合にオンすることを特徴とする。

本発明によれば、駆動回路と、スイッチ群と、を備えた簡易な回路により、３値信号を生成することができる。

第４の発明のデジタルアンプは、第１〜第３の発明のいずれかのデジタルアンプにおいて、前記１ビットデジタル信号は、ＰＤＭ信号であることを特徴とする。

本発明によれば、２値のＰＤＭ信号から、３値のＰＤＭ信号を生成し、スピーカーを駆動させることができる。

本発明によれば、入力されるデジタル信号と、音量調整回路と、１価３値駆動デルタシグマアンプと、の基準点を一致させることができる。

本発明の実施形態に係るデジタルアンプの基本構成を示すブロック図である。 信号生成回路の基本構成を示す図である。 信号生成回路の回路構成を示す図である。 信号のタイミングチャートを示す図である。 １価３値駆動デルタシグマアンプの基本構成を示すブロック図である。 １価３値波形生回路、及び、ドライバ回路の回路構成を示す図である。 スピーカー駆動状態説明図である。

以下、本発明の実施形態について説明する。図１は、デジタルアンプの基本構成を示すブロック図である。デジタルアンプ１は、信号生成回路２、音量調整回路３、１価３値駆動デルタシグマアンプ４を備える。本実施形態では、１ビットデジタル信号として、ＤＳＤ（Direct Stream Digital）データのデータ信号、すなわち、２値のＰＤＭ（Pulse Density Modulation）信号が入力される。

（信号生成回路）
信号生成回路２は、クロック信号に基づいて、１ビットデジタル信号（０、１）から、３値信号（＋１、０、−１）を生成する。本実施形態では、上述のように、１ビットデジタル信号は、ＤＳＤデータのデータ信号である。信号生成回路２は、ＤＳＤデータのクロック信号に基づいて、２値のＰＤＭ信号（ＤＳＤデータのデータ信号）から３値のＰＤＭ信号を生成する。以下では、ＤＳＤデータのデータ信号を、単に「データ信号」、ＤＳＤデータのクロック信号を、単に「クロック信号」という。

図２は、信号生成回路２の基本構成を示す図である。図２に示すように、信号生成回路２は、駆動回路２１、スイッチ群ＳＷを備える。スイッチ群ＳＷは、３つのスイッチＳＷ１（第１スイッチ）、ＳＷ２（第２スイッチ）、ＳＷ３（第３スイッチ）を備える。

スイッチＳＷ１とスイッチＳＷ２とは、互いに直列に接続されている。スイッチＳＷ１の一方の端子は、第１電位に設定されている。スイッチＳＷ１の他方の端子は、スイッチＳＷ２の一方の端子に接続されている。また、スイッチＳＷ２の他方の端子は、第２電位に接続されている。また、スイッチＳＷ３の一方の端子は、スイッチＳＷ１とスイッチＳＷ２との接続接点に接続されている。スイッチＳＷ３の他方の端子は、第３電位に接続されている。スイッチＳＷ１とスイッチＳＷ２との接続接点から、信号生成回路２の出力信号が出力される。ここで、
第１電位＞第３電位＞第２電位
である。また、３値信号のうち、第１電位が、＋１に対応し、第２電位が、−１に対応し、第３電位が、０に対応する。

駆動回路２１は、データ信号、クロック信号に基づき、スイッチＳＷ１〜ＳＷ３にそれぞれ制御信号を出力し、スイッチＳＷ１〜ＳＷ３を以下のように、オン又はオフに制御する。
＜データ信号が論理値１（Ｈｉ）でクロック信号１（Ｈｉ）の場合＞
スイッチＳＷ１：オン
スイッチＳＷ２：オフ
スイッチＳＷ３：オフ
この場合、出力電位は、第１電位（＋１）に設定される。
＜データ信号が論理値０（Ｌｏｗ）でクロック信号１（Ｈｉ）の場合＞
スイッチＳＷ１：オフ
スイッチＳＷ２：オン
スイッチＳＷ３：オフ
この場合、出力電位は、第２電位（−１）に設定される。
＜データ信号が論理値０（Ｌｏｗ）でクロック信号０（Ｌｏｗ）の場合＞
スイッチＳＷ１：オフ
スイッチＳＷ２：オフ
スイッチＳＷ３：オン
この場合、出力電位は、第３電位（０）に設定される。
＜データ信号が論理値１（Ｈｉ）でクロック信号０（Ｌｏｗ）の場合＞
スイッチＳＷ１：オフ
スイッチＳＷ２：オフ
スイッチＳＷ３：オン
この場合、出力電位は、第３電位（０）に設定される。

以上のようにして、データ信号の論理値とクロック信号の論理値とに応じて、＋１（第１電位）、−１（第２電位）、及び、０（第３電位）の３つのいずれかの値を有する３値信号が出力される。

以上が信号生成回路２の基本的な動作原理である。以下、信号生成回路２の回路構成を図３に基づいて説明する。信号生成回路２は、駆動回路２１、３つのスイッチＳＷ１〜Ｓ３（スイッチ群ＳＷ）を備える。駆動回路２１は、２つのＤ型フリップフロップ２１ａ、２１ｂを備える。以下、「Ｄ型フリップフロップ」を「ＤＦＦ」と表記する。スイッチＳＷ１は、入力端子が第１電位（例えば、５Ｖ（Ｖ_ｃｃ））に接続されたスリーステートバッファである。スイッチＳＷ２は、入力端子が第２電位（例えば、０Ｖ（接地））に接続されたスリーステートバッファである。スイッチＳＷ３は、入力端子が第３電位（例えば、２．５Ｖ（Ｖ_ｒｅｆ）に接続されたアナログスイッチである。上述のように、第１電位＞第３電位＞第２電位である。

ＤＦＦ２１ａの入力端子（Ｄ）には、データ信号ＶＡが入力される。ＤＦＦ２１ａのクロック端子（ＣＰ）及びクリア端子（Ｃバー）には、クロック信号ＶＢが入力される。ＤＦＦ２１ａのセット端子（Ｓバー）は、所定電位（Ｖ_ＣＣ（例えば、５Ｖ））に接続されている。ＤＦＦ２１ａの出力端子（Ｑ）は、スイッチＳＷ１の制御端子に接続されている。ＤＦＦ２１ａは、制御信号ＶＣをスイッチＳＷ１の制御端子に出力する。

ＤＦＦ２１ｂの入力端子（Ｄ）には、データ信号ＶＡが入力される。ＤＦＦ２１ｂのクロック端子（ＣＰ）及びセット端子（Ｓバー）には、クロック信号ＶＢが入力される。ＤＦＦ２１ｂのクリア端子（Ｃバー）は、所定電位（Ｖ_ＣＣ（例えば、５Ｖ））に接続されている。ＤＦＦ２１ｂの反転出力端子（Ｑバー）は、スイッチＳＷ２の制御端子に接続されている。ＤＦＦ２１ｂは、制御信号ＶＤをスイッチＳＷ２の制御端子に出力する。

スイッチＳＷ３には、クロック信号ＶＢが入力される。

図４は、信号ＶＡ〜ＶＥのタイミングチャートを示す図である。信号ＶＡはデータ信号、信号ＶＢはクロック信号、信号ＶＣはＤＦＦ２１ａの出力信号、信号ＶＤはＤＦＦ２１ｂの出力信号、信号ＶＥは信号生成回路２からの出力信号である。ＤＦＦ２１ａ、２１ｂは、クロック端子（ＣＰ）に入力されたクロック信号ＶＢの立ち上がりエッジで信号を出力する。具体的には、ＤＦＦ２１ａは、クロック信号ＶＢの立ち上がりエッジでデータ信号ＶＡが「０」（論理値）の場合、出力端子（Ｑ）に、信号ＶＣとして「０」を出力する（例えば、図４の（１））。また、ＤＦＦ２１ａは、クロック信号ＶＢの立ち上がりエッジでデータ信号ＶＡが「１」の場合、出力端子（Ｑ）に、信号ＶＣとして「１」を出力する（例えば、図４の（２））。ここで、ＤＦＦ２１ａは、クリア端子（Ｃバー）に「０」が入力されると、出力端子（Ｑ）に、信号ＶＣとして「０」を出力する（例えば、図４の（３））。クロック信号ＶＢは、「１」と「０」が交互となっているため、ＤＦＦ２１ａは、クロック信号ＶＢの半周期「１」を出力した後、必ず「０」を出力する。

また、ＤＦＦ２１ｂは、クロック信号ＶＢの立ち上がりエッジでデータ信号ＶＡが「０」の場合、反転出力端子（Ｑバー）に、信号ＶＤとして「１」を出力する（例えば、図４の（４））。また、ＤＦＦ２１ｂは、クロック信号ＶＢの立ち上がりエッジでデータ信号ＶＡが「１」の場合、反転出力端子（Ｑバー）に、信号ＶＤとして「０」を出力する（例えば、図４の（５））。ここで、ＤＦＦ２１ｂは、プリセット端子（Ｓバー）に「０」が入力されると、反転出力端子（Ｑバー）に、信号ＶＣとして「０」を出力する。クロック信号ＶＢは、「１」と「０」が交互となっているため、ＤＦＦ２１ｂは、クロック信号ＶＢの半周期「１」を出力した後、必ず「０」を出力する。

図４に示すように、結果的には、ＤＦＦ２１ａは、データ信号ＶＡの論理値が「１」であってクロック信号ＶＢの論理値が「１」である場合に、論理値「１」の信号ＶＣを出力する。これ以外の場合は、ＤＦＦ２１ａは、論理値「０」の信号ＶＣを出力する。また、ＤＦＦ２１ｂは、データ信号ＶＡの論理値が「０」であってクロック信号の論理値が「１」である場合に、論理値「１」の信号ＶＤを出力する。これ以外の場合は、ＤＦＦ２１ｂは、論理値「０」の信号ＶＤを出力する。

このような構成において、信号ＶＣ、ＶＤ、ＶＢは、スイッチＳＷ１〜ＳＷ３のそれぞれの制御信号として機能し、スイッチＳＷ１〜ＳＷ３の状態は以下のように変化する。

＜データ信号ＶＡが「１」、クロック信号ＶＢが「１」の場合＞
データ信号ＶＡが「１」、クロック信号ＶＢが「１」の場合、ＤＦＦ２１ａからの出力信号ＶＣは、「１」となる。信号ＶＣが「１」であるから、スイッチＳＷ１は、オンとなる。また、データ信号ＶＡが「１」、クロック信号ＶＢが「１」の場合、ＤＦＦ２１ｂからの出力信号ＶＤは、「０」となる。信号ＶＤが「０」であるから、スイッチＳＷ２は、オフとなる。また、クロック信号ＶＢが「１」である場合、スイッチＳＷ３は、オフとなる。従って、スイッチＳＷ１：オン、スイッチＳＷ２：オフ、スイッチＳＷ３：オフとなり、出力電位は、第１電位（＋１）に設定される。

＜データ信号ＶＡが「０」、クロック信号ＶＢが「１」の場合＞
データ信号ＶＡが「０」、クロック信号ＶＢが「１」の場合、ＤＦＦ２１ａからの出力信号ＶＣは、「０」となる。信号ＶＣが「０」であるから、スイッチＳＷ１は、オフとなる。また、データ信号ＶＡが「０」、クロック信号ＶＢが「１」の場合、ＤＦＦ２１ｂからの出力信号ＶＤは、「１」となる。信号ＶＤが「１」であるから、スイッチＳＷ２は、オンとなる。また、クロック信号ＶＢが「１」である場合、スイッチＳＷ３は、オフとなる。従って、スイッチＳＷ１：オフ、スイッチＳＷ２：オン、スイッチＳＷ３：オフとなり、出力電位は、第２電位（−１）に設定される。

＜データ信号ＶＡが「０」、クロック信号ＶＢが「０」の場合＞
データ信号ＶＡが「０」、クロック信号ＶＢが「０」の場合、ＤＦＦ２１ａからの出力信号ＶＣは、「０」となる。信号ＶＣが「０」であるから、スイッチＳＷ１は、オフとなる。また、データ信号ＶＡが「０」、クロック信号ＶＢが「０」の場合、ＤＦＦ２１ｂからの出力信号ＶＤは、「０」となる。信号ＶＤが「０」であるから、スイッチＳＷ２は、オフとなる。また、クロック信号ＶＢが「０」である場合、スイッチＳＷ３は、オンとなる。従って、スイッチＳＷ１：オフ、スイッチＳＷ２：オフ、スイッチＳＷ３：オンとなり、出力電位は、第３電位（０）に設定される。

＜データ信号ＶＡが「１」、クロック信号ＶＢが「０」の場合＞
データ信号ＶＡが「１」、クロック信号ＶＢが「０」の場合、ＤＦＦ２１ａからの出力信号ＶＣは、「０」となる。信号ＶＣが「０」であるから、スイッチＳＷ１は、オフとなる。また、データ信号ＶＡが「１」、クロック信号ＶＢが「０」の場合、ＤＦＦ２１ｂからの出力信号ＶＤは、「０」となる。信号ＶＤが「０」であるから、スイッチＳＷ２は、オフとなる。また、クロック信号ＶＢが「０」である場合、スイッチＳＷ３は、オンとなる。従って、スイッチＳＷ１：オフ、スイッチＳＷ２：オフ、スイッチＳＷ３：オンとなり、出力電位は、第３電位（０）に設定される。

図４に示すタイミングチャートに基づいて、信号生成回路２から出力される信号ＶＥについて説明する。

データ信号ＶＡが「１」、クロック信号ＶＢが「１」の場合、上述のとおり、信号ＶＣは「１」、信号ＶＤは「０」、信号ＶＢは「１」であるから、
スイッチＳＷ１：オン
スイッチＳＷ２：オフ
スイッチＳＷ３：オフ
となり、信号生成回路２の出力信号ＶＥは、＋１（第１電位）に設定される（例えば、図４の（７））。

データ信号ＶＡが「０」、クロック信号ＶＢが「１」の場合、上述のとおり、信号ＶＣは「０」、信号ＶＤは「１」、信号ＶＢは「１」であるから、
スイッチＳＷ１：オフ
スイッチＳＷ２：オン
スイッチＳＷ３：オフ
となり、信号生成回路２の出力信号ＶＥは、−１（第２電位）に設定される（例えば、図４の（８））。

データ信号ＶＡが「０」、クロック信号ＶＢが「０」の場合、上述のとおり、信号ＶＣは「０」、信号ＶＤは「０」、信号ＶＢは「０」であるから、
スイッチＳＷ１：オフ
スイッチＳＷ２：オフ
スイッチＳＷ３：オン
となり、信号生成回路２の出力信号ＶＥは、０（第３電位）に設定される。

データ信号ＶＡが「１」、クロック信号ＶＢが「０」の場合、上述のとおり、信号ＶＣは「０」、信号ＶＤは「０」、信号ＶＢは「０」であるから、
スイッチＳＷ１：オフ
スイッチＳＷ２：オフ
スイッチＳＷ３：オン
となり、信号生成回路２の出力信号ＶＥは、０（第３電位）に設定される。

（音量調整回路）
音量調整回路３は、信号生成回路２が生成した３値信号の音量を調整する。音量調整回路３は、例えば、電子ボリュームＩＣである。ここで、音量調整回路３には、従来の電子ボリュームＩＣを用いればよいため、詳細な説明は省略する。

（１価３値駆動デルタシグマアンプ）
１価３値駆動デルタシグマアンプ４は、音量調整回路３が音量を調整した３値信号に基づいて、単電源に接続されたスピーカー５を、正電流オン、負電流オン、及び、オフの３値の通電状態で選択的に駆動する。「１価３値」とは、単電源で駆動されるスピーカー５に対し、正電流で駆動する状態（正オン）、負電流で駆動する状態（負オン）、オフの状態の３つの駆動状態を実現することを意味する。正電流、及び、負電流は、スピーカー５を流れる電流の向きが互いに逆であることを意味する。

図５は、１価３値駆動デルタシグマアンプの基本構成を示すブロック図である。図５に示すように、１価３値駆動デルタシグマアンプ４は、減算器４３と、積分器４４と、位相反転回路４５と、バイアス生成回路４６ａ、４６ｂと、ＤＦＦ４７ａ、４７ｂと、クロック信号源４８及び遅延回路４９と、１価３値波形生成回路４１と、ドライバ回路４２と、パルス合成回路５０と、を備える。１価３値駆動デルタシグマアンプ４には、音量調整回路３が音量を調整した３値信号が入力される。

減算器４３は、入力信号と帰還信号の差分を算出して積分器４４に出力する。積分器４４は、差分信号を積分してバイアス生成回路４６ａ及び位相反転回路４５に出力する。位相反転回路４５は、積分器４４の出力の位相を反転してバイアス生成回路４６ｂに出力する。バイアス生成回路４６ａ、４６ｂは、それぞれ、積分器４４の出力、及び、位相反転回路４５の出力に、所定のバイアスを印加してＤＦＦ４７ａ、４７ｂに出力する。バイアス生成回路４６ａ、４６ｂは、積分器２２の出力動作点を調整する。これは、無信号状態において、確実にゼロレベル（ゼロ電圧）としてスイッチングしない状態を実現するためである。

ＤＦＦ４７ａ、４７ｂは、それぞれ、バイアス生成回路４６ａ、４６ｂの出力を１ビットデジタル信号に変換して出力する。この際、ＤＦＦ４７ａ、４７ｂは、リセット端子にクロック信号が供給されるタイミングにおいてゼロレベルを挿入しつつ、１ビットデジタル信号に変換する。

１価３値波形生成回路４１は、ＤＦＦ４６ａからの出力、すなわち＋１、０の２値信号と、ＤＦＦ４６ｂからの出力、すなわち−１、０の２値信号から、１価３値波形信号を生成する。ドライバ回路４２は、１価３値波形生成回路４１からの１価３値波形信号を用いてスピーカー５を駆動する。ドライバ回路４２からの駆動信号は、スピーカー５に供給されるとともに、パルス合成回路５０にも供給される。

パルス合成回路５０は、ドライバ回路４２からの駆動信号を合成して帰還信号を生成して減算器４３に帰還させる。

図６は、１価３値波形生回路、及び、ドライバ回路の回路構成を示す図である。１価３値波形生成回路４１は、ＮＯＲゲート４１ａ、４１ｂ、及び４つのＮＯＴゲート４１ｃ〜４１ｆから構成される。ＮＯＴゲート４１ｃ、４１ｄには、ＮＯＲゲート４１ａの出力信号が供給される。ＮＯＴゲート４１ｅ、４１ｆには、ＮＯＲゲート４１ｂの出力信号が供給される。ＮＯＴゲート４１ｃ〜４１ｆは、それぞれの入力信号を反転し、出力信号をそれぞれドライバ回路４２に供給する。

なお、ＮＯＲゲート４１ａは、ＤＦＦ４７ａの反転出力端子（Ｑバー）からの信号とＤＦＦ４７ｂの出力端子（Ｑ）からの信号を論理演算して出力する。また、ＮＯＲゲート４１ｂは、ＤＦＦ４７ａの出力端子（Ｑ）からの信号とＤＦＦ４７ｂの反転出力端子（Ｑバー）からの信号を論理演算して出力する。

ドライバ回路４２は、レベルシフト回路４２ａ１、４２ａ２、ゲート駆動回路４２ｂ１〜４２ｂ４、スイッチングＦＥＴ４２ｃ１〜４２ｃ４を備える。図７は、単電源でのスピーカー駆動の原理を説明するための図である。４つのスイッチングＦＥＴ４２ｃ１〜４２ｃ４は、それぞれ、図７における４つのスイッチＳＷ１１〜ＳＷ１４に対応する。スイッチングＦＥＴ４２ｃ１、４２ｃ３は、ＰチャンネルＦＥＴである。スイッチングＦＥＴ４２ｃ２、４２ｃ４は、ＮチャンネルＦＥＴである。

スピーカー５は、互いに直列接続されたスイッチングＦＥＴ４２ｃ１、４２ｃ２の接続接点に、一端が接続されている。また、スピーカー５は、互いに直列接続されたスイッチングＦＥＴ４２ｃ３、４２ｃ４の接続接点に、他端が接続されている。スイッチングＦＥＴ４２ｃ１、４２ｃ３は、単電源の正極側に接続されている。スイッチングＦＥＴ４２ｃ２、４２ｃ４は、単電源の負極側に接続されている。従って、スイッチングＦＥＴ４２ｃ１がオンし、スイッチングＦＥＴ４２ｃ２がオフし、かつ、スイッチングＦＥＴ４２ｃ３がオフし、スイッチングＦＥＴ４２ｃ４がオンすると、
スイッチングＦＥＴ４２ｃ１→スピーカー５→スイッチングＦＥＴ４２ｃ４
と電流が流れ、正オン状態となる（図７（ａ）参照。）。

また、スイッチングＦＥＴ４２ｃ１がオフし、スイッチングＦＥＴ４２ｃ２がオンし、かつ、スイッチングＦＥＴ４２ｃ３がオンし、スイッチングＦＥＴ４２ｃ４がオフすると、
スイッチングＦＥＴ４２ｃ３→スピーカー５→スイッチングＦＥＴ４２ｃ２
と電流が流れ、負オン状態となる（図７（ｂ）参照。）。

また、スイッチングＦＥＴ４２ｃ１がオフし、スイッチングＦＥＴ４２ｃ２がオンし、かつ、スイッチングＦＥＴ４２ｃ３がオフし、スイッチングＦＥＴ４２ｃ４がオンすると、スピーカー５には、電流が流れず、オフ状態（ショートによるオフ状態）となる（図７（ｃ）参照。）。同様に、スイッチングＦＥＴ４２ｃ１がオンし、スイッチングＦＥＴ４２ｃ２がオフし、かつ、スイッチングＦＥＴ４２ｃ３がオンし、スイッチングＦＥＴ４２ｃ４がオフすると、スピーカー５には、電流が流れず、オフ状態（ショートによるオフ状態）となる（図７（ｄ）参照。）。

ＮＯＴゲート４１ｃ〜４１ｆの出力信号は、４つのスイッチングＦＥＴ４２ｃ１〜４２ｃ４を駆動するためのそれぞれのゲート駆動回路４２ｂ１〜４２ｂ４に供給される。すなわち、ＮＯＴゲート４１ｃの出力信号は、レベルシフト回路４２ａ１を介して、ゲート駆動回路４２ｂ１に供給され、スイッチングＦＥＴ４２ｃ１を駆動する。ＮＯＴゲート４１ｄの出力信号は、ゲート駆動回路４２ｂ２に供給され、スイッチングＦＥＴ４２ｃ２を駆動する。ＮＯＴゲート４１ｆの出力信号は、レベルシフト回路４２ａ２を介して、ゲート駆動回路４２ｂ３に供給され、スイッチングＦＥＴ４２ｃ３を駆動する。ＮＯＴゲート４１ｅの出力信号は、ゲート駆動回路４２ｂ４に供給され、スイッチングＦＥＴ４２ｃ４を駆動する。

ＮＯＲゲート４１ａ、４１ｂの出力が、それぞれ、「１」、「０」である場合、ＮＯＴゲート４１ｃ、４１ｄの出力信号は、「１」を反転した「０」となり、ＮＯＴゲート４１ｅ、４１ｆの出力信号は、「０」を反転した「１」となる。この場合、ＰチャンネルのスイッチングＦＥＴ４２ｃ１はオン、ＮチャンネルのスイッチングＦＥＴ４２ｃ２はオフ、ＰチャンネルのスイッチングＦＥＴ４２ｃ３はオフ、ＮチャンネルのスイッチングＦＥＴ４２ｃ４はオンとなり、電流は、
スイッチングＦＥＴ４２ｃ１→スピーカー５→スイッチングＦＥＴ４２ｃ４
と流れる（正オン状態。図７（ａ）参照。）。

ＮＯＲゲート４１ａ、４１ｂの出力が、それぞれ、「０」、「１」である場合、ＮＯＴゲート４１ｃ、４１ｄの出力信号は、「０」を反転した「１」となり、ＮＯＴゲート４１ｅ、４１ｆの出力信号は、「１」を反転した「０」となる。この場合、ＰチャンネルのスイッチングＦＥＴ４２ｃ１はオフ、ＮチャンネルのスイッチングＦＥＴ４２ｃ２はオン、ＰチャンネルのスイッチングＦＥＴ４２ｃ３はオン、ＮチャンネルのスイッチングＦＥＴ４２ｃ４はオフとなり、電流は、
スイッチングＦＥＴ４２ｃ３→スピーカー５→スイッチングＦＥＴ４２ｃ２
と流れる（負オン状態。図７（ｂ）参照。）。

ＮＯＲゲート４１ａ、４１ｂの出力が、それぞれ、「１」である場合、ＮＯＴゲート４１ｃ〜４１ｆの出力信号は、「１」を反転した「０」となる。この場合、ＰチャンネルのスイッチングＦＥＴ４２ｃ１はオン、ＮチャンネルのスイッチングＦＥＴ４２ｃ２はオフ、ＰチャンネルのスイッチングＦＥＴ４２ｃ３はオン、ＮチャンネルのスイッチングＦＥＴ４２ｃ４はオフとなり、スピーカー５に電流は流れない（オフ状態。図７（ｄ）参照。）。

ＮＯＲゲート４１ａ、４１ｂの出力が、それぞれ、「０」である場合、ＮＯＴゲート４１ｃ〜４１ｆの出力信号は、「０」を反転した「１」となる。この場合、ＰチャンネルのスイッチングＦＥＴ４２ｃ１はオフ、ＮチャンネルのスイッチングＦＥＴ４２ｃ２はオン、ＰチャンネルのスイッチングＦＥＴ４２ｃ３はオフ、ＮチャンネルのスイッチングＦＥＴ４２ｃ４はオンとなり、スピーカー５に電流は流れない（オフ状態。図７（ｃ）参照。）。

以上説明したように、本実施形態では、信号生成回路２は、１ビットデジタル信号から、３値信号を生成する。このため、１ビットデジタル信号から生成された３値信号と、音量調整回路３と、１価３値駆動デルタシグマアンプ４と、の基準点を一致させることができる。これにより、ＤＣオフセット等によるノイズを抑制することができる。

また、本実施形態によれば、入力からスピーカー５まで、フルデジタルの装置を実現することができる。

また、本実施形態では、１価３値駆動デルタシグマンプ４は、単電源に接続されたスピーカー５を、正電流オン、負電流オン、及び、オフの３値の通電状態で選択的に駆動しているため、無信号（オフ）時にスイッチングが行われず、２値信号でスピーカーを駆動するデジタルアンプに比べて、消費電力を小さく抑えることができる。

また、本実施形態では、信号生成回路２は、データ信号の論理値が１であってクロック信号の論理値が１である場合に、論理値が１の信号を出力する。また、信号生成回路２は、データ信号の論理値が０であってクロック信号の論理値が１である場合に、論理値が−１の信号を出力する。また、信号生成回路２は、データ信号の論理値が０又は１であってクロック信号の論理値が０である場合に、論理値が０の信号を出力する。ここで、クロック信号は、０と１が交互になっている。このため、３値信号は、１から０、０から１、−１から０、０から−１というように変化する（図４のＶＥ参照。）。すなわち、３値信号は、１から−１に変化することはない。

また、本実施形態によれば、駆動回路２１と、スイッチ群ＳＷと、を備えた簡易な回路により、３値信号を生成することができる。

また、本実施形態によれば、２値のＰＤＭ信号から、３値のＰＤＭ信号を生成し、スピーカー５を駆動することができる。

以上、本発明の実施形態について説明したが、本発明を適用可能な形態は、上述の実施形態には限られるものではなく、以下に例示するように、本発明の趣旨を逸脱しない範囲で適宜変更を加えることが可能である。

上述の実施形態においては、信号生成回路２は、データ信号の論理値が１であってクロック信号の論理値が１である場合に、論理値が１の信号を出力する。また、信号生成回路２は、データ信号の論理値が０であってクロック信号の論理値が１である場合に、論理値が−１の信号を出力する。また、信号生成回路２は、データ信号が０又は１であってクロック信号の論理値が０である場合に、論理値が０の信号を出力する。このように、クロック信号が１（Ｈｉｇｈ）で判定しているが、論理は逆であってもよい。

すなわち、信号生成回路２は、データ信号の論理値が１であってクロック信号の論理値が０である場合に、論理値が１の信号を出力するようになっていてもよい。また、信号生成回路２は、データ信号の論理値が０であってクロック信号の論理値が０である場合に、論理値が−１の信号を出力するようになっていてもよい。また、信号生成回路２は、データ信号が０又は１であってクロック信号の論理値が１である場合に、論理値が０の信号を出力するようになっていてもよい。

上述の実施形態においては、ＤＦＦ２１ａ、２１ｂを備える駆動回路２１を例示した。これに限らず、駆動回路は、１ビットデジタル信号（データ信号）が双方の入力端子に入力され、論理演算を行って信号を出力する第１ＮＯＲゲートと、第１ＮＯＲゲートが出力する１ビットデジタル信号の反転信号と、クロック信号と、が入力端子に入力され、論理演算を行ってスイッチＳＷ１（第１スイッチ）の制御端子に信号を出力する第２ＮＯＲゲートと、１ビットデジタル信号と、クロック信号と、が入力端子に入力され、論理演算を行ってスイッチＳＷ２（第２スイッチ）の制御端子に信号を出力する第３ＮＯＲゲートと、を備えるものであってもよい。

上述の実施形態においては、１価３値駆動デルタシグマアンプとして、出願人による特願２０１４−００９８０７号の信号変調回路（特に、図２）を例示した。これに限らず、１価３値駆動デルタシグマアンプは、出願人による、他の特許出願（例えば、特願２０１３−１２３０４７号、特願２０１４−００９８４１号等）の信号変調回路であってもよい。

１ デジタルアンプ
２ 信号生成回路
３ 音量調整回路
４ １価３値駆動デルタシグマアンプ
５ スピーカー
２１ 駆動回路
ＳＷ スイッチ群
ＳＷ１ スイッチ（第１スイッチ）
ＳＷ２ スイッチ（第２スイッチ）
ＳＷ３ スイッチ（第３スイッチ）

Claims (4)

1. １ビットデジタル信号から、３値信号を生成する信号生成回路と、
   前記信号生成回路が生成した前記３値信号の音量を調整する音量調整回路と、
   前記音量調整回路が音量を調整した前記３値信号に基づいて、単電源に接続されたスピーカーを、正電流オン、負電流オン、及び、オフの３値の通電状態で選択的に駆動する１価３値駆動デルタシグマアンプと、
   を備えることを特徴とするデジタルアンプ。
2. 前記信号生成回路は、クロック信号に基づいて、前記１ビットデジタル信号から、前記３値信号を生成し、
   前記１ビットデジタル信号の論理値が１であって前記クロック信号の論理値が一方の論理値である場合に、論理値が１の信号を出力し、
   前記１ビットデジタル信号の論理値が０であって前記クロック信号の論理値が一方の論理値である場合に、論理値が−１の信号を出力し、
   前記１ビットデジタル信号の論理値が０又は１であって前記クロック信号の論理値が他方の論理値である場合に、論理値が０の信号を出力することを特徴とする請求項１に記載のデジタルアンプ。
3. 前記信号生成回路は、駆動回路と、スイッチ群と、を備え、
   前記スイッチ群は、
   論理値１に対応する第１電位に接続された第１スイッチと、
   論理値−１に対応する第２電位に接続された第２スイッチと、
   論理値０に対応する第３電位に接続された第３スイッチと、を備え、
   前記駆動回路は、
   前記１ビットデジタル信号の論理値が１であって前記クロック信号の論理値が一方の論理値である場合に、前記第１スイッチをオンするための制御信号を出力し、
   前記１ビットデジタル信号の論理値が０であって前記クロック信号の論理値が一方の論理値である場合に、前記第２スイッチをオンするための制御信号を出力し、
   前記第３スイッチは、前記クロック信号の論理値が他方の論理値である場合にオンすることを特徴とする請求項２に記載のデジタルアンプ。
4. 前記１ビットデジタル信号は、ＰＤＭ信号であることを特徴とする請求項１〜３のいずれか１項に記載のデジタルアンプ。