JP2016062946A - 電界効果トランジスタ - Google Patents
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- 230000005669 field effect Effects 0.000 title claims abstract description 44
- 230000002040 relaxant effect Effects 0.000 claims abstract description 34
- 238000009413 insulation Methods 0.000 abstract 4
- 239000010410 layer Substances 0.000 description 40
- 239000011229 interlayer Substances 0.000 description 25
- 229910002704 AlGaN Inorganic materials 0.000 description 15
- 239000000758 substrate Substances 0.000 description 13
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 11
- 239000000463 material Substances 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 9
- 230000001681 protective effect Effects 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 8
- 230000005533 two-dimensional electron gas Effects 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 239000012141 concentrate Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229910016570 AlCu Inorganic materials 0.000 description 2
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
【解決手段】電界効果トランジスタは、ヘテロ接合を有するGaN系積層体上に形成されたフィンガー状のドレイン電極(9)と、上記GaN系積層体上にフィンガー状に形成されると共に、ドレイン電極(9)の延在方向である長手方向と交差する方向に上記ドレイン電極(9)と隣り合って配列されて、上記長手方向に延在するソース電極(10)と、ゲート電極と、上記ドレイン電極(9)上および上記ソース電極(10)上に形成された絶縁膜と、上記絶縁膜上に形成されたドレイン電極パッド(12)およびソース電極パッド(13)と、上記絶縁膜に形成されたドレイン側ビアホール(14)およびソース側ビアホール(15)とを備え、上記絶縁膜における上記ドレイン電極(9)上および上記ソース電極(10)上の箇所に、上記ドレイン電極(9)および上記ソース電極(10)への応力を緩和するための孔(16,17)を設けている。
【選択図】図1
Description
ヘテロ接合を有するGaN系積層体と、
上記GaN系積層体上に形成されると共に、フィンガー状に延在して成るドレイン電極と、
上記GaN系積層体上にフィンガー状に延在して形成されると共に、上記ドレイン電極の延在方向である長手方向と交差する方向に上記ドレイン電極と隣り合うように配列されて、上記長手方向に延在しているソース電極と、
上記ドレイン電極とソース電極との間に形成されたゲート電極と、
上記ドレイン電極上およびソース電極上に形成された絶縁膜と、
上記絶縁膜上に形成されたドレイン電極パッドと、
上記絶縁膜に形成されると共に、上記ドレイン電極と上記ドレイン電極パッドとを電気的に接続するドレイン側ビアホールと、
上記絶縁膜上に形成されたソース電極パッドと、
上記絶縁膜に形成されると共に、上記ソース電極と上記ソース電極パッドとを電気的に接続するソース側ビアホールと
を備え、
上記絶縁膜における上記ドレイン電極上および上記ソース電極上の箇所に、上記ドレイン電極および上記ソース電極への応力を緩和するための孔を設けた
ことを特徴としている。
上記応力を緩和する孔は、上記ドレイン電極と上記ドレイン電極パッドとを電気的に接続するビアホール、および、上記ソース電極と上記ソース電極パッドとを電気的に接続するビアホールとして機能する。
上記ドレイン側ビアホールおよび上記ドレイン側のビアホールとして機能する上記応力を緩和する孔のうちの少なくとも一つは、上記ドレイン電極の端から50μm以内に開口部を有し、
上記ソース側ビアホールおよび上記ソース側のビアホールとして機能する上記応力を緩和する孔のうちの少なくとも一つは、上記ソース電極の端から50μm以内に開口部を有している。
上記ドレイン側ビアホールと、上記応力を緩和する孔または上記ドレイン側のビアホールとして機能する上記応力を緩和する孔との間隔、および、上記ソース側ビアホールと、上記応力を緩和する孔または上記ソース側のビアホールとして機能する上記応力を緩和する孔との間隔は、等間隔である。
図1は、本第1実施の形態の電界効果トランジスタにおける平面構造を示す模式図である。また、図2は、図1におけるA‐A'矢視断面図である。本第1実施の形態の電界効果トランジスタは、GaN HFET(ヘテロ接合電界効果トランジスタ)である。
本第2実施の形態の電界効果トランジスタは、上記第1実施の形態のGaN HFETにおいて、上記応力分断用(応力緩和用)孔に、上記電極パッドと上記電極とを電気的に接続するビアホールの機能を持たせたものである。
本第3実施の形態の電界効果トランジスタは、上記第1実施の形態のGaN HFETにおいて、上記両電極の端部側に位置するビアホールの該当電極の端からの距離を規定するものである。
ヘテロ接合を有するGaN系積層体2,3と、
上記GaN系積層体2,3上に形成されると共に、フィンガー状に延在して成るドレイン電極9と、
上記GaN系積層体2,3上にフィンガー状に延在して形成されると共に、上記ドレイン電極9の延在方向である長手方向と交差する方向に上記ドレイン電極9と隣り合うように配列されて、上記長手方向に延在しているソース電極10と、
上記ドレイン電極9とソース電極10との間に形成されたゲート電極11と、
上記ドレイン電極9上およびソース電極10上に形成された絶縁膜6と、
上記絶縁膜6上に形成されたドレイン電極パッド12と、
上記絶縁膜6に形成されると共に、上記ドレイン電極9と上記ドレイン電極パッド12とを電気的に接続するドレイン側ビアホール14と、
上記絶縁膜6上に形成されたソース電極パッド13と、
上記絶縁膜6に形成されると共に、上記ソース電極10と上記ソース電極パッド13とを電気的に接続するソース側ビアホール15と
を備え、
上記絶縁膜6における上記ドレイン電極9上および上記ソース電極10上の箇所に、上記ドレイン電極9および上記ソース電極10への応力を緩和するための孔16,17を設けた
ことを特徴としている。
上記応力を緩和する孔16,17は、上記ドレイン電極9と上記ドレイン電極パッド12とを電気的に接続するビアホール、および、上記ソース電極10と上記ソース電極パッド13とを電気的に接続するビアホールとして機能する。
上記ドレイン側ビアホール14および上記ドレイン側のビアホールとして機能する上記応力を緩和する孔のうちの少なくとも一つは、上記ドレイン電極9の端から50μm以内に開口部を有し、
上記ソース側ビアホール15および上記ソース側のビアホールとして機能する上記応力を緩和する孔のうちの少なくとも一つは、上記ソース電極10の端から50μm以内に開口部を有している。
上記ドレイン側ビアホール14と、上記応力を緩和する孔16または上記ドレイン側のビアホールとして機能する上記応力を緩和する孔との間隔、および、上記ソース側ビアホール15と、上記応力を緩和する孔17または上記ソース側のビアホールとして機能する上記応力を緩和する孔との間隔は、等間隔である。
2…アンドープGaN層
3…アンドープAlGaN層
4…2DEG
5…保護膜
6…層間絶縁膜
7…ドレイン電極基部
8…ソース電極基部
9…ドレイン電極
10…ソース電極
11…ゲート電極
12…ドレイン電極パッド
13…ソース電極パッド
14…ドレイン側ビアホール
15…ソース側ビアホール
16,17…応力緩和用の孔
Claims (4)
- ヘテロ接合を有するGaN系積層体と、
上記GaN系積層体上に形成されると共に、フィンガー状に延在して成るドレイン電極と、
上記GaN系積層体上にフィンガー状に延在して形成されると共に、上記ドレイン電極の延在方向である長手方向と交差する方向に上記ドレイン電極と隣り合うように配列されて、上記長手方向に延在しているソース電極と、
上記ドレイン電極とソース電極との間に形成されたゲート電極と、
上記ドレイン電極上およびソース電極上に形成された絶縁膜と、
上記絶縁膜上に形成されたドレイン電極パッドと、
上記絶縁膜に形成されると共に、上記ドレイン電極と上記ドレイン電極パッドとを電気的に接続するドレイン側ビアホールと、
上記絶縁膜上に形成されたソース電極パッドと、
上記絶縁膜に形成されると共に、上記ソース電極と上記ソース電極パッドとを電気的に接続するソース側ビアホールと
を備え、
上記絶縁膜における上記ドレイン電極上および上記ソース電極上の箇所に、上記ドレイン電極および上記ソース電極への応力を緩和するための孔を設けた
ことを特徴とする電界効果トランジスタ。 - 請求項1に記載の電界効果トランジスタにおいて、
上記応力を緩和する孔は、上記ドレイン電極と上記ドレイン電極パッドとを電気的に接続するビアホール、および、上記ソース電極と上記ソース電極パッドとを電気的に接続するビアホールとして機能する
ことを特徴とする電界効果トランジスタ。 - 請求項2に記載の電界効果トランジスタにおいて、
上記ドレイン側ビアホールおよび上記ドレイン側のビアホールとして機能する上記応力を緩和する孔のうちの少なくとも一つは、上記ドレイン電極の端から50μm以内に開口部を有し、
上記ソース側ビアホールおよび上記ソース側のビアホールとして機能する上記応力を緩和する孔のうちの少なくとも一つは、上記ソース電極の端から50μm以内に開口部を有する
ことを特徴とする電界効果トランジスタ。 - 請求項1から請求項3までの何れか一つに記載の電界効果トランジスタにおいて、
上記ドレイン側ビアホールと、上記応力を緩和する孔または上記ドレイン側のビアホールとして機能する上記応力を緩和する孔との間隔、および、上記ソース側ビアホールと、上記応力を緩和する孔または上記ソース側のビアホールとして機能する上記応力を緩和する孔との間隔は、等間隔である
ことを特徴とする電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014187352A JP6298746B2 (ja) | 2014-09-16 | 2014-09-16 | 電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014187352A JP6298746B2 (ja) | 2014-09-16 | 2014-09-16 | 電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016062946A true JP2016062946A (ja) | 2016-04-25 |
JP6298746B2 JP6298746B2 (ja) | 2018-03-20 |
Family
ID=55798131
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014187352A Expired - Fee Related JP6298746B2 (ja) | 2014-09-16 | 2014-09-16 | 電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6298746B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11154679A (ja) * | 1997-11-20 | 1999-06-08 | Hitachi Ltd | 半導体装置 |
JP2012084743A (ja) * | 2010-10-13 | 2012-04-26 | Fujitsu Semiconductor Ltd | 半導体装置及び電源装置 |
WO2012176399A1 (ja) * | 2011-06-24 | 2012-12-27 | パナソニック株式会社 | 窒化物半導体装置 |
-
2014
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11154679A (ja) * | 1997-11-20 | 1999-06-08 | Hitachi Ltd | 半導体装置 |
JP2012084743A (ja) * | 2010-10-13 | 2012-04-26 | Fujitsu Semiconductor Ltd | 半導体装置及び電源装置 |
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---|---|
JP6298746B2 (ja) | 2018-03-20 |
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