JP2016055644A - トリム制御を備える作動素子ドライバ回路 - Google Patents

Abstract

【課題】作動素子を駆動するそれぞれの駆動パルスを簡単な回路構成で制御できるドライバ回路の提供。
【解決手段】作動素子の少なくとも２つに対して共通に構成可能である共通オフセット回路６０と、作動素子のそれぞれに対して構成可能である作動素子に固有のオフセット回路７０と、を有し、共通駆動信号の傾斜した縁端の間、スイッチ３２を制御するように構成され、共通タイミングオフセットに従って、かつ、素子に固有のタイミングオフセットのそれぞれに従って、作動素子駆動パルスの振幅をトリムするように構成されるタイミング制御回路１０と、を備える、ドライバ回路。
【選択図】図２

Description

本発明は、プリントヘッド用作動素子を駆動するためのドライバ回路構成に関し、また、そのようなドライバ回路構成を有するプリンタに関する。

インクジェットプリンタのようなプリンタ用のプリントヘッド回路を提供することが公知である。例えば、インクジェット業界は、２０年を超える間、圧電プリントヘッドの作動素子の駆動方法に取り組んでいる。複数の駆動方法が生み出され、今日、複数の異なるタイプが使用されている。ここで、そのいくつかについて論じる。

ホットスイッチ：これは、同じドライバＩＣに、デマルチプレックス（ｄｅｍｕｘ）機能および電力損失（ＣＶ^２）を維持する駆動方法のクラスである。これは、コールドスイッチが普及する以前の、原型の駆動方法であった。

矩形ホットスイッチ：これは、立ち上がり時間と立ち下がり時間にわたるフレキシブルな調節がなく、２つの電圧（例えば、０Ｖおよび３０Ｖ）しかないホットスイッチシステムを示す。場合によっては、波形の伝達がすべての作動チャンバに対して一律である。波形は、ある程度のレベルでプログラムすることが可能である。

ＤＡＣ（デジタル／アナログ変換器）ホットスイッチは、任意のデジタル値列を作動チャンバごとのＤＡＣに対して駆動するロジックを有し、このデジタル列からスケーリングされた高電圧駆動電力波形を出力する駆動オプションの１つのクラスを示す。駆動のフレキシビリティの点では、このオプションは最も性能が優れている。システム設計者が使用可能な、および／または許容可能なデジタルゲートの数および複雑性によってのみ、制約を受ける。

コールドスイッチＤｅｍｕｘ：これは、パスゲートタイプのデマルチプレクサを通して、作動素子すべてに同じ駆動信号が供給される装置を示す。駆動信号を、サブピクセル速度でゲート制御することができる。

個々の作動チャンバ間の差異を工場較正して、個別の作動素子に印加された駆動信号をトリミング（ｔｒｉｍｍｉｎｇ）することによって補償することもまた公知である。そのようなトリミングは、共通駆動回路を時分割することによって、または作動素子のそれぞれに対して、個々の駆動回路を別々に制御することによって可能である。

米国特許出願公開第２００５２００６３９号明細書は、作動素子の一方の側に印加された共通駆動波形を使用する作動素子用のドライバ回路構成を備え、かつ、作動素子のもう一方の側を共通リターン経路に連結するためのスイッチを備えたプリンタを示している。スイッチは、共通駆動波形のパルスの傾斜している縁端をオンに切り換えて、作動素子の配列にパルスの高さを調節するように制御される。ブロック（２×２配列のノズル）が、平均重み付けを中心に可変となるように、各印刷されたラインに対して調節を行うことができる。

本発明の実施形態は、改良された装置または方法、もしくはコンピュータプログラムを提供することができる。本発明の第１の態様によれば、印刷用の作動素子を駆動するためのドライバ回路であって、作動素子のそれぞれの１つに対するスイッチであって、共通駆動信号を選択的に連結して、印刷信号に従って、作動素子のそれぞれを駆動する素子駆動パルスを供給するように構成されるスイッチと、タイミング基準に相関的な共通タイミングオフセットを供給する共通オフセット回路であって、作動素子の少なくとも２つに対して共通に構成可能である共通オフセット回路と、を有するタイミング制御回路と、を備えるドライバ回路が提供される。タイミング制御回路は、タイミング基準に相関的な、素子に固有のタイミングオフセットを供給する素子に固有のオフセット回路であって、作動素子のそれぞれの１つに対して構成可能である素子に固有のオフセット回路もまた有し、かつタイミング制御回路が、共通駆動信号の傾斜した縁端の間、スイッチを制御するように構成され、共通タイミングオフセットに従って、かつ、素子に固有のタイミングオフセットのそれぞれに従って、作動素子駆動パルスの振幅をトリムするように構成される。

特に、共通タイプのオフセットおよび素子に固有のタイプのオフセットの両方を供給することによって、より多くのタイプのエラーを補償することが可能になり、素子に固有のオフセットを、例えば、精度を軽減して実施することが可能になり、その結果、素子に固有の回路構成の量が削減され、したがって小型化され、コストが低減される。これにより、より簡素で、より安価な回路構成を、より少ない電力損失で使用することが可能になる。これは、特に、多数の素子が存在している場合に、プリントヘッドドライバ回路に不可欠となり得る。さらに、そのようなオフセットに基づいて制御されるトリムによって、回路構成を、駆動電圧のフィードバックの必要を減らすか、またはなくすことにより、さらに自己完結型なものにすることが可能である。これにより、回路構成をさらに簡素に保つことが可能である。なぜなら、そのようなフィードバックは、簡素な回路構成でなければ、例えば回路構成が高電圧を分圧して、タイミング制御回路とインターフェースすることが必要となる可能性があるからである。さらに、そのようなフィードバックによって外部のノイズ源に対する耐ノイズ性を低減する可能性もあるであろう。例えば、図１を参照されたい。

これらの態様のうちのいずれかに、任意の追加の特徴を加えることができるし、削除することもできる。また、そのような追加の特徴のいくつかを、従属請求項に記述し、記載することができる。１つのそのような追加の特徴は、タイミングオフセットの静的な構成要素を供給するための静的な構成回路を備える、素子に固有のオフセット回路、およびタイミング制御回路に動的なタイミングオフセットを供給するための動的な構成回路を有するドライバ回路である。これは、より様々なタイプのエラーを補償することが可能になり、静的な回路構成と動的な回路構成を分けることによって、動的な部分に対する更新が、静的な構成要素をまったく含む必要がなく、そのため、動的な部分に利用可能なダイナミックレンジが増大し、すなわち、それほど精密ではない回路構成が可能になり、したがって、所与の範囲に対して簡素、かつ安価になり得るということを意味する。例えば、図２を参照されたい。

別のそのような追加の特徴は、複数の異なる候補タイミングオフセットを、素子に固有のオフセット回路のそれぞれに供給するように配置された候補タイミング回路構成を有し、かつ、素子に固有のオフセット回路がそれぞれ、各作動素子のそれぞれに対して候補タイミングオフセットのどれを使用するかを選択するためのセレクタを備える共通オフセット回路である。素子に固有のオフセット回路が選択だけすればよいように、候補タイミングオフセットを生成することによって、相互接続を増やす必要があるという代償があるが、各作動素子に対して複製が必要な回路構成の量を減らすことが可能である。特に多数の作動素子が存在する場合に、全体的な回路構成の量を減少させることで、空間を減少させ、コストおよび熱損失を小さく抑えるのに、これを役立てることが可能である。例えば、図１５および図１６を参照されたい。

別のそのような追加の特徴は、トリムの上位部分を供給する共通オフセット回路、および、トリムの下位部分を供給する素子に固有のオフセット回路である。作動素子のそれぞれに対して複製が必要な回路構成の量を減らすのに、これを役立てることがまた可能である。特に多数の作動素子が存在する場合に、全体的な回路構成の量を減少させることで、空間を減少させ、コストおよび熱損失を小さく抑えるのに、再びこれを役立てることが可能である。

別のそのような追加の特徴は、ボディダイオード、または同じ目的に使用される、電圧降下の少ない、電力効率に優れた、ショットキーダイオードのような他の追加のダイオードを有するトランジスタを備え、かつ、共通駆動波形の前縁端の間、スイッチがオフに切り換えられた後に、ボディダイオードまたは他のダイオードが、共通駆動波形の後縁端の間、導通して、素子駆動パルスが共通駆動波形の後縁端を追従することができるようなオープンドレイン構成に連結されるスイッチである。これにより、素子駆動パルスが、スイッチが再びオンに切り換えられるのを待たずに後縁端を追従することが可能である。これにより、スイッチが再びオンに切り換えられるのを回避することができる。あるいは、そのスイッチを正確なタイミングでオンにする必要をなくすことができる。いずれの場合においても、オンに切り換えるタイミングを制御するための任意の回路構成を簡素化し、精度を緩和することが可能で、したがって、空間を縮小し、コストおよび熱損失を小さく抑えることが可能である。例えば、図１４を参照されたい。

別のそのような追加の特徴は、時間遅れが基準時間信号に相関的に構成可能な遅延信号を供給するように構成されるデジタルカウンタであって、遅延信号に従って、スイッチ制御信号のタイミングを制御するように構成されるデジタルカウンタを有するタイミング制御回路である。共通タイミングオフセットおよび固有のタイミングオフセットならびにタイミングのためのデジタルカウンタが別々であることの有意性は、すべての作動チャンバに供給が必要なカウンタビットが少なくてすむので、回路が簡素化され、安価になることである。例えば、図３を参照されたい。

別のそのような追加の特徴は、時間遅れが基準時間信号に相関的に構成可能な遅延信号を供給するように構成されるアナログ遅延回路であって、遅延信号に従って、スイッチ制御信号のタイミングを制御するように構成されるアナログ遅延回路を有するタイミング制御回路である。アナログ遅延回路を用いて実施されるそのような別々の共通タイミングオフセットおよび固有のタイミングオフセットは、すべての作動チャンバに対して簡素化された回路構成が提供できるので、回路が簡素、安価になり、さらに高い精度が、回路サイズを相応に大きくせずに実現可能であることを意味する。例えば、図４を参照されたい。

別のそのような追加の特徴は、基準時間信号によってトリガされるランプ信号を供給するように構成されるランプ回路と、入力がランプ信号に連結されたアナログコンパレータであって、ランプ信号が基準値に達したときに、遅延信号を出力するように構成されるアナログコンパレータと、を備えるアナログ遅延回路である。注目に値する点は、これが、回路構成の量、すなわち空間を最小限にすることで、コストを低く抑える方法の１つであるということである。例えば、図５を参照されたい。

別のそのような追加の特徴は、ランプ信号のランプおよび基準信号の値のいずれかが、共通タイミングオフセットおよび素子に固有のタイミングオフセットに従って、調節可能であるように構成されるアナログ遅延回路である。重要な意味をもつのは、これらが、タイミングを構成可能にするための、したがって、少量の回路構成および空間を使用するための、すなわち、コストを低く抑える比較的単純な方法であるということである。例えば、図６、図７および図８を参照されたい。

別のそのような追加の特徴は、素子駆動パルスに所望される周波数の少なくとも２倍の周波数を有する共通駆動パルスを有する共通駆動信号に使用されるドライバ回路であって、共通駆動パルスの少なくとも２つにわたって延在する素子駆動パルスを供給するために、スイッチコントローラが、スイッチを制御して、共通駆動パルスの１番目の前縁端および共通駆動パルスの選択された後続の１つの後縁端に作動素子をそれぞれ連結するように構成されるドライバ回路である。重要な意味をもつのは、作動チャンバ駆動パルスのタイミングまたは幅をよりフレキシブルなものにすることができるということである。すなわち、パルス幅の粗調整が可能になることで、その後、より小さい範囲で精度を高めた制御を用いてオフセットを行うことができる。例えば、図１１を参照されたい。

別のそのような追加の特徴は、隣接した作動素子の素子駆動パルス間に位相オフセットを供給するために、スイッチコントローラが、作動素子のそれぞれに対して、隣接した作動素子に対して連結された縁端とは異なる縁端を連結するように構成されている。特に、クロストークを減らすのに、したがって、任意の残差クロストークを補償するために必要なオフセットの量または範囲を減らすのに、これを役立てることが可能であり、したがって回路構成の簡素化に役立つ。例えば、図１２を参照されたい。

別のそのような追加の特徴は、共通オフセットに対する値を記憶するためのデジタルレジスタを有する共通のオフセット回路、および素子に固有のオフセットに対する値を記憶するためのデジタルレジスタを有する素子に固有のオフセット回路である。そのような別々のレジスタを設ける有意性は、それらを独立して更新することができ、したがって、これらデジタルレジスタのうちの一方（通常は素子に固有のオフセット）が、もう一方よりもはるかに頻繁に更新される場合に、通信帯域幅が不必要な更新に浪費されないということである。例えば、図１３および図１４を参照されたい。

別のそのような追加の特徴は、サブドロップタイミング信号を受信するために、連結されたサブドロップ回路であって、サブドロップタイミング信号に従って、ドロップ内のサブドロップのシーケンスに対応するオフセット値のシーケンスを生成するように構成され、かつ、スイッチ制御信号のタイミングの制御に使用するために、タイミング制御回路にシーケンスを出力するように構成されるサブドロップ回路である。これは、サブドロップを実施し、他のオフセットに使用されるのと同じ回路構成の一部を共有して、回路構成の量を減らし、したがって、コストを低減し、熱損失を低減する好都合な方法である。例えば、図１３、図１４、および図１７を参照されたい。

本発明が提供する別の態様は、上述したようなドライバ回路を有するプリンタである。多くの他の変形および修正は、本発明の特許請求の範囲を逸脱することなく行われることが可能である。したがって、本発明の形式は単に例示であって、本発明の範囲の限定を意図するものでないことは、明確に理解されるべきである。

ここで、添付の図面を参照して、本発明をどのように実行し得るかを例示として説明する。

図１は、共通のオフセットおよび固有のオフセットを備える一実施形態によるドライバ回路の概略図を示す。 図２は、静的なオフセットおよび動的なオフセットを備える一実施形態によるドライバ回路の概略図を示す。 図３は、デジタル遅延を備える一実施形態によるドライバ回路の概略図を示す。 図４は、アナログ遅延を備える一実施形態によるドライバ回路の概略図を示す。 図５は、アナログランプおよびコンパレータを備える一実施形態によるドライバ回路の概略図を示す。 図６は、アナログコンパレータおよび制御可能な電圧基準を備える一実施形態によるドライバ回路の概略図を示す。 図７は、アナログコンパレータおよび制御可能なランプを備える一実施形態によるドライバ回路の概略図を示す。 図８は、は、アナログコンパレータと加算増幅器を備える一実施形態によるドライバ回路の概略図を示す。 図９は、図８の実施形態の動作時の信号のグラフを示す。 図１０は、振幅トリミングを示すパルスのグラフを示す。 図１１は、異なるパルス幅を示す、高周波数の共通駆動の実施形態の動作に対する信号のグラフを示す。 図１２は、パルス幅を示す、高周波数の共通駆動の実施形態の動作に対する信号のグラフを示す。 図１３は、グレースケールおよび動的なトリムならびに静的なトリムを備える一実施形態によるプリントヘッドおよびドライバ回路の概略図を示す。 図１４は、レジスタおよびサブドロップ回路構成を備える一実施形態によるドライバ回路の概略図を示す。 図１５は、複数の共通タイミング信号およびセレクタを備える一実施形態の概略図を示す。 図１６は、複数のプログラム可能なシーケンスおよびセレクタを備える一実施形態の概略図を示す。 図１７は、グレースケールの波形、１画素当たりの波形、および１サブドロップ当たりの波形のグラフを示す。 図１８は、一実施形態によるドライバ回路構成を有するプリンタの概略図を示す。

本発明について、特定の実施形態に関して、また、図面を参照して記述するが、本発明は、記述されている特徴に限定されるものではなく、特許請求の範囲によってのみ、限定されることに留意されたい。記載される図面は、概略的なものに過ぎず、非限定的なものである。図面では、いくつかの要素のサイズが、説明の目的で誇張されていたり、スケール通りに描かれていなかったりする場合がある。

定義：
「備える（ｃｏｍｐｒｉｓｉｎｇ）」という用語が本明細書および特許請求の範囲において使用されている場合、他の要素またはステップを除外するものではなく、その後に列挙された手段に限定されるように解釈されるべきでない。単数名詞を言及する際に、不定冠詞または定冠詞、例えば「ａ」または「ａｎ」、「ｔｈｅ」が使用されている場合、何か他に明確に述べられていない限り、その名詞の複数形を含む。

プログラムまたはソフトウェアへの言及は、任意のコンピュータで直接または間接的に実行可能な、任意の言語での任意のタイプのプログラムを包含することができる。

特に指示がない限り、回路または回路構成または論理回路またはプロセッサまたはコンピュータへの言及は、任意の程度に集積化された任意の種類のロジックまたはアナログ回路で実施可能な、任意の種類の処理を行うハードウェアを包含することを意図しており、汎用プロセッサ、デジタル信号プロセッサ、ＡＳＩＣ、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）、ディスクリート部品またはロジックなどに限定されず、複数のプロセッサを使用する実施態様を包含することを意図している。これら複数のプロセッサは、例えば、ともに集積化されてもよいし、同じ場所に配置されてもよいし、または異なる場所に分散されてもよい。

作動チャンバへの言及は、例えば２Ｄの画像または３Ｄの物体を、任意の種類の媒体に印刷するために、流体リザーバから任意の種類の流体を吐出するための任意の種類の作動チャンバであって、印加された電圧または電流に応答して吐出させる作動素子を有する作動チャンバを包含することを意図している。作動チャンバという用語は、圧力チャンバとノズルとの間にメンブレンが存在する設計を包含することを意図している。このため、圧力チャンバとノズルは、必ずしも流体連通または流体的に結合されていなくてもよいし、そのようなメンブレンのない設計もまた包含することを意図している。

作動チャンバへの言及は通常、液滴吐出用のオリフィスであるノズルと通常結合されている、通常は非アクティブな厚膜または薄膜圧電素子のような作動素子を包含する。

作動素子への言及は、そのような作動チャンバ用の任意の種類の作動素子を包含することを意図している。作動素子には、典型的には主に容量性回路特性を有する圧電作動素子、または典型的には主に抵抗性回路特性を有する電熱の作動素子が含まれるが、これらに限定されない。

作動チャンバのグループまたは作動チャンバの列への言及は、隣接する作動チャンバの直線配列、または、隣接する作動チャンバの２次元方形もしくは他のパターン、または隣接する作動チャンバもしくは隣接しない作動チャンバの規則的な、または、不規則的もしくはランダムな任意のパターンまたは配置、を包含することを意図する。

実施形態の特徴の概説
作動チャンバの性能にムラがあると、印刷時の画質低下の原因となる場合がある。ムラの発生源は、製造上のバラつきによるか、または動作環境による可能性がある。例えば、作動チャンバが噴射される周波数は、ドロップ速度に影響する。個々の作動チャンバを制御して、印刷システムが、これらの影響を補償することができるようにすることが望ましい。

補償されるべき影響には、例えば下記の項目が含まれ得る。
・（同一作動チャンバの）噴射周波数
・（同一作動チャンバの）噴射効果の履歴
・（電気的干渉、流体的干渉、機械的干渉による）隣接する作動チャンバからのクロストーク
・周囲温度およびインク温度、
・ＰＺＴ（チタン酸ジルコン酸チタン酸鉛）材料／ＭＥＭＳ構造の経時劣化

問題は、いかにして作動チャンバ用の圧電作動素子に対する電気的駆動を、最小のコスト、かつ、最少の電力損失で、しかもトリミング要件を満たしながらトリムするのかということである。各作動素子に対する駆動パルスのパルス幅を変化させるか、または各パルスの電圧レベルを変化させるホットスイッチ法が使用されるのであれば、熱的影響が大きい。駆動電力およびベースライン電力はすべて、ヘッドで散逸され、これらの設計は領域が大きくなりがちで、つまりＡＳＩＣのコストが増加する。

図１ 共通オフセット、および固有のオフセットを備えるドライバ回路の実施形態
図１は、一実施形態によるドライバ回路１００の概略図を示す。本実施形態および他の実施形態は、ｄｅｍｕｘスイッチとして知られるスイッチ３２を使用して、共通駆動波形から作動素子を駆動することに基づいている。ｄｅｍｕｘスイッチは、共通駆動波形の立ち上がり時間および立ち下がり時間の間の所定の時点にオンオフされる。切り換えの精度が、十分正確であれば、作動素子のそれぞれへの共通駆動信号におけるパルスの立ち上がり部分または立ち下がり部分だけを連結するコールドスイッチシステムを提供する。これは、パルス波高は、トリミングのために調節可能であり、その他の任意の波形の利益およびコールドスイッチシステムの熱的な利点がすべて維持可能であることを意味する。任意のタイプのコールドスイッチの、他の配置を使用することができる。特に、トリミングは、多数の作動素子に共通な構成要素および各作動素子に固有の構成要素を含むことが可能であり、これを実施する様々な方法および様々な追加の特徴を説明する。

図１では、タイミング制御回路１０は、共通駆動信号の傾斜の間スイッチを制御する、スイッチ制御信号を供給する。スイッチおよびタイミング制御回路が、作動素子のそれぞれに対して設けられる。２つのそのような作動素子１および２が示されている。さらに多くの作動素子が存在し得るが、分かりやすくするために、図示していない。図の右側の破線は、追加の作動素子用の構成要素が繰り返され得ることを表示している。スイッチが、共通駆動信号と作動素子との間に位置して示されているが、他の、例えば、作動素子が共通駆動信号とスイッチとの中間に位置する配置が実行可能である。タイミング基準信号は、タイミング制御回路構成に供給され、このタイミング基準は、局所的に生成することができ、あるいは、すべてのドライバ回路にグローバルに供給することができるが、何らかの方法で共通駆動信号のパルスと同期させなければならない。これは例えば、タイミング基準が、共通駆動信号から生成されるか、または、それらが両方とも共通の同期元を有することを意味し得る。タイミング制御回路は、例えば、デジタル回路またはアナログ回路において、様々な方法で実施することができる。この例では、タイミング制御回路は、共通駆動波形の傾斜または縁端の間に切り換えられるように、スイッチ制御信号を出力するスイッチ制御回路９を有する。スイッチ制御のタイミングは、構成可能な共通オフセット回路６０に従って、かつ、素子に固有のオフセット回路７０に従って設定可能である。これらの部分は、信号を生成するか、または、ドライバ回路の一部としてデジタルレジスタに局所的に記憶された、記憶値を出力することができる。あるいは他の場合には、例えば、ドライバ回路外で生成されたアナログ信号を処理してもよい。いくつかの代替例では、スイッチ制御回路の機能を、素子に固有のオフセット回路構成に組み込むことができる。

構成入力が、これらの信号、値または記憶値が構成可能であることを表すように示されている。構成入力元および構成入力制御は、補償のタイプによって決まる。例えば、熱的変化を補償する場合であれば、温度センサが、ルックアップテーブルまたはプロセッサに入力を供給して、温度の読み取りをオフセット構成入力に変換することも可能であろう。共通オフセットおよび素子に固有のオフセットを分離する効果の１つは、回路構成をそれぞれ最適化することができる点であり、これにより、例えば、ドライバ回路のそれぞれにおける回路構成の重複を減らし、かつ、処理され、ドライバ回路のそれぞれに送られる素子に固有のデータの量を減らすか、または要求される精度を軽減し、したがって、回路構成の量またはコストを削減するようにする。

図２ 静的なオフセット、および動的なオフセットを備えるドライバ回路の実施形態
図２は、図１のドライバ回路の実施形態に類似した別の実施形態によるドライバ回路の概略図を示し、必要に応じて、対応する参照符号が使用されている。この場合には、素子に固有のオフセット回路が、タイミングオフセットの一部分を供給するための静的な構成回路７２を有する。共通のオフセット回路もしくは素子に固有のオフセット回路、またはそれらを両方とも更新することによって、タイミングオフセットの動的な部分を供給するための動的な構成回路７４もまた存在している。ここでも再び、これらの部分は、原則として様々な方法で、例えば、デジタルレジスタ、またはアナログ信号用のバッファとして実施することができる。このように分離することにより、各ドライバ回路に対して迅速に更新されなければならないデータの量を減らすことに役立てることができる。あるいは、回路の精度要件を、例えばビット数に関して、軽減することに役立てることができる。したがって、回路構成が簡素化されるか、または、データ通信を減らすことが可能になり、これにより、例えば、コスト削減、または熱損失の低減が可能になる。

図３ デジタル遅延を備えるドライバ回路の実施形態
図３は、図１のドライバ回路の実施形態に類似した別の実施形態によるドライバ回路の概略図を示し、必要に応じて、対応する参照符号が使用されている。この場合には、タイミング制御回路は、時間遅れが基準時間信号に相関的に構成可能な、遅延信号を供給するように構成されるデジタルカウンタ１２を有する。タイミングのためのデジタルカウンタを有する共通タイミングオフセットおよび固有のタイミングオフセットを別々に有することによって、すべての作動素子に供給が必要なカウンタビットが少なくてすむので、回路が簡素になり、安価になる。この例では、印刷信号をイネーブル回路への論理入力として使用して、共通駆動信号の一部分をその作動素子のうちの１つに供給するようにスイッチを制御させるために、遅延信号を使用するかどうかを制御する。これは印刷信号の使用法の１つであるが、他の方法を想定することができる。例えば、印刷信号を使用して、デジタルカウンタをイネーブルにすることもできるであろう。

図４ アナログ遅延を備えるドライバ回路の実施形態
図４は、図１のドライバ回路の実施形態に類似した別の実施形態によるドライバ回路の概略図を示し、必要に応じて、対応する参照符号が使用されている。この場合には、タイミング制御回路は、時間遅れが基準時間信号に相関的に構成可能な、遅延信号を供給するように構成されるアナログ遅延回路１６を有する。これを使用して、遅延信号に従ってスイッチ制御信号のタイミングを制御することができる。アナログ遅延回路を有する共通タイミングオフセットおよび固有のタイミングオフセットを別々に設けることによって、すべての作動素子に対して回路構成が簡素化できるので、回路が簡素、安価になり、さらに高い精度を、回路サイズを相応に大きくせずに実現することができる。ここでも再び、印刷信号は論理入力としてイネーブル回路１４に連結され、遅延信号を使用して共通駆動信号の一部分をその作動素子のうちの１つに供給するように、スイッチを制御させるかどうかを制御する。

図５ アナログランプおよびコンパレータを備えるドライバ回路の実施形態
図５は、図４のドライバ回路の実施形態に類似した別の実施形態によるドライバ回路の概略図を示し、必要に応じて、対応する参照符号が使用されている。この場合には、アナログ遅延回路１６は、タイミング基準によってトリガされ、所定の勾配のランプを供給するように構成されるランプ回路１８を有する。時間遅れが基準時間信号に相関的に構成可能な、遅延信号が、アナログコンパレータ１９の出力によって生成される。これは、ランプ回路によって生成されたランプを基準値と比較するために、連結される。遅延は、様々な方法で、例えば、オフセット値を使用することによって、ランプの勾配を制御するか、または、何らかの方法でランプをオフセットするか、またはコンパレータに対する基準値入力を変更するように構成することができる。ランプおよびコンパレータは、回路構成の量、すなわち空間を最小限にすることで、コストを小さく抑える方法の１つである。ランプもしくは基準値のいずれか一方または両方を、共通タイミングオフセットおよび素子に固有のタイミングオフセットに従って調節可能にすることは、タイミングを構成可能にするための、すなわち少ない量の回路構成および空間を使用するための、したがってコストを低く抑えるための比較的簡単な方法である。

図６ アナログコンパレータおよび制御可能な電圧基準を備えるドライバ回路の実施形態
図６は、図５のドライバ回路の実施形態に類似した別の実施形態によるドライバ回路の概略図を示す。この場合には、ランプが、容量性負荷１０３を駆動する電流源１０１によって供給される。放電スイッチおよび制御回路１０５が設けられ、キャパシタを放電し、共通駆動信号のパルスと同期した、ランプの開始をトリガする。制御可能な電圧基準１０７が、所望のオフセット値、共通オフセットおよび素子に固有のオフセットに従って制御される。図５におけるように、コンパレータ１９によって出力された遅延信号が、スイッチ制御ロジック１０９に供給されるが、スイッチ制御ロジック１０９は、例えば、印刷信号および／またはサブドロップタイミング信号とのゲートを供給することができる。スイッチ制御ロジックの出力を使用して、波形発生器１１１から作動素子１までの共通駆動波形の連結を制御するようにスイッチ３２を制御する。

図７ アナログコンパレータおよび制御可能なランプを備えるドライバ回路の実施形態
図７は、一部分の図６のドライバ回路の実施形態に類似した別の実施形態によるドライバ回路の概略図を示す。この場合には、固定した基準電圧発生器１１９があり、ランプは可変電流源１２１を使用して、調節可能になっており、トリミング制御レジスタ１２３に従って調節されている。

図８、図９ アナログコンパレータおよび加算増幅器を備えるドライバ回路の実施形態
図８は、図６の回路に対応する回路の、さらに詳細な概略図を示す。ＬＤＭＯＳデバイスの形態のスイッチＭ２を制御するためのスイッチ制御信号ｓｗ＿ｃｔｒｌを生成するためのタイミング回路構成が、示されている。Ｍ２のドレインが、容量性負荷Ｃ２によって表される作動素子の一方の側（上側）に連結されている。作動素子のもう一方の側は、共通波形発生器Ｖ７に連結されている。タイミング回路構成は、キャパシタＣ１に連結された電流源Ｉ１を含む。放電トランジスタＭ１が、キャパシタの両端に連結され、放電トランジスタのゲートに連結された放電信号の制御の下でキャパシタを放電する。放電信号は、共通駆動信号と同期される。同期は、様々な方法で実行することができる。その一例は、データパケットのスタートコードを、以下に記述する図１８に示されるプリンタ回路構成１７０のような、共通駆動波形を生成するのに使用される回路からのデータストリームの一部として送信することである。スタートコードの送信は、同期を行うために、共通駆動波形をトリガするのに使用されるのと同じ共通クロックで計時することができる。

図８の説明に戻って、これらの部品によって生成されたランプは、アナログコンパレータＵ３の一方の入力端子に供給される。もう一方の入力端子は、可変基準電圧発生器に連結される。これは、この例では、トリム加算増幅器Ｕ２によって実施される。トリム加算増幅器Ｕ２は、一方の入力が固定電圧ｖ６に連結され、もう一方の入力がトリミングオフセットを表す電圧用の加算ノードに連結されている。この場合には、これらは動的なトリムおよび静的なトリムであり、抵抗器Ｒ３およびＲ４を介して加算ノードにそれぞれ連結されている。共通オフセットおよび素子に固有のオフセットを連結するために同じ回路を使用することも可能である。フィードバック抵抗器Ｒ５は、出力から加算ノードに戻り連結されている。

図９は、動作について説明し易くするために、図８の回路の様々な部分での信号のグラフを示す。２つのドロップを駆動するパルスが示され、第１のパルスは、トリムが施されておらず、第２のパルスは、動的なトリム値が変化している。１番下のラインは、共通駆動波形（ｗｆｍｃｏｍ）を示し、１番上のラインは、作動素子全体にわたって、トリムされた結果生じた電圧（ｎｏｚ、ここで、Ｖｎｏｚ＝Ｖｔｏｐ−Ｖｗｆｍｃｏｍ）を示し、最初にトリミングされていない下降パルスの全高が示され、次いで、約半分の高さにトリムされた下降パルスが示されている。その中間に、重なり合った３つの軌跡が示されている。

これらの軌跡のうち、点線で示される第１番目の軌跡（ｒａｍｐ）は、容量性負荷ｃ１を駆動する電流源によって生成された電圧ランプを示し、コンパレータに入力するために、共通駆動信号のそれぞれのパルスの前にランプが、再びトリガされる。実線で示される第２番目の軌跡（ｖｔｈｒｅｓｈｏｌｄ）は、閾値電圧であり、これは、トリミングのためのオフセット合計の調節に基づいて、１０μｓで変化していることがわかる。これは、示されるようにコンパレータに入力され、この場合には、パルスの第１番目に対して高く、パルスの第２番目に対して低くなるように構成されている。破線で示される第３番目の軌跡（ｓｗ＿ｃｔｒｌ）は、コンパレータの出力を示し、スイッチ制御信号として使用される。これは、ランプがオフセット合計のレベルを満たすと立ち下がり、これにより、スイッチが、第２のパルスの前縁端の間、共通駆動波形を作動素子から切断し、第１のパルスと比較して、このパルスの振幅を低下させる。共通波形の電圧が十分に低下すると、ｖｎｏｚの第２のパルスの後縁端は、共通波形に追従する。示されている例では、後縁端の間ｓｗ＿ｃｔｒｌはオンに切り換わっていないが、原則として、スイッチを適宜オンに切り換えることによりこれを実施することができる。むしろ、別個のダイオードを使用するか、または、ボディダイオードもしくは（図８に示される）典型的なボディダイオードＭ２の位置と並列な類似したダイオード経路を通過する電流フローを使用して、ダイオード経路が、スイッチのトランジスタのドレイン−ソース間に設けられ、すなわちオープンドレインスイッチが設けられ、これにより、ＬＤＭＯＳ Ｍ２を高精度でオンにして、パルスを完成する必要がなくなる。実際には、電力損を低減させるために、この（ＬＤＭＯＳに固有の）ボディダイオードを低ドロップショットキーダイオードに並列させるか、または、トリミング電圧範囲をわずかに超過した点で別個のタイミング回路によってＭ２をオンにするかのいずれかになる。これらの選択肢は、熱的性能を向上させ得るが、回路は依然としてボディダイオードだけを使用して作動する。第２のドロップに対して、コンパレータ出力が、所望のトリム調節に従って、大幅に短いスイッチ制御信号を生成する。この短パルスが、前縁端傾斜の途中でスイッチをオフにする結果、第２のドロップに対して、駆動パルスの振幅が小さくなる。

上記で論じたように、このシステムは、ある種のコールドスイッチの性質を帯び、通常、ドライバ回路構成の外部の別個のＰＣＢ上にあるコールドスイッチ増幅器が、スイッチをオープンドレイン構成、または従来のコールドスイッチタイプの構成で駆動する。コールドスイッチは、作動素子キャパシタンスに対して駆動されるので、パルスが途中まで上昇するときには、オンのままである。コールドスイッチは、共通駆動波形と相関する特定の時間にオフになるが、これは、コールドスイッチ増幅器が、制御され、かつ、反復可能な出力波形を供給することを前提とする。コールドスイッチがオフになった後は、作動素子は、実質的に設定電圧にとどまる。なぜなら、電流が適切な時間インターバルで漏出する経路が存在しないからである。一実施形態では、共通駆動波形を生成するためのコールドスイッチ増幅器が、第２の縁端の駆動を開始すると、コールドスイッチは、作動素子の電圧に可能な限り近似している電圧でイネーブルになる。ここでの不可避的な少量のエラーが、この技法によって生じる熱的損失を決定することになる。別の実施形態では、ボディダイオードまたは別の並列ダイオードが、後縁端に電流経路を供給し、さらに、スイッチ（ＬＤＭＯＳ）は、その後縁端期間の大部分にわたって熱的性能を向上することができる。

代表的なシステムでは、１つまたは複数のプリントヘッドを駆動するための単一の上位レベルの電子ＰＣＢがある。各プリントヘッドは、図１３または１４に関して後述されるＡＳＩＣのような、電圧トリム機能を備え、通常何らかの共通回路構成および各作動素子に固有の何らかの回路構成を含む下位レベルの電子機器回路を有する。したがって、パルスの第１の縁端が生じると、コールドスイッチは、所望の電圧に到達したときに、電荷が入ってくるのを止めることができる。スイッチの制御は、所定の点からの所望の可変時間に基づいている。アナログ構成要素を使用することは、この構成可能な時間遅れの一実施方法である。これにより、電圧ランプが生成され、次に、ランプの電圧が、基準と比較され、超過している場合には、スイッチがオフになる。

タイミングを調節するための２つの選択肢を説明する（他のものも可能である）。
１−ランプレートを、電流源の調節によって変更することができる。
２−基準電圧を、調節することができる。

（例えば、ランプレートまたは基準電圧のいずれかによって制御される）トリムの量は、２つの構成要素からなる。第１の構成要素は、開始時に設定され、調節されて静的な変化を補償する。この静的なトリムは、作動チャンバごとのトリムもしくは共通のトリムであってもよいし、または、必要に応じて両方のトリムであってもよい。トリムの第２の部分は、算出された画像データのような、クロストークに影響する値に基づいて、ドロップからドロップまで動的に変化することができる。

特に、記述された配置は、低コストで製造することが可能であり、既存のコールドスイッチ設計を用いて作動することができる。これらの配置は、既存の設計の特徴を、（低コスト、かつ、低消費電力が可能な）いくつかの付加的なアナログおよびデジタル回路構成と組み合わせて、場合によっては、ほとんど変更なしに、トリムすることができる。さらに、熱的性能に優れているので、電力をほとんど追加せずに、しかも低消費電力のコールドスイッチの配置は互換性を有する。作動チャンバごとの電圧トリミングを可能にすることによって、クロストークのような問題に、コスト効率良く対処することができるとともに、作動素子のバラつきの調節といった、他の補償にも対処することができる。

図１０ 調節されたパルスのグラフ
図１０は、共通駆動波形の単一のパルスを示し、切り換えのタイミングを制御することの効果を示している。これは、コールドスイッチドライバ波形（共通駆動波形とも呼ばれる）を示し、トリミングされていない３５ｖではなく、２５ｖに電圧レベルをトリミングした効果が点線Ａ−Ｂで示されている。これらの電圧は、作動素子または作動チャンバのタイプに応じて選択することができる。この場合には、パルス傾斜は長さ３００ｎｓであるが、他の値を選択することができる。以下に、さらなるトリム信号によって行われる制御に対応するスイッチ状態の、対応する波形が示されている。スイッチがオンになると、作動素子の両端の電圧は、共通駆動波形に追従する。スイッチ状態がオフになると、作動素子の両端の電圧は、ほぼ一定のままになる。したがって、示されている例では、作動素子の状態は、波形がＡ点で２５ｖに変わるまで、負の傾斜の間はほとんどオンである。その後、トリム信号に従って制御されたタイミングで、作動素子状態がオフに切り換えられる。これは、作動素子の両端の電圧が、実線に追従するのではなく、点線に追従することを意味する。Ｂ点で、スイッチ状態が、オン状態に変わる。作動素子の両端の電圧は、共通駆動波形の正の傾斜を追従する。

図１１、図１２ 高周波数の共通駆動波形を示すグラフ
プリントヘッドの作動素子をすべて同時に噴射させると、（例えば、機械的相互作用、流体的相互作用および電子的相互作用による）クロストーク効果を起こすおそれがある。これは、吐出時のドロップ速度および量に影響する可能性がある。そのような同時の作動にともなう別の問題は、プリントヘッド内の任意の共有信号／電源プレーンが、（ピーク電流減少の原因となる）時間をずらせた電流ではなく、すべての作動素子に同時に電流を搬送する必要がある、ということである。ドロップ位置決め制御に加え、サブドロップ液滴のオフセット時に液滴を位置決めする性能は、画質に関する問題の原因となるおそれがある他の要因について修正する性能を加えている。

これらの問題および他の問題に対処し、かつ、コールドスイッチ装置からの波形出力のタイミングオフセットを達成するために、共通駆動波形は、高周波数で、通常、所望の駆動パルスの周波数の少なくとも２倍で入力される。スイッチは、立ち上がりおよび立ち下がりに必要な縁端を選択し、スイッチが開放されている間、作動素子のキャパシタンスに依存して電圧を維持する。もう少し複雑なバージョンであれば、上記スイッチの代わりに単極３投スイッチを使用することになるであろう。中心接点が高周波波形に接続され、他の２つの接点が要求される高電圧および低電圧に接続されることになるであろう。この構成は、クロストーク効果の影響を受けにくい。しかしながら、この構成は、費用が高額になる。

高周波数の同一の入力から異なる縁端を選択することによって、複数の入力を必要とせずに、生じた出力を変化させることができる。単一の波形内で縁端を選択することは、複数の波形変化を生成するための複数の増幅器の追加のコストが回避されることを意味する。複数の入力から適切な波形を選択するのに、この方法以外では必要なスイッチ回路もまた必要がなくなるので、さらに解決策のコストを低減することがまた可能である。

図１１および図１２では、異なる縁端の選択を可能にするために、要求される出力よりも高周波数の、少なくとも２倍の周波数の、規則的な一連のパルスまたは正弦波である共通駆動波形が示されている。グラフの底部の軌跡は、スイッチ制御を示し、高くなっている箇所は、スイッチがオンであることを表し、したがって、共通駆動波形を連結していることを表している。作動素子全体にわたって生じた駆動パルスが、共通駆動波形の上に重ね合わせて示されている。これは、複数の異なるパルス幅を有するパルスが、共通駆動信号の縁端を選択することによって、作動素子に連結されていることを示している。示されるように、第１のパルスは、共通駆動パルスの３つ分の幅を有する。また、第２のパルスは、共通駆動パルスの２つ分の幅を有する。そして、第３のパルスは、共通駆動パルスの１つ分の幅を有する。スイッチ設定が単一の作動チャンバを制御するので、複数の作動チャンバは、同じ入力信号を利用して、異なるパルス幅の出力を生成することができる。これを、異なるパルス幅のサブドロップを生成するように、または、より広い範囲の異なる値でトリミングを行うように制御し、かつ、例えば上記で説明したような、パルス振幅のさらに精度の高いトリミングを補完するように制御することができる。

図１２は、図１１のグラフと類似したグラフを示す。この場合には、同じ共通駆動信号を使用して、例えば、隣接した作動素子に対して、互いにオフセットしている波形を生成することもまた可能である。これを用いて、複数の異なる共通駆動波形を必要とせずに、クロストークおよびピーク電流のサージの低減に役立てることができる。グラフは、隣接した作動素子のそれぞれに対して１つの、重ね合わせられた２つのスイッチ制御信号を底部に示す。その結果生じた２つの駆動パルスが示されており、いずれも共通駆動パルスの３つ分の幅であるパルスを有する。これらの、結果として生じた、隣接した作動素子に対する２つの駆動パルスは、共通駆動パルス１つ分の幅だけ互いに位相がずれている。結果として生じた駆動パルスは、幅が同じである必要はない。また、全振幅で示されているが、もちろん振幅は、図１〜図１０に関して上述したようにトリムすることができる。この組み合わせにより、駆動パルスの波形に対する、より多くの制御を与えることができる。縁端の選択を、粗トリムの制御に用いるのであれば、振幅のトリミングを、狭い範囲に対する微調整のためだけに用いることによって、さらに簡素な、すなわちさらに安価な回路構成を使用できるようにしてもよい。他の類似した例も、想定することができる。

図１３、一実施形態によるプリントヘッド
図１３は、一実施形態によるプリントヘッドの概略図を示す。共通駆動信号が、作動素子１に連結されており、共通リターン経路が、スイッチ３２を介して連結されている。この場合には、タイミング制御回路１０が点線で示されており、スイッチロジック７２、タイマー７４および任意選択で、製造上のバラつきを補償するための、固定したトリミングタイミング部７６を有する。これらのロジック部およびスイッチ２０を、ＡＳＩＣ８２に示されるように実施することができる。ＬＶＤＳ／シフトレジスタ８４の１つのインスタンスが、すべての作動素子に共通に与えられる一方で、ＡＳＩＣのその他の部品、すなわちスイッチ３２、スイッチロジック７２、およびタイマー７４を含むタイミング回路構成、ならびに固定したトリミングタイミング部７６が、各作動素子に対して１組設けられる。任意選択で、スイッチロジックがスイッチのゲートを駆動することを可能にする、レベルシフタ回路（ここでは図示せず）が存在する。ＬＶＤＳ／シフトレジスタ部８４を配置して、各作動素子に対する画素グレースケールのような印刷信号を多重分離することができる。また、タイマー部７４をトリミングするための任意の動的なタイミング情報を送信することができる。ＡＳＩＣの外側に、ロジック入力信号を、例えばプリンタ回路基板上のＦＰＧＡ１２０からＡＳＩＣに連結するためのＬＶＤＳインターフェース８６が示されている。これらの入力信号は、例えば、各作動素子の配列に対するグレースケール値の形態の画素値のような印刷信号を含むことができる。また、任意選択で、より安定し、かつ、より正確な印刷を確実に行うのに役立ち得る任意の動的なトリミングタイミング情報を含むことができる。原則として、パルス継続時間、またはパルスのピーク電圧差に関して調節を行うことができる。駆動波形が、傾斜移行部を有する場合には、タイミングが変化した結果、電圧差として出現するランプの過不足が生じる場合があり、作動素子の両端のピーク電圧差の変化として、これが事実上出現し得る。

切り換えのタイミングに加えて、さらに精度の高いトリミングのためのタイミングもまた、媒体運動エンコーダで駆動されるタイミングと同期させなければならないことに留意されたい。これは、通常ＡＳＩＣ外で処理され、次に、同期信号が、示されるように、ＡＳＩＣ上のタイマー部７４に供給される。ＡＳＩＣは、そのタイミングを、例えば、各印刷／補償データパケットに対して供給されたＬＶＤＳクロックおよびスタートビットからベースラインを引くことができる。

図１４、レジスタおよびサブドロップ回路構成を示すドライバ回路の実施形態
図１４は、別の実施形態によるプリントヘッド回路の概略図を示す。この図面は、ブロックレベルで示された信号経路の要素であって、プリントヘッドモジュール自体に存在する下位レベルの電子機器回路を実施するためのＡＳＩＣ（特定用途向け集積回路）として実施される信号経路の要素に焦点を当てている。ＡＳＩＣは、複数のプリントヘッドを駆動するプリント回路基板（ＰＣＢ）の上位レベルの電子機器回路から信号を受信するために連結される。スイッチ３２は、ＬＤＭＯＳデバイスのような、高電圧トランジスタの形態で実施されており、ボディダイオードの形態であるか、または、ドレインからソースまでの導通を可能にするために連結された追加の構成要素としてのダイオード１４２を有する。低電圧レベルシフタ１４５は、スイッチを制御するための信号の電圧レベルをシフトするために設けられている。スイッチは、作動チャンバおよび駆動信号発生器（図示せず）と直列に連結されている。

ＡＳＩＣは、サブドロップ印刷ビットの形態で印刷信号が供給され、かつ、Ｖｔｒｉｍタイマー部１０６の出力が供給される、作動素子出力判定ロジック部１５５もまた含む。Ｖｔｒｉｍタイマー部１０６は、上述したようなデジタルタイマーとすることができる。あるいは上述したようなアナログ部を使用することができる。Ｖｔｒｉｍタイマー部１０６は、出力が、加算器１５７によって供給されたデジタル信号によって表示されたオフセットにより遅延されている。加算器１５７は、外部データインタフェースからのデジタル信号が、共通オフセットを供給する補償データシフトレジスタ１１５を介して供給され、かつ、素子に固有のオフセットを供給する作動チャンバ較正レジスタ１５３が供給される、デジタル加算器とすることができる。アナログ部をタイマー部１０６用に使用する場合には、加算の前に、デジタルレジスタ出力がＤＡＣに供給され、アナログ信号を、例えば加算増幅器によって加算することができる。タイマーは、個々のサブドロップのタイミングを生成するための、サブドロップ有限状態機械ＦＳＭ１５１によって派生した基準信号によってトリガされる。外部データインタフェースは、この場合には、ＬＶＤＳ物理インターフェース１１６およびＬＶＤＳプロトコル部１１７を含む。

集積回路ダイのコストを節減するために、共通オフセット回路構成は、作動素子を、適時に切り換えて、適切なトリミング機能を生み出すのに必要なタイミング遅延機能の一部を供給する、（グローバルな回路構成とも呼ばれる）共通回路構成を有することができる。このグローバルな回路構成は、有限状態機械（ＦＳＭ）１３０を組み込んでもよい。有限状態機械（ＦＳＭ）１３０は、タイマー機能を設計に組み込むことも可能であるし、あるいは、別個のグローバルなタイマー機能１３１を利用することも可能である。このグローバルなタイマー機能が、アナログ構成要素を有することもあり得る。ただし、これは作動チャンバの数に対して償却されるデジタル実施の非常に安価なコストに匹敵することはできないかもしれない。また、デジタル実施は、たとえ、ある種の典型的なアナログ実施よりも大きな領域を占めることになるとしても、完全に確定的であり、設計および生産投入に要する工学的資源が少なくてすむであろう。図１４は、これを全体として図示しており、グローバルなタイマーおよび作動チャンバごとのタイマーが存在している。グローバルなタイマーは、複数の区分または作動チャンバのグループに対して存在することができる。その結果、作動チャンバのグループは、それらのグローバルなタイミングオフセットを別々に調節させることができる。これにより、必要なタイミング範囲および場合によっては、作動チャンバごとのタイマー分解能を減少させ、領域の節減、したがってコストの節減が可能になる。

作動素子出力判定ロジック部１５５は、グレースケールロジック部１３５によって生成されたシーケンスにサブドロップ印刷ビットの入力もまた有する。これによりシーケンスが生成され、スワスデータ（Ｓｗａｔｈ ｄａｔａ）シフトレジスタ１４０からの、（例えば）３ビットのグレースケール信号に基づいて、どのサブドロップがアクティブであるかを選択する。サブドロップの例を、以下に図１７を参照して、より詳細に記述する。

動作時には、上述したように、共通駆動波形パルスの前縁端が生じると、コールドスイッチは、所望の電圧に到達したときに、作動素子キャパシタンスに、電荷が入ってくるのを止めることができる。この切り換え動作のタイミングを、プリントヘッドの作動素子駆動ＡＳＩＣのグローバルなタイマーに基づいて制御することができる。このグローバルなタイマーのタイミングを、上位レベルの電子機器回路からドライバ回路構成に、オフセット値がパケット通信で伝送されるパケットを開始することによって、または、カウントの開始を信号で伝える別個の１つまたは複数の配線のいずれかによって通信することができる。ＡＳＩＣのレジスタは、コールドスイッチ波形が、グローバルなタイマーに対して、どの時点でオンとオフに切り換わることになっているのかを表示する。グローバルなカウンタを使用して、作動チャンバごとの調節に必要なタイミング範囲までの期間の大部分の間、カウントを行なってもよい。その後、作動チャンバごとのカウンタが、これを引き継ぐことができる。作動チャンバごとのカウンタレジスタに送られた値は、作動チャンバオフセットレジスタと、サブドロップ期間ごとにリアルタイムで作動チャンバに送られた値との合計、または作動チャンバごとのレジスタからのＬＳＢとだけ結合することが可能なビットのいずれかとすることができる。前者は、よりフレキシブルで、後者はゲートカウントを減らすことができる。

コールドスイッチがオフになった後も、作動素子は実質的に同じ電圧のままである。なぜなら、電荷を作動素子から速やかに漏出させる経路がないからである。共通駆動波形を生成するためのコールドスイッチ増幅器が、第２の縁端の駆動を開始すると、コールドスイッチは、第１の縁端によって設定された電圧に可能な限り近似している電圧でイネーブルになる。ここでの不可避的な量のエラーが、この技法によって生じる熱的損失を決定することになる。

駆動電圧振幅を調節すると、パルス幅がわずかに変化することに留意されたい。幅が、振幅の５０％を超える期間と定義されるとすれば、電圧が低下するにつれて、パルス幅は増加することになる。増加はパルスの傾斜に依存する。傾斜が急であるほど、振幅の変更にともなうパルス幅の変化は小さくなる。これはＭＥＭＳ性能に影響を及ぼす可能性があり、考慮に入れる必要があるかもしれない。

図１４のスイッチは、オープンドレイン構成であるが、パスゲートおよびスイッチを駆動する高圧レベルシフタを備えた構成を有するタイプの工業用コールドスイッチとすることも可能であろう。特に、記述されたこれらの配置は、低コストでの製造が可能である。ここでも、これらは、既存の設計の特徴を、（低コスト、かつ、低消費電力が可能な）いくつかの付加的な回路構成と組み合わせて、場合によっては、ほとんど回路構成を追加せずに、より良好なトリムを可能にすることができる。さらに、電力損がほとんど増えないので、熱的性能が優れており、しかも既存の低出力コールドスイッチ装置と互換性がある。作動チャンバごとの電圧トリミングを可能にすることによって、クロストークのような問題に、コスト効率良く対処することができるとともに、作動素子のバラつきの調節といった、他の補償にも対処することができる。

図１５ 複数の共通タイミング信号およびセレクタを備える実施形態
グローバルな回路構成および作動チャンバごとの回路構成で、デジタルタイミングとアナログタイミングのやり方をいくつか組み合わせて、アナログ精度の依存性、デジタル領域と、相互接続配線の使用との間でトレードオフを生み出すこともまた可能である。例えば、図１５に示されるように、共通オフセット回路６０は、異なって遅延された多数のバージョンのタイミング基準であって、すべてが共通に素子に固有のオフセット回路か、または少なくともオフセット回路のグループに送られるタイミング基準を供給する、複数の異なる遅延回路２１５の形態で、候補タイミング回路構成２１０を有することができる。この例では、（任意の他の数も想定することができる）異なって遅延された８つのバージョンがあり、そのうちの１つが、各作動素子に対する素子に固有のオフセット回路で選択され、作動素子出力間の差異を補償するのに役立っている。したがって、作動チャンバごとのタイミング調節の３つの最上位ビットを使用して、どの候補バージョンを使用するのかを選択することができる。この選択は、素子に固有のオフセット回路に連結された８つのグローバルな候補タイミング信号線のうちの１つを選択する素子に固有のオフセット回路内のマルチプレクサの形態のセレクタ２２０によって実施することができる。これら８つの信号のそれぞれから来る信号の遅延を、互いから均等に遅らせることができる。その結果、これら８つの信号のうちの１つを選択することは、時間的に均等に隔たった８つの遅延のうちの１つを選択することになる。選択された遅延タイミング基準を、カウンタまたは可変遅延部２２５のような回路構成に連結して、トリミングのためのさらに精度の高いタイミングオフセット実施することができる。セレクタ２２０による選択を、レジスタ２４０に記憶されたオフセット値によって調整することができる。値の最上位ビット（ＭＳＢ：ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）を、この選択のために使用することができる。また、最下位ビット（ＬＳＢ：ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）を、カウンタまたは可変遅延部２２５によるさらに精度の高いトリム調節のために使用することができる。カウンタまたは可変遅延部の出力を、スイッチ制御部９に対するトリガ信号として供給することができる。この部品は、印刷信号によってイネーブルにされたスイッチ制御信号を生成することができ、タイミング基準時に、スイッチをオンに切り換え、かつ、共通駆動波形の前縁端の間、トリガ信号により設定された、所望の慎重に調時された時点でスイッチをオフに切り換える信号を供給することができる。このようにして、カウンタ方式の作動チャンバのタイミング機能の、特に作動チャンバに固有の回路構成のＭＳＢに必要な作動チャンバのデジタルロジックを最小化することも可能であろう。複数の異なる遅延の使用は、半導体を構築するのに使用される選択プロセスにおいて、それら８つのワイヤーを相互接続するコストが許容可能であることを前提とする。

図１６、複数のタイミングシーケンスおよびセレクタを備える実施形態
別の有用なトレードオフ、すなわち必要な回路構成の量を減らすことには、１組の、例えば、４つの別個のプログラム可能なタイミングを供給する１組のグローバルなデジタル機能が、作動チャンバのタイミングのための基礎として使用されるように意図することが必要である。図１６は、図１５の実施形態に類似した実施形態を示し、候補タイミング回路構成が、複数の異なる候補タイミングオフセットを、素子に固有のオフセット回路のそれぞれに供給するように配置されている共通オフセット回路の別の例を示す。しかし、複数の異なる共通の候補タイミング基準を生成するのではなく、図１６は、複数の異なる共通のプログラム可能なシーケンスの形態である候補タイミングオフセットを示す。これは、共通の候補信号が、図１５の例の場合よりも完全で、所望の出力スイッチ制御信号に、より接近していることを意味する。このことを、タイミング制御回路構成に必要な、素子に固有のロジックの量を減らすのに役立てることができる。４つのそのようなシーケンスを供給する例については、その後、作動チャンバの２ビットを使用して、これらの４つのグローバルに供給されたプログラム可能なタイミングシーケンスのどれを使用するかを選択することが可能であろう。この選択を、共通シーケンスのうちのどれを使用するかを選択するロジック３２０によって行って、より一層精度の高いトリミングを行うことができる。

プリントヘッドのウェーハ全体にわたる作動チャンバ性能曲線の形状に応じて、ユーザーは、これらのビットが作動チャンバの組に異なるベース遅延を適用するように設定して、アナログであるか、デジタルであるか、またはその両方であるかどうかにかかわらず、所要時間および作動チャンバに存在するタイミング機能の分解能の最小化を可能にすることもできるであろう。例えば、上記の図１０に示されるような、共通駆動波形の前縁端部分の間、スイッチをオンに切り換えるパルスと、駆動波形の後縁端の部分の間、スイッチをオンに切り換えるように調時されたパルスと、を含むように、タイミングシーケンスをプログラムすることも可能であろう。別のシーケンスの選択肢は、例えば、共通駆動波形の後縁端の間はパルスなしで、前縁端部分の間、スイッチをオンに切り換えるパルスを有することも可能であろう。これはボディダイオードを有するスイッチに依拠し得る。また、使用される電圧は、ボディダイオードを導通させて、作動チャンバの作動素子の両端の電圧を、上述したような、共通駆動波形の後縁端に追従させることができる。図１６では、候補タイミング回路構成２１０が、タイミング基準ではなくシーケンスを供給するので、スイッチ制御部９によってスイッチ制御信号を生成する必要はない。したがって、印刷信号が直接供給され、ロジック３２０の出力が可能になる。分かりやくするために示していないが、オフセット値のＭＳＢおよびＬＳＢを供給するための図１５におけるようなレジスタ２４０が存在することも可能である。レジスタ２４０は、上述したような静的なオフセットと動的なオフセットの組み合わせとすることができる。

図１７ グレースケール用波形、ピクセルごとの波形、およびサブドロップごとの波形
ＡＳＩＣは、各作動素子の両端の電圧差動として外部から供給される駆動信号波形を、印刷信号に基づいてあらかじめプログラムされた時間インターバルの間に供給するように、スイッチを制御する。波形が、作動チャンバでインクを撹拌することにより、ある一定量のインクを媒体上のある一定の画素位置で堆積させてイメージが構築されることになる。１つの画素位置に到達させるために、印刷データが、作動チャンバから２つ以上のドロップの吐出を必要とする場合がある。これらのインクドロップはそれぞれ、「サブドロップ」と呼ばれる。

この機能にとって最も重要な２つの時間インターバルは、サブドロップ期間および画素期間である。画素期間は、媒体画素が、選択された作動チャンバを過ぎて進行するのにかかる時間である。サブドロップ期間は、個々のサブドロップの噴射に割り当てられた時間である。

ＡＳＩＣは、任意選択の減衰期間を加えた１画素期間当たり、１〜７個のサブドロップを処理することができるであろう。減衰期間は、噴射パルスが噴射される場合にのみ、オフ位相のパルスを噴射して、新たな画素のためにＭＥＭＳ内の残留エネルギーを減少させる。

図１７は、例示的な作動素子波形を示し、１つのシステムについて、１つのピクセル当たり３つまでのサブドロップが噴射され、さらに減衰パルスが示されている。スルーレート、パルス幅およびパルスの最大高さが、外部で生成された共通駆動波形によって、ＡＳＩＣの外部で設定される。図１７では、「ドロップなし（ｎｏ ｄｒｏｐｓ）」と示された１番上の波形は、噴射がない場合を示す。これは、グレースケール値「０」を有する。「１ドロップ（ｏｎｅ ｄｒｏｐ）」と示された上から２番目の波形は、１つのサブドロップが噴射されている場合を示し、第１のサブドロップ期間における吐出レベルパルスおよび減衰期間における減衰パルスを示している。これは、グレースケール値「１」を有する。「２ドロップ（ｔｗｏ ｄｒｏｐｓ）」と示された上から３番目の波形は、２つのサブドロップが噴射されている場合を示し、第１のサブドロップ期間および第２のサブドロップ期間における吐出レベルパルスならびに減衰期間における減衰パルスを示している。これは、グレースケール値「２」を有する。「３ドロップ（ｔｈｒｅｅ ｄｒｏｐｓ）」と示された１番下の波形は、３つのサブドロップが噴射されている場合を示し、第１のドロップ期間、第２および第３のサブドロップ期間における吐出レベルパルスならびに減衰期間における減衰パルスを示している。これは、グレースケール値「３」を有する。サブドロップは、同じ位置に付着し、異なるグレースケールを示すインクの合計量に依拠するように配置することが可能である。あるいは原則的に、媒体を移動させて、ほぼインクスポットの形状に広がるようにサブドロップをわずかにオフセットさせ、それに従って、サブドロップを噴射させることが可能である。共通駆動波形が、示されるように、ピーク電圧が異なるサブドロップを有するのであれば、各サブドロップのインクの量が異なってくる。そのため、１画素につき最大８つまでの異なるグレースケールを、３つのサブドロップの異なる組み合わせから実現することができる。

いくつかの実施形態では、プリントヘッドＡＳＩＣは、ロジックを処理して、サブドロップを生成するパルスを発生させることによりグレースケールを実施することができるが、他の実施形態では、このロジックを、外部のプリントヘッド外のロジックによって実施してもよい。また、ＡＳＩＣは、要求される一連のサブドロップに対するデータを単に受信するだけであり、その後、ＡＳＩＣは、どのサブドロップが、どのドロップを構成するのか決定する必要がない。特定の実施形態では、各ノズルは、最大３ビット／８レベルまでのグレースケール、すなわち０（ドロップ噴射なし）から７ドロップの噴射まで対応することが可能である。特定の実施形態では、グレースケールモードに応じて、１ビット、２ビットおよび３ビットのグレースケールで実行することが可能であろう。異なる動作モードには、１ビット（１ドロップかまたはドロップなしのいずれか）からフル３ビットまでの異なるビット数のグレースケール、および７つのグレースケールレベル（３つのサブドロップの任意の組み合わせ）が必要であろう。

図１８ プリンタの特徴を示す実施形態
上述したプリントヘッドの配置は、様々なタイプのプリンタで使用することができる。２つの注目すべきタイプのプリンタは、次の通りである。
ａ）ページ幅プリンタ。このプリンタでは、プリントヘッドが印刷媒体の全幅に及び、印刷媒体（タイル、紙、ファブリックなど）がプリントヘッドの下で回転する。
ｂ）走査型プリンタ。このプリンタでは、プリントヘッドの束が、印字バーの上を前後に摺動する一方、印刷媒体がプリントヘッドの下で回転しながら一定の距離ずつ前進するが、プリントヘッドが端から端まで走査している間は静止している。このタイプの装置では、多数の、例えば、１６個または３２個、またはその他の数の、前後に動くプリントヘッドが存在することができる。

いずれのシナリオにおいても、プリントヘッドは、数色の異なる色を随意に動作させることができ、それに加え、場合によっては、下地印刷、印字定着またはその他の特別な処理も可能である。他のタイプのプリンタには、固体を生成するために、プラスチック材料などの流体を連続して積層させて印刷する３Ｄプリンタを含めることができる。

図１８は、ホストＰＣ４６０のような、印刷用データのソースに連結されているプリンタ４４０の概略図を示す（ホストＰＣ４６０は、プリンタ外部にあってもよいし、内部にあってもよい）。１つまたは複数の作動素子、および作動チャンバ１１０ならびに駆動回路１００を有するプリントヘッド回路基板１８０が存在している。プリンタ回路構成１７０は、プリントヘッド回路基板に連結され、ホストとインターフェースし、かつ、作動素子の駆動および印刷媒体の位置決めを同期させるプロセッサ４３０に連結されている。このプロセッサは、ホストからデータを受信するために、連結され、かつ少なくとも同期信号を供給するために、プリントヘッド回路基板に連結されている。プリンタは、作動チャンバに連結された流体供給システム４２０と、作動チャンバに対して印刷媒体４１０を位置決めするための、媒体移送機構および制御部４００と、をまた有する。これは、可動式印字バーのような、作動チャンバを移動させるための任意の機構を含むことができる。ここでもまた、この部品を、同期信号および、例えば、位置検出情報を送信するためのプロセッサに連結することができる。プリンタの様々な部品に供給するための電力を電源も、示されている（分かりやすくするために、給電接続は図から省略されている）。

プリンタは、印字バーとして一般に知られている、剛性フレームに取り付けられた複数の（例えば７個の）インクジェットプリントヘッドを有することができる。媒体移送機構は、印刷媒体を印字バーの真下に、または近傍に移動させることができる。シート状の紙、箱などのパッケージ材、またはセラミックタイルといった、様々な印刷媒体が、この装置で使用するのに適切である。さらに、印刷媒体を別個のものとして供給する必要がなく、印刷処理の後に、別々のものに分けることができる連続ウェブとして供給してもよい。

プリントヘッドはそれぞれ、流体チャンバを直線状に配列してもよい。流体チャンバは、インク液滴吐出用のそれぞれの作動チャンバを有し、かつこれらの作動チャンバは各直線状の配列内で均一に間をあけて配置されている。プリントヘッドは、作動チャンバの配列が基体の幅と平行であるように、かつ、作動チャンバの配列が、基体の幅の方向にオーバーラップするように配置することができる。さらに、作動チャンバの配列を、プリントヘッドが、幅方向に均一に間をあけて配置される作動チャンバの一列を一緒に提供するようにオーバーラップさせてもよい（もっとも、この列内のグループは、個々のプリントヘッドに対応して、幅方向に垂直にオフセットすることが可能である）。これにより、基体の全幅を、単一の印刷パスにおいてプリントヘッドにより対処することが可能になる。

プリンタは、画像データを処理してプリントヘッドに供給するための回路構成を有することができる。ホストＰＣからの入力は、例えば、それぞれの画素が複数の階調レベルから、例えば０〜２５５から選択される階調値を有する、画素配列からなる完全な画像であってもよい。カラー画像の場合には、各画素に関連した複数の階調値、すなわち各色に１つの階調値が存在してもよい。ＣＭＹＫ印刷の場合には、したがって、各画素に関連した４つの階調値が存在することになり、それぞれの色に対して、階調レベル０〜２５５を使用することが可能である。

通常、プリントヘッドは、画像データ画素に対するのと同じ数の階調値を各印字画素に対して再現することは不可能であろう。例えば、かなり高度なグレースケールプリンタ（この用語は、可変サイズのドットを印刷することが可能なプリンタを指し、カラー画像を印刷できないという意味合いを含むものではない）であっても、１つの印字画素につき８つの階調レベルを生成できるにすぎないであろう。したがって、プリンタは、原画像の画像データを、印刷に適したフォーマットに、例えば、ハーフトーン化アルゴリズムまたはスクリーニングアルゴリズムを使用して変換してもよい。同じ処理または別々の処理の一部として、画像データを、それぞれのプリントヘッドによって印刷される部分に対応する個々の部分に分割してもまたよい。その後、これらの印刷データのパケットは、プリントヘッドに送られてもよい。

流体供給システムは、例えば、各プリントヘッドの後部に取り付けられた導管によって、インクをプリントヘッドのそれぞれに供給することができる。場合によっては、使用時にプリントヘッドを通過するインクの流れが設定されるように、２つの導管を各プリントヘッドに取り付けて、一方の導管がインクをプリントヘッドに供給し、もう一方の導管がインクをプリントヘッドから引き離すようにしてもよい。

印字バーの真下に印刷物を前進させる動作が可能であることに加えて、媒体移送機構は、製品検知センサ（図示せず）を含み、製品検知センサが、媒体が存在しているかどうかを確認し、もし存在しているのであれば、その位置を割り出してもよい。基体の存在および位置を確認するために、センサは、任意の適切な検知技術、例えば磁気、赤外線または光検波などを利用してもよい。

印刷媒体移送機構は、ロータリエンコーダまたはシャフトエンコーダのようなエンコーダ（同様に図示せず）をさらに含み、エンコーダが、印刷媒体移送機構の動き、したがって基体自体の動きを検知してもよい。エンコーダは、基体の動きをミリメートル単位で示すパルス信号を生成することにより動作してもよい。これらのセンサによって生成された製品検知信号およびエンコーダ信号は、したがって、基体の始動、およびプリントヘッドと基体との間の相対運動を、プリントヘッドに対して表示してもよい。

プロセッサは、プリンタシステムの全体的な制御に使用することができる。したがって、プロセッサは、確実にその適切な機能を果たせるようにプリンタ内の各サブシステムを連係して作動させてもよい。例えば、プロセッサは、印刷動作開始の準備をするために、開始モードに入るようにインク供給システムに信号を送ってもよい。開始プロセスが完了したという信号をインク供給部システムから受信すると、プロセッサは、印刷動作を開始するためのタスクを行なうように、データ転送システムおよび基体移送システムといった、プリンタ内のその他のシステムに信号を送ってもよい。

他の実施形態および変形は、特許請求の範囲内で想定することができる。

Claims (14)

1. 印刷用の作動素子（１、２）を駆動するためのドライバ回路（１００）であって、
   前記作動素子のそれぞれの１つに対するスイッチ（３２）であって、
   共通駆動信号を選択的に連結して、印刷信号に従って、前記それぞれの作動素子を駆動する素子駆動パルスを供給するように構成されるスイッチ（３２）と、
   タイミング制御回路（１０）であって、
   タイミング基準に相関的な共通タイミングオフセットを供給する共通オフセット回路（６０）であって、前記作動素子の少なくとも２つに対して共通に構成可能である共通オフセット回路（６０）と、
   前記タイミング基準に相関的な素子に固有のタイミングオフセットを供給する素子に固有のオフセット回路（７０）であって、前記作動素子のそれぞれの１つに対して構成可能である素子に固有のオフセット回路（７０）と、
   を有し、
   前記共通駆動信号の傾斜した縁端の間、前記スイッチを制御するように構成され、前記共通タイミングオフセットに従って、かつ、前記素子に固有のタイミングオフセットのそれぞれに従って、前記作動素子駆動パルスの振幅をトリムするように構成されるタイミング制御回路（１０）と、
   を備える、ドライバ回路（１００）。
2. 前記素子に固有のオフセット回路が、前記タイミングオフセットの静的な構成要素を供給するための静的な構成回路（７２）を備え、かつ、前記ドライバ回路が、前記タイミングオフセットを動的に更新するための動的な構成回路（７４）を有する、請求項１に記載のドライバ回路。
3. 前記共通オフセット回路が、複数の異なる候補タイミングオフセットを、前記素子に固有のオフセット回路のそれぞれに供給するように配置された候補タイミング回路構成（２１０、２１５、３１０）を有し、かつ、前記素子に固有のオフセット回路がそれぞれ、前記候補タイミングオフセットのどれを使用するかを選択するためのセレクタ（２２０、３２０）を備える、請求項１または２に記載のドライバ回路。
4. 前記共通オフセット回路が、前記トリムの上位部分を供給し、かつ、前記素子に固有のオフセット回路が、前記トリムの下位部分を供給する、請求項１〜３のいずれか１項に記載のドライバ回路。
5. 前記スイッチが、ボディダイオードまたは他の類似した構成であるダイオード（１４２）を有するトランジスタを備え、かつ、前記共通駆動波形の前縁端の間、前記スイッチがオフに切り換えられた後に、前記ボディダイオードまたは同等な機能性ダイオードが、前記共通駆動波形の後縁端の間、導通して、前記素子駆動パルスが前記共通駆動波形の前記後縁端を追従することができるようなオープンドレイン構成に連結される、請求項１〜４のいずれか１項に記載のドライバ回路。
6. 前記タイミング制御回路が、時間遅れが基準時間信号に相関的に構成可能な遅延信号を供給するように構成されるデジタルカウンタ（１２）であって、前記遅延信号に従って、前記スイッチ制御信号のタイミングを制御するように構成されるデジタルカウンタ（１２）を有する、請求項１〜５のいずれか１項に記載のドライバ回路。
7. 前記タイミング制御回路が、時間遅れが基準時間信号に相関的に構成可能な遅延信号を供給するように構成されるアナログ遅延回路であって、前記遅延信号に従って、前記スイッチ制御信号の前記タイミングを制御するように構成されるアナログ遅延回路を有する、請求項１〜５のいずれか１項に記載のドライバ回路。
8. 前記アナログ遅延回路が、前記基準時間信号によってトリガされるランプ信号を供給するように構成されるランプ回路と、入力が前記ランプ信号に連結されたアナログコンパレータであって、前記ランプ信号が基準値に達したときに、前記遅延信号を出力するように構成されるアナログコンパレータと、を備える、請求項７に記載のドライバ回路。
9. 前記アナログ遅延回路が、前記ランプ信号の前記ランプおよび前記基準信号の値のいずれかが、前記共通タイミングオフセットおよび前記素子に固有のタイミングオフセットに従って、調節可能であるように構成される、請求項８に記載のドライバ回路。
10. 前記素子駆動パルスに所望される周波数の少なくとも２倍の周波数を有する共通駆動パルスを有する共通駆動信号に使用されるドライバ回路であって、前記共通駆動パルスの少なくとも２つにわたって延在する素子駆動パルスを供給するために、スイッチコントローラが、前記スイッチを制御して、前記共通駆動パルスの１番目の前縁端および前記共通駆動パルスの選択された後続の１つの後縁端に前記作動素子をそれぞれ連結するように構成される、請求項１〜９のいずれか１項に記載のドライバ回路。
11. 隣接した作動素子の前記素子駆動パルス間に位相オフセットを供給するために、前記スイッチコントローラが、前記作動素子のそれぞれに対して、隣接した作動素子に対して連結された縁端とは異なる縁端を連結するように構成される、請求項１０に記載のドライバ回路。
12. 前記共通のオフセット回路が、前記共通オフセットに対する値を記憶するためのデジタルレジスタを有し、かつ、前記素子に固有のオフセット回路が、前記素子に固有のオフセットに対する値を記憶するためのデジタルレジスタ（２４０）を有する、請求項１〜１１のいずれか１項に記載のドライバ回路。
13. サブドロップタイミング信号を受信するために、サブドロップ回路が連結され、かつ前記サブドロップタイミング信号に従って、ドロップ内のサブドロップのシーケンスに対応するオフセット値のシーケンスを生成するように構成され、かつ、前記スイッチ制御信号のタイミングの制御に使用するために、前記タイミング制御回路に前記シーケンスを出力するように構成される、請求項１〜１２のいずれか１項に記載のドライバ回路。
14. 請求項１〜１３のいずれか１項に記載のドライバ回路を有するプリンタ（４４０）。

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