JP2016033952A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910000679 solder Inorganic materials 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 229910052751 metal Inorganic materials 0.000 claims description 28
- 239000002184 metal Substances 0.000 claims description 28
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical group [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 9
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 239000010949 copper Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 7
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 238000001816 cooling Methods 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- 238000002844 melting Methods 0.000 claims description 2
- 230000008018 melting Effects 0.000 claims description 2
- 239000010936 titanium Substances 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 230000002265 prevention Effects 0.000 abstract description 5
- 238000009413 insulation Methods 0.000 abstract description 4
- 230000001629 suppression Effects 0.000 abstract description 3
- 206010010904 Convulsion Diseases 0.000 description 18
- 238000010586 diagram Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000011889 copper foil Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000010909 process residue Substances 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4871—Bases, plates or heatsinks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
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- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3736—Metallic materials
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
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Abstract
【課題】はんだ流れ防止とレーザー加工残渣の焼き付きの抑制を両立できる半導体装置を提供する。【解決手段】半導体装置１００は、半導体チップ２０と、半導体チップ２０が固定された複数の絶縁基板２と、複数の絶縁基板２がそれぞれ所定の配置領域に配置され、複数の所定領域のそれぞれを囲む第１溝３と、第１溝３よりも浅く第１溝３を囲む第２溝４を有するヒートシンク１と、絶縁基板２とヒートシンク１の配置領域との間に充填されたはんだ６とを備える。【選択図】 図６
Description
この発明は、半導体装置およびその製造方法に関し、特に、ヒートシンクに設けたはんだ流れ防止用の溝に関する。
図９は、従来の半導体装置５００の構成図である。図９（ａ）は平面図である。図９（ｂ）は図９（ａ）のＸ−Ｘ線で切断した拡大断面図である。図９は溝５５が設けられたヒートシンク５１と、それにはんだ５３で固定される絶縁基板５２について示した。絶縁基板５２は、セラミックなどの絶縁板の裏面に裏面銅箔を貼り付け、おもて面に回路パターンが形成されたおもて面銅箔を貼り付けた構成をしている。おもて面銅箔には図示しない半導体チップが固定され、絶縁基板５２の裏面はヒートシンク５１にはんだ５３で固定される。
図９において、ヒートシンク５１上の所定の配置領域に複数（ここでは２つ）の絶縁基板５２が固定されている。ヒートシンク５１はアルミニウムなどの母材５０と、その表面にはんだ濡れ性の確保と酸化防止のために被覆されるニッケル層５４で構成される。このニッケル層５４はニッケルメッキ層などである。
半導体装置５００の組み立て工程で、ヒートシンク５１上に複数の絶縁基板５２をはんだ５３で固定する場合、隣接した溶融はんだ同士が接触して絶縁基板５２のおもて面に乗り上げる場合がある。すると、乗り上げた個所で絶縁不良が発生する。それを防止するために、ヒートシンク５１の表面の絶縁基板５２の配置領域の周囲に一本の溝５５を配置し、溶融したはんだの流れを防ぐことが行われている。（特許文献１および２参照）
１枚のヒートシンク５１に複数の絶縁基板５２を搭載するに当たっては、デットスペースとなる溝５５を可能な限り狭くして、ヒートシンク５１に搭載される絶縁基板５２の枚数を増やすことが求められる。一方で、溝５５の幅を狭くしすぎると、溝５５からはんだが流れ出し、隣接した溶融はんだ同士が接触するという前述の問題が起こりうる。
この発明の目的は、前記の課題を解決して、はんだ流れの防止とデッドスペースの低減を両立できる溝形状を有する半導体装置を提供することにある。
前記の目的を達成するために、この発明の一様態では、半導体装置は、半導体チップと、前記半導体チップが固定された複数の絶縁基板と、複数の前記絶縁基板がそれぞれ所定の配置領域に配置され、前記複数の所定領域のそれぞれを囲む複数の第１溝と、前記第１溝よりも浅く前記第１溝を囲む第２溝を有するヒートシンクと、前記絶縁基板と前記ヒートシンクの前記配置領域との間に充填されたはんだとを備える構成にする。
また、この発明の別の一態様では、半導体装置の製造方法は、ヒートシンクおよび複数の絶縁基板を準備する工程と、前記ヒートシンクに、複数の前記絶縁基板が配置される所定の配置領域のそれぞれを囲む複数の第１溝と、前記第１溝よりも浅く前記第１溝を囲む第２溝をレーザー加工で形成する工程と、複数の前記配置領域にそれぞれはんだ板と前記絶縁基板を重ねて配置する工程と、前記はんだ板を加熱して溶融する工程と、前記溶融したはんだ板を冷却して固化する工程とを有している。
この発明によれば、はんだ流れの防止とデッドスペースの低減を両立できる最適の溝形状を有する半導体装置を提供することができる。
実施の形態を以下の実施例で説明する。
＜参考例＞
図１は、参考例である半導体装置６００の構成図である。図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ線で切断した拡大断面図である。半導体装置６００においては、絶縁基板５２の周囲に縞状に複数本（ここでは３本）の溝５６を配置している。複数本の溝５６を配置することにより、一本の溝に比べヒートシンク５１の表面におけるはんだ流れの抵抗が増えるため、狭い幅でもはんだ流れを効果的に防止することができる。このように狭い幅で縞状の複数本の溝５６を形成する方法としては、レーザー加工を用いることができる。
＜参考例＞
図１は、参考例である半導体装置６００の構成図である。図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ線で切断した拡大断面図である。半導体装置６００においては、絶縁基板５２の周囲に縞状に複数本（ここでは３本）の溝５６を配置している。複数本の溝５６を配置することにより、一本の溝に比べヒートシンク５１の表面におけるはんだ流れの抵抗が増えるため、狭い幅でもはんだ流れを効果的に防止することができる。このように狭い幅で縞状の複数本の溝５６を形成する方法としては、レーザー加工を用いることができる。
しかし、レーザー加工により上記の溝５６を形成する場合、図２および図３に示すように、レーザ加工による加工残渣５７の焼き付き５８が発生することがある。焼き付き５８とは、レーザー照射で溝５６の形成時に発生した溶融状態の加工残渣５７が溝５６に付着して固化したものを指す。
また、はんだ流れ防止用の溝５６を形成するに当たっては、デットスペースとなる溝５６の幅Ｗと、溝間隔Ｌ（障壁の厚さ）を狭く形成することが求められる。
また、レーザー加工で溝５６を形成する場合、溝５６の深さＴが深くなると前記した焼き付き５８が発生し易くなる。
図２は、加工残渣５７が形成される様子を説明した図である。溝５６を形成するためのレーザー加工順序は、絶縁基板５２側の初段の溝５６形成から外側に向かって矢印方向へ進み、最後段の溝５６形成で終わる。図２に示すように、この加工残渣５７はレーザーの加工順番が後になるに従って蓄積され徐々に大きくなる。レーザー加工されて発生した加工残渣５７はレーザー加工機に付随している集塵機で吸収除去される。
図３は、溝５６に焼き付き５８が発生した様子を示す図である。図３（ａ）は焼き付き５８が発生したヒートシンク５１の平面図である。図３（ｂ）は図３（ａ）のＸ−Ｘ線で切断した断面図である。図３に示すように、レーザー加工の最終段の溝５６ａに大きな焼き付き５８が発生する。
図４は、加工残渣５７の焼き付き５８の個数を示す図である。縦軸は焼き付き５８の個数、横軸はサンプルＮｏである。サンプル数は５個である。参考例のレーザー加工で形成したはんだ流れ防止用の溝５６の内最終段の溝５６ａでは、焼き付き５８が発生し、図４に示すように、その個数は環状の溝５６ａの全域に亘って１５個程度〜３０個程度に散在する。この溝５６の深さＴを深くすると焼き付き５８の個数は増大する傾向にある。
この焼き付き５８が多いと、外観不良や後工程（ボンディングワイヤ付け、ゲル充填、樹脂ケースでの被覆など）で焼き付き５８が剥がれて半導体チップ上や配線上に付着すると特性不良を引き起こすので除去する必要がある。しかし、レーザー加工機に付随している集塵機では吸引力が小さく、この焼き付き５８を除去することができない場合がある。その場合は専用の除去治具を焼き付き５８に接触させて機械的に除去する。そのため、作業効率が悪く製造コストの上昇を招く。
＜実施例１＞
図５および図６は、この発明に係る第１実施例の半導体装置１００の構成図である。図５は平面図である。図６（ａ）は図１のＸ１−Ｘ１線で切断した拡大断面図である。図６（ｂ）は図６のＸ２−Ｘ２で切断した拡大断面図である。
＜実施例１＞
図５および図６は、この発明に係る第１実施例の半導体装置１００の構成図である。図５は平面図である。図６（ａ）は図１のＸ１−Ｘ１線で切断した拡大断面図である。図６（ｂ）は図６のＸ２−Ｘ２で切断した拡大断面図である。
半導体装置１００は、半導体チップ２０と、絶縁基板２と、ヒートシンク１と、はんだ６を備えている。
半導体チップ２０は、例えば、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）やパワーＭＯＳＦＥＴ、ＦＷＤ（還流ダイオード）等の縦型のパワー半導体素子を適用することができる。
絶縁基板２は、回路板、絶縁板および金属板（いずれも図示せず）が積層して構成されている。絶縁板は、例えば、窒化アルミニウム、酸化アルミニウム等のセラミックが用いられている。回路板および金属板は、銅等の金属で構成され、例えばＤＣＢ（Direct Copper Bonding）法で形成することができる。回路板２２は、絶縁板のおもて面に選択的に回路パターンが形成されている。回路板２２上には、はんだなどを用いて、半導体チップ２０の主電極側（例えば、コレクタ電極、カソード電極等）が固定されている。
ヒートシンク１は、第１金属７と、第１金属７の表面を覆っている第２金属層５で構成されている。第１金属７は例えばアルミニウムや銅などの高熱伝導性金属であり、半導体チップ２０から発生する熱を外部に拡散させる機能を有する。
第２金属層５は例えばニッケルで構成されるメッキ層であり、ヒートシンク１のはんだ濡れ性の確保と酸化防止のための機能を有する。また、第２金属層として、ニッケルの代わりにチタンを用いる場合もある。
ヒートシンク１の所定の配置領域に、複数（図では２個）の絶縁基板２が配置されている。そして、各絶縁基板２が配置される配置領域をそれぞれを囲む、はんだ流れ防止用の第１溝３が備わっている。さらに、これらの第１溝３を囲んで、第１溝３よりも浅い第２溝４が備わっている。第１溝３および第２溝４の複数本の溝を配置することにより、一本の溝に比べヒートシンク１の表面におけるはんだ流れの抵抗が増えるため、狭い幅でもはんだ流れを効果的に防止することができる。さらに第２溝４は第１溝３よりも浅いため、レーザー加工残渣の焼き付きを抑制することができる。ここでは、第１溝３は縞状に４本、第２溝４は１本の例を示したがこれに限るものではない。
第１溝３および第２溝４はレーザーにより第２金属層５を貫通して加工する。第１溝３および第２溝４の底面３ａ，４ａは第１金属７を露出させる。第２金属層よりもはんだ濡れ性の悪い第１金属７を露出させることで、溶融はんだの流れが一層阻害されるため、より好ましい。
第１溝３の深さＴ１は、第２金属層５の厚さＱ（例えば、１５μｍ）以上、５０μｍ以下とするのが好ましい。なぜなら、第１溝３の深さＴが５０μｍ超ではレーザ加工残渣が大きくなり、その焼き付きの影響が無視できなくなるからである。
第２溝４の深さＴ２は、第２金属層５の厚さ以上、第１溝３の深さＴ１の３／４以下にするのが好ましい。第２溝４の深さＴ２が第２金属層５の厚さＱ以上にすると、第２溝４の底面４ａに第１金属７が露出するため、第２溝４まで溶融はんだが広がったときははんだ流れを効果的に阻止できる。一方、Ｔ２が３／４超では、加工残渣の焼き付きを抑制する効果が小さくなるため、好ましくない。
ここで、第１溝３の合計の断面積Ｓを第１溝３の深さＴ１×第１溝の幅Ｗ１×第１溝の本数ｎで定義した上で、本発明における最適な断面形状について説明する。ここでは、１本の第１溝３を形成し、その断面積Ｓを１６００μｍ２、２０００μｍ２、５０００μｍ２、７２００μｍ２、８２００μｍ２になるようにそれぞれレーザ加工した場合の、はんだ流れの状態について調査した。その結果、第１溝３の断面積Ｓが７２００μｍ２以上の条件でははんだ流れを確実に防止することができた。このことから、同一の断面積の第１溝３をｎ個形成した場合、一つの断面積をｓ０としたとき、第１溝３の合計の断面積Ｓ（＝ｓ０×ｎ）を７２００μｍ２以上とすることが、より好ましい。また、断面積が異なる第１溝をｎ本形成した場合のそれぞれの断面積をＳ１，Ｓ２，・・・Ｓｎとした場合は、ΣＳｎ≧７２００μｍ２とするとよい。
一方、第１溝３の合計の断面積Ｓを大きくするため、第１溝３の幅Ｗ１が広くするとデットスペースが増大する。また、断面積Ｓを大きくするため第１溝３の深さＴ１を深くすると、レーザー加工残渣の焼き付け数が増大する。そのため、合計の断面積Ｓは２００００μｍ２以下とするのが好ましい。また、第１溝３の本数としては、１本から５０本程度が好ましい。第１溝３の本数が５０本以上になると、デットスペースが大きくなるため、好ましくない。さらに、第１溝３の本数は、５本〜３０本程度がより好ましい。
また、第１溝３の幅Ｗ１は１０μｍ以上、１５０μｍ以下とするのが好ましい。幅Ｗ１が１０μｍ未満では溶融はんだが第１溝３を乗り越えて広がりやすくなり、幅Ｗ１が１５０μｍ超ではデットスペースが大きくなるため、それぞれ好ましくない。
また、第１溝３同士の間隔Ｗ２は、５μｍ以上、２０μｍ以下とするのが好ましい。間隔Ｗ２が５μｍ未満では、第１溝３の間の凸部３ｂの加工精度を維持するのが困難になり、間隔Ｗ２が２０μｍ超ではデットスペースが大きくなるため、それぞれ好ましくない。
第２溝４の幅Ｗ３は、第１溝３と略同一にするのが好ましい。第２溝４の幅Ｗ３が５０μｍ未満では加工残渣の焼き付きを抑制するのが困難になる。第２溝４の幅Ｗ３が１５０μｍ超ではデットスペースが大きくなる。
第１溝３と第２溝４の間隔Ｗ４は０μｍ以上、４０μｍ以下とするのが好ましい。間隔Ｗ４を４０μｍ以上にすると、第１溝３と第２溝４の間隔が大きくなり過ぎ、第２溝４に備わっている焼き付きの抑制効果が小さくなるからである。
一方、間隔Ｗ４が０μｍ、すなわち第１溝３と第２溝４を接触させたとしても、加工残渣の焼き付きを溶融除去できるため、間隔Ｗ４は０μｍにしてもよい。
例えば以下の実施例により、はんだ６の流れ出しを、第１溝３で確実に防止することができる。縞状の第１溝３の幅Ｗ１を６μｍ、深さＴ１を４０μｍ、間隔Ｗ２を４μｍ、数を３０本にしてその合計の断面積Ｓを７２００μｍ２にする。縞状の第２溝４の幅Ｗ３を１２μｍ、深さＴ２を３０μｍ、第１溝３との間隔Ｗ４を４０μｍ、第２溝４同士の間隔を８μｍ、本数を１３本にする。また、第２金属層の厚さＱを１５μｍにして、第１溝３の全体の幅を３００μｍにする。ただし、第２溝４の本数は１本以上あれば焼き付きを防止することができる。
図７は、この実施例における加工残渣の焼き付き数を示す図である。縦軸は焼き付き数、横軸はサンプルＮｏである。この結果から、本実施例においては焼き付き数がすべてのサンプルで２個以下に抑制されていることがわかる。なお、焼き付き数は５個以下であれば、特性上問題は無い。
この結果から、本実施例において、はんだ流れ防止とレーザー加工残渣の焼き付きの抑制が両立できていることがわかる。
＜実施例２＞
図８は、この発明に係る第２実施例の半導体装置２００の要部断面図である。この断面図は図６（ａ）に相当する断面図である。
＜実施例２＞
図８は、この発明に係る第２実施例の半導体装置２００の要部断面図である。この断面図は図６（ａ）に相当する断面図である。
半導体装置１００との違いは、第１溝３および第２溝４のそれぞれの底面３ａ，４ａの露出した銅面を点線で示すように絶縁膜１ｂで被覆している点である。絶縁膜１ｂで被覆することにより、溶融はんだの広がりを阻害する効果を高めることができる。特に第１金属７を銅で構成した場合、はんだに対する濡れ性がアルミニウムよりも高いので、本実施形態が好ましい。また、第１溝３および第２溝４の側壁面も絶縁膜１ｂで被覆すると、はんだの広がりを阻害する効果がさらに高まる。
１ ヒートシンク
１ｂ 絶縁膜
２ 絶縁基板
３ 第１溝
３ａ 底面
３ｂ 凸部
４ 第２溝
４ａ 底面
５ 第２金属層
６ はんだ
７ 第１金属
２０ 半導体チップ
１００，２００ 半導体装置
１ｂ 絶縁膜
２ 絶縁基板
３ 第１溝
３ａ 底面
３ｂ 凸部
４ 第２溝
４ａ 底面
５ 第２金属層
６ はんだ
７ 第１金属
２０ 半導体チップ
１００，２００ 半導体装置
Claims (12)
- 半導体チップと、
前記半導体チップが固定された複数の絶縁基板と、
複数の前記絶縁基板がそれぞれ所定の配置領域に配置され、前記複数の所定領域のそれぞれを囲む複数の第１溝と、前記第１溝よりも浅く前記第１溝を囲む第２溝を有するヒートシンクと、
前記絶縁基板と前記ヒートシンクの前記配置領域との間に充填されたはんだと、
を備える半導体装置。 - 前記第１溝の深さが５０μｍ以下であり、
前記第１溝と前記第２溝との間隔が４０μｍ以下であり、
前記第１溝の深さと幅の積である第１溝の断面積が、７２００μｍ２以上、２００００μｍ２以下である請求項１記載の半導体装置。 - 前記第１溝が縞状に複数本配置され、複数本の前記第１溝の合計の断面積が７２００μｍ２以上、２００００μｍ２以下であることを特徴とする請求項２に記載の半導体装置。
- 前記第１溝が縞状に複数本配置され、複数本の前記第１溝同士の間隔を５μｍ以上、２０μｍ以下とすることを特徴とする請求項２に記載の半導体装置。
- 前記ヒートシンクは第１金属で構成され、第２金属層で表面が被覆された請求項１記載の半導体装置。
- 前記第２溝の深さが、前記第２金属層の厚さ以上、前記第１溝の深さの３／４以下であることを特徴とする請求項５に記載の半導体装置。
- 前記第１金属がアルミニウムもしくは銅であり、前記第２金属層がニッケル層もしくはチタン層である請求項５に記載の半導体装置。
- 前記第１金属が銅であり、前記第１溝の底面に絶縁膜を配置することを特徴とする請求項５に記載の半導体装置。
- ヒートシンクおよび複数の絶縁基板を準備する工程と、
前記ヒートシンクに、複数の前記絶縁基板が配置される所定の配置領域のそれぞれを囲む複数の第１溝と、前記第１溝よりも浅く前記第１溝を囲む第２溝をレーザー加工で形成する工程と、
複数の前記配置領域にそれぞれはんだ板と前記絶縁基板を重ねて配置する工程と、
前記はんだ板を加熱して溶融する工程と、
前記溶融したはんだ板を冷却して固化する工程と、
を有する半導体装置の製造方法。 - 前記第１溝の深さを５０μｍ以下とし、
前記第１溝と前記第２溝との間隔を４０μｍ以下とし、
前記第１溝の深さと幅の積である第１溝の断面積を、７２００μｍ２以上、２００００μｍ２以下とする請求項９記載の半導体装置の製造方法。 - 前記第１溝を縞状に複数本形成し、複数本の前記第１溝の合計の断面積を７２００μｍ２以上、２００００μｍ２以下とする請求項１０に記載の半導体装置の製造方法。
- 前記第１溝を縞状に複数本形成し、複数本の前記第１溝同士の間隔を５μｍ以上、２０μｍ以下とする請求項１０に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014156177A JP6379815B2 (ja) | 2014-07-31 | 2014-07-31 | 半導体装置およびその製造方法 |
| US14/730,651 US9437461B2 (en) | 2014-07-31 | 2015-06-04 | Semiconductor device and method for manufacturing the same |
| CN201510307204.4A CN105321936B (zh) | 2014-07-31 | 2015-06-05 | 半导体装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014156177A JP6379815B2 (ja) | 2014-07-31 | 2014-07-31 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2016033952A true JP2016033952A (ja) | 2016-03-10 |
| JP6379815B2 JP6379815B2 (ja) | 2018-08-29 |
Family
ID=55180805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014156177A Expired - Fee Related JP6379815B2 (ja) | 2014-07-31 | 2014-07-31 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9437461B2 (ja) |
| JP (1) | JP6379815B2 (ja) |
| CN (1) | CN105321936B (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6610590B2 (ja) * | 2017-03-21 | 2019-11-27 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| JP6907671B2 (ja) * | 2017-04-17 | 2021-07-21 | 富士電機株式会社 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007103909A (ja) * | 2005-09-12 | 2007-04-19 | Denso Corp | 半導体装置 |
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| JP2008294069A (ja) * | 2007-05-22 | 2008-12-04 | Aisin Aw Co Ltd | 半導体モジュール及びインバータ装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2500669B2 (ja) | 1994-08-15 | 1996-05-29 | ソニー株式会社 | 半導体装置の製造方法 |
| US6317218B1 (en) * | 2000-02-08 | 2001-11-13 | Lexmark International, Inc. | Printer with adaptive printing mode |
| JP2003100986A (ja) * | 2001-09-26 | 2003-04-04 | Toshiba Corp | 半導体装置 |
| JP2005136018A (ja) * | 2003-10-29 | 2005-05-26 | Denso Corp | 半導体装置 |
| US7224047B2 (en) * | 2004-12-18 | 2007-05-29 | Lsi Corporation | Semiconductor device package with reduced leakage |
| JP2007012857A (ja) * | 2005-06-30 | 2007-01-18 | Renesas Technology Corp | 半導体装置 |
| US7262491B2 (en) * | 2005-09-06 | 2007-08-28 | Advanced Interconnect Technologies Limited | Die pad for semiconductor packages and methods of making and using same |
| US8269336B2 (en) * | 2008-03-25 | 2012-09-18 | Bridge Semiconductor Corporation | Semiconductor chip assembly with post/base heat spreader and signal post |
| JP2010103244A (ja) * | 2008-10-22 | 2010-05-06 | Sony Corp | 半導体装置及びその製造方法 |
| US9070662B2 (en) * | 2009-03-05 | 2015-06-30 | Volterra Semiconductor Corporation | Chip-scale packaging with protective heat spreader |
| US8901732B2 (en) * | 2013-03-12 | 2014-12-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device package and method |
-
2014
- 2014-07-31 JP JP2014156177A patent/JP6379815B2/ja not_active Expired - Fee Related
-
2015
- 2015-06-04 US US14/730,651 patent/US9437461B2/en active Active
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US9437461B2 (en) | 2016-09-06 |
| CN105321936B (zh) | 2019-08-20 |
| JP6379815B2 (ja) | 2018-08-29 |
| CN105321936A (zh) | 2016-02-10 |
| US20160035643A1 (en) | 2016-02-04 |
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Legal Events
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