まず、図1〜図4を参照して、本発明の第1実施例によるクラック防御リング構造について説明する。ここで、金属層を積層して形成されたクラック防御リングと、その下方に配置されるクラック防御絶縁膜と、クラック防御リングの最上層の金属層上面を露出するクラック防御窓とを含む構造を、クラック防御リング構造と呼ぶこととする。
図1は、第1実施例のクラック防御リング構造を備えた半導体ウエハ101を概略的に示す平面図である。半導体ウエハ101上に、複数の半導体チップ領域102が、行列状に配置されている。隣接する半導体チップ領域102の間に、スクライブ領域103が画定されている。半導体ウエハ101は、スクライブ領域103の中心線(スクライブセンター)103cに沿って切断されて、各半導体チップ102が分離される。
各半導体チップ領域102の最外周部分に、半導体チップ領域102の縁に沿って、第1実施例のクラック防御リング105が形成されている。クラック防御リング105より内側を半導体チップ領域102と呼び、クラック防御リング105より外側をスクライブ領域103と呼ぶこととする。クラック防御リング105は、半導体ウエハ101の切断時にスクライブ領域103で発生したクラックの、半導体チップ領域102内への伝播を防御するために設けられている。
各半導体チップ領域102の、クラック防御リング105の内側に、半導体チップ領域102の縁に沿って、耐湿リング104が形成されている。耐湿リング104の内側に、所望の多数の半導体素子が形成されている。各半導体チップ領域102のサイズ(チップサイズ)は、例えば5mm角程度である。スクライブ領域103の幅は、例えば50μm程度である。
なお、後述のように、クラック防御リング105の高さ方向下方にクラック防御絶縁膜22が形成され、クラック防御リング105の上にクラック防御窓23が形成される。クラック防御絶縁膜22及びクラック防御窓23も、それぞれ、半導体チップ領域102の縁に沿って形成される。
次に、第1実施例のクラック防御リング構造を備えた半導体ウエハの製造工程、及び、クラック防御リング等の構造について説明する。
図2A〜図2Gは、第1実施例のクラック防御リング構造を備えた半導体ウエハ101の主な製造工程を示す概略的な厚さ方向断面図であり、図1の一点鎖線AA´に沿った(すなわち、半導体チップ領域102内のあるトランジスタTRが形成された部分から、スクライブセンター103cまでの)、半導体ウエハ101の断面が示されている。図2Gが、半導体ウエハ101の完成状態を示す。
なお、以下に説明するように、耐湿リング104及びクラック防御リング105は、トランジスタTRに接続される多層配線の形成工程、つまり、コンタクト層となる金属層と、配線層となる金属層とを繰り返し積層する工程を流用して形成される。
耐湿リング104及びクラック防御リング105は、配線として用いられるものではないが、以下説明の便宜上、耐湿リング104及びクラック防御リング105を形成する各金属層も、コンタクト層や配線層と呼ぶこともある。また、耐湿リング104及びクラック防御リング105のコンタクト層を埋め込む凹部を、コンタクトホールと呼ぶこともある。なお、コンタクトホールと、そこに埋め込まれるコンタクト層を、同一の参照符号で示すこととする。
また、以下の説明で、トランジスタTRに接続する配線を形成する金属層の参照符号には「T」を付し、耐湿リング104を形成する金属層の参照符号には「M」を付して、クラック防御リング105を形成する金属層と区別する。
図2Aを参照する。シリコン基板(半導体基板)21に、例えばシャロートレンチアイソレーション(STI)で、トランジスタTRの活性領域を画定するための素子分離絶縁膜22Tを形成する。同時に、素子分離絶縁膜22Tを形成する工程を流用して、クラック防御絶縁膜22を形成する。
クラック防御絶縁膜22は、図2Gに示すように、クラック防御リング105の下方(ただし、後述のように、直下には限定されず、高さ方向について下方)に形成され、クラック防御リング105と同様に、(平面視上)トランジスタTR等の半導体素子を囲む。なお、説明上、クラック防御リング105のスクライブ領域103側の端を、半導体チップ領域102とスクライブ領域103との境界に設定している。
図2Aに戻って説明を続ける。STIによるクラック防御絶縁膜22の厚さ(基板21に形成された、クラック防御絶縁膜22を埋め込む溝の深さ)は、素子分離絶縁膜22Tと等しく、例えば320nm程度である。クラック防御絶縁膜22の幅は、例えば1μm程度である。
素子分離絶縁膜22T及びクラック防御絶縁膜22の形成後、シリコン基板21にトランジスタTRを形成する。トランジスタTRの形成には、公知技術を適宜用いることができる。
図2Bを参照する。トランジスタTRを覆ってシリコン基板21上に、第1層間絶縁膜f1を形成する。第1層間絶縁膜f1は、例えば以下のようにして形成される。シリコン基板21上に酸化シリコン膜を厚さ20nm程度堆積し、この酸化シリコン膜上に窒化シリコン膜を厚さ80nm程度堆積する。さらに、この窒化シリコン膜上に、ホウ素リンシリケートガラス(BPSG)膜を厚さ1300nm程度堆積するか、またはテトラエトキシシラン(TEOS)による酸化シリコン膜を厚さ1000nm程度堆積する。なお、BPSG膜を形成するときは、例えば650℃、120秒程度のアニールを行うことが好ましい。
そして、BPSG膜またはTEOSによる酸化シリコン膜の上面を化学機械研磨(CMP)で平坦化した後、さらに酸化シリコン膜を厚さ100nm程度堆積して、第1層間絶縁膜f1が形成される。第1層間絶縁膜f1を形成する各膜の堆積には、例えば化学気相堆積(CVD)が用いられる。第1層間絶縁膜f1の厚さは、例えば950nm程度である。
次に、第1層間絶縁膜f1の上に、フォトリソグラフィにより、トランジスタTRのソース/ドレイン領域に接続する配線の第1コンタクト層1cT、耐湿リング104の第1コンタクト層(最下層の金属層)1cM、及びクラック防御リング105の第1コンタクト層(最下層の金属層)1cの形状で開口したレジストパターンRP1を形成する。
レジストパターンRP1をマスクとし、第1層間絶縁膜f1をエッチングして、コンタクトホール1cT、1cM、及び1cを形成する。コンタクトホール1cT、1cM、及び1cの形成後、レジストパターンRP1を除去する。
コンタクトホール1cMの幅、つまり、そこに埋め込まれる耐湿リング104の第1コンタクト層1cMの幅は、例えば0.25μm程度である。また、コンタクトホール1cの幅、つまり、そこに埋め込まれるクラック防御リング105の第1コンタクト層1cの幅は、例えば、耐湿リング104の第1コンタクト層1cMの幅と同様に、0.25μm程度である。なお、以下、コンタクトホールの幅とコンタクト層の幅を区別せずに説明することがある。なお、クラック防御リング105のコンタクト層の幅は、耐湿リング104のコンタクト層の幅と一致させる必要はない。一例として一致させる場合を説明している。
クラック防御リング105の第1コンタクト層1cは、半導体チップ領域102に縁に沿って形成されて、トランジスタTR等の半導体素子を囲む。そして、第1コンタクト層1cの上方に後に形成される第1配線層1c等の配線層や、第2コンタクト層2c等のコンタクト層も、それぞれ、半導体チップ領域102に縁に沿って形成されて、トランジスタTR等の半導体素子を囲む。
図2Cを参照する。第1層間絶縁膜f1上に、コンタクトホール1cT、1cM、及び1cの内面を覆って、Ti/TiN/W積層膜を形成する。なお、積層膜をこのように表記するとき、最も左側の材料の膜が、最も下側(基板側)に形成されることを意味する。このTi/TiN/W積層膜の、Ti膜は例えば厚さ30nm程度でスパッタリングにより堆積され、TiN膜は例えば厚さ20nm程度でスパッタリングにより堆積される。W膜は例えば厚さ300nm程度でCVDにより堆積される。
次に、CMPにより、Ti/TiN/W積層膜の余分な部分を除去して第1層間絶縁膜f1の上面を露出させ、コンタクトホール1cT内、1cM内、及び1c内に、それぞれ、第1コンタクト層1cT、1cM、及び1cを残す。
クラック防御リング105の第1コンタクト層1cは、(例えば)クラック防御絶縁膜22上に配置される。図示の例では、平面視上、第1コンタクト層1cがクラック防御絶縁膜22と部分的に重なっているが、全部が重なった(つまり、クラック防御絶縁膜22の幅内に第1コンタクト層1cが内包されるような)配置にもできる。さらには、後述のように、第1コンタクト層1cがクラック防御絶縁膜22と重ならない(第1コンタクト層1cのスクライブ領域103側の端に対し、クラック防御絶縁膜22の半導体チップ領域102側の端が、一致しているか、スクライブ領域103側にある)配置にもできる。
ただし、クラック防御絶縁膜22のスクライブ領域103側の端が、クラック防御リング105の最下層である第1コンタクト層1cのスクライブ領域103側の端よりも、スクライブ領域103側に位置するように、クラック防御絶縁膜22が配置されている。
次に、第1コンタクト層1cT、1cM、及び1cを覆って第1層間絶縁膜f1上に、Ti/TiN/Al/Ti/TiN積層膜を形成する。Ti/TiN/Al/Ti/TiN積層膜の、Al膜下側のTi膜は例えば厚さ60nm程度、Al膜下側のTiN膜は例えば厚さ30nm程度、Al膜は例えば厚さ360nm程度、Al膜上側のTi膜は例えば厚さ5nm程度、Al膜上側のTiN膜は例えば厚さ70nm程度であり(全厚さは525nm程度であり)、これらの各膜はスパッタリングで堆積される。
次に、Ti/TiN/Al/Ti/TiN積層膜の上に、フォトリソグラフィにより、第1配線層1wT、1wM、及び1wの形状のレジストパターンRP2を形成する。レジストパターンRP2をマスクとし、Ti/TiN/Al/Ti/TiN積層膜をエッチングして、第1配線層1wT、1wM、及び1wを残す。なお、Ti/TiN/Al/Ti/TiN積層膜のエッチング等に、公知のアルミニウム配線形成技術を用いることができる。第1配線層1wT、1wM、及び1wの形成後、レジストパターンRP2を除去する。
耐湿リング104の第1配線層1wMの幅は、例えば3μm〜5μmであり、クラック防御リング105の第1配線層1wの幅は、例えば1μm〜4μm(典型的には3μm程度)である。
第1配線層1wT、1wM、及び1wは、それぞれ、配線の第1コンタクト層1cT上、耐湿リング104の第1コンタクト層1cM上、及びクラック防御リング105の第1コンタクト層1c上に重なって配置される。
第1実施例のクラック防御リング105では、第1コンタクト層1cと第1配線層1wが、スクライブ領域103側の端をぴったり一致させて重なるように形成されるのが望ましい。このため、第1コンタクト層1cのスクライブ領域103側の端の位置と、第1配線層1wのスクライブ領域103側の端の位置とを、設計上一致させる。
図2Dを参照する。第1配線層1wT、1wM、及び1wを覆って第1層間絶縁膜f1上に、第2層間絶縁膜f2を形成する。第2層間絶縁膜f2は、例えば以下のようにして形成される。第1層間絶縁膜f1上に、CVDで酸化シリコン膜を厚さ750nm程度堆積し、この酸化シリコン膜上に、CVDでTEOSによる酸化シリコン膜を厚さ1100nm程度堆積する。そして、TEOSによる酸化シリコン膜の上面をCMPで平坦化して、第2層間絶縁膜f2が形成される。第2層間絶縁膜f2の厚さは、例えば1μm程度であり、第1配線層1wT、1wM、及び1w上に残る厚さが、例えば460nm程度となる。
次に、第2層間絶縁膜f2の上に、フォトリソグラフィにより、配線の第2コンタクト層2cT、耐湿リング104の第2コンタクト層2cM、及びクラック防御リング105の第2コンタクト層2cの形状で開口したレジストパターンRP3を形成する。
レジストパターンRP3をマスクとし、第2層間絶縁膜f2をエッチングして、コンタクトホール2cT、2cM、及び2cを形成する。コンタクトホール2cT、2cM、及び2cの形成後、レジストパターンRP3を除去する。
耐湿リング104の第2コンタクト層2cMの幅、及びクラック防御リング105の第2コンタクト層2cの幅は、それぞれ、例えば、第1コンタクト層1cM及び1cの幅と同様に、例えば0.25μm程度である。
図2Eを参照する。第2層間絶縁膜f2上に、コンタクトホール2cT、2cM、及び2cの内面を覆って、Ti/TiN/W積層膜を形成する。このTi/TiN/W積層膜の、Ti膜は例えば厚さ20nm程度でスパッタリングにより堆積され、TiN膜は例えば厚さ40nm程度でスパッタリングにより堆積される。W膜は例えば厚さ300nm程度でCVDにより堆積される。
次に、CMPにより、Ti/TiN/W積層膜の余分な部分を除去して第2層間絶縁膜f2を露出させ、コンタクトホール2cT内、2cM内、及び2c内に、それぞれ、第2コンタクト層2cT、2cM、及び2cを残す。
第2コンタクト層2cは、第1配線層1w上に重なって配置される。第1実施例のクラック防御リング105では、第1配線層1wと第2コンタクト層2cが、スクライブ領域103側の端をぴったり一致させて重なるように形成されるのが望ましい。このため、第1配線層1wのスクライブ領域103側の端の位置と、第2コンタクト層2cの埋め込まれるコンタクトホール2cのスクライブ領域103側の端の位置とを、設計上一致させる。
そして、第1実施例のクラック防御リング105は、さらに上層に形成されるコンタクト層、配線層も、スクライブ領域103側の端をぴったり一致させて重なるように形成される。つまり、第1実施例のクラック防御リング105は、スクライブ領域103側の側面が、平滑になるように形成される。
次に、第2コンタクト層2cT、2cM、及び2cを覆って第2層間絶縁膜f2上に、Ti/TiN/Al/Ti/TiN積層膜を形成する。このTi/TiN/Al/Ti/TiN積層膜は、第1層間絶縁膜f1上に形成したTi/TiN/Al/Ti/TiN積層膜と同様にして形成される。
次に、Ti/TiN/Al/Ti/TiN積層膜の上に、フォトリソグラフィにより、第2配線層2wT、2wM、及び2wの形状のレジストパターンRP4を形成する。レジストパターンRP4をマスクとし、Ti/TiN/Al/Ti/TiN積層膜をエッチングして、第2配線層2wT、2wM、及び2wを残す。第2配線層2wT、2wM、及び2wの形成後、レジストパターンRP4を除去する。
耐湿リング104の第2配線層2wM、及びクラック防御リング105の第2配線層2wの幅は、それぞれ、例えば、第1配線層1wM及び1wの幅と同様である。また、上述のように、クラック防御リング105の第2配線層2wは、第2コンタクト層2cと、スクライブ領域103側の端を揃えて形成される。
図2Fを参照する。第1配線層1wT、1wM、及び1wを形成し、第1配線層1wT、1wM、及び1wを覆って第2層間絶縁膜f2を形成し、さらに第2層間絶縁膜f2中に第2コンタクト層2cT、2cM、及び2cを形成したのと同様な工程を繰り返して、多層配線を形成するとともに、耐湿リング104及びクラック防御リング105を形成する。図示の例では、最上層のコンタクト層として、第5層間絶縁膜f5中の第5コンタクト層5cT、5cM、及び5cまでが形成される。
耐湿リング104の第3〜第5コンタクト層3cM〜5cMの幅と高さは、例えば、第2コンタクト層2cMの幅と高さと同様である。クラック防御リング105の第3〜第5コンタクト層3c〜5cの幅と高さは、例えば、第2コンタクト層2cの幅と高さと同様である。
耐湿リング104の第3、第4配線層3wM、4wMの幅と高さは、例えば、第1、第2配線層1wM、2wMの幅と高さと同様である。クラック防御リング105の第3、第4配線層3w、4wの幅と高さは、例えば、第1、第2配線層1w、2wの幅と高さと同様である。
さらに、第5コンタクト層5cT、5cM、及び5cを覆って第5層間絶縁膜f5上に、最上層の金属層となるTi/TiN/Al/TiN積層膜を形成する。Ti/TiN/Al/TiN積層膜の、Ti膜は例えば厚さ60nm程度、Al膜下側のTiN膜は例えば厚さ30nm程度、Al膜は例えば厚さ700nm程度、Al膜上側のTiN膜は例えば厚さ70nm程度であり(全厚さは860nm程度であり)、スパッタリングで堆積される。
次に、Ti/TiN/Al/TiN積層膜の上に、フォトリソグラフィにより、第5配線層5wT、5wM、及び5wの形状のレジストパターンRP5を形成する。レジストパターンRP5をマスクとし、Ti/TiN/Al/TiN積層膜をエッチングして、第5配線層5wT、5wM、及び5wを残す。第5配線層5wT、5wM、及び5wの形成後、レジストパターンRP5を除去する。
耐湿リング104の第5配線層5wMの幅は、例えば、下層の配線層1wM等と同様に、3μm〜5μmである。クラック防御リング105の第5配線層1wの幅は、例えば、下層の配線層1w等と同様に、1μm〜4μm(典型的には3μm程度)である。
このようにして、多層配線形成工程(及び耐湿リング104の形成工程)を流用して、第1実施例のクラック防御リング105が形成される。上述のように、第1実施例のクラック防御リング105は、スクライブ領域103側の側面が平らに形成される。
なお、クラック防御リング105は、耐湿リング104に接触しないように形成する。つまり、クラック防御リング105と耐湿リング104の、向かい合う配線層端同士がある程度の間隔を開けるように形成される。耐湿リング104の配線層端と、クラック防御リング105の配線層端との距離は、例えば1μm程度(最大5μm程度)である。
図2Gを参照する。第5配線層5wT、5wM、及び5wを覆って、第5層間絶縁膜f5上に、カバー絶縁膜f6を形成する。カバー絶縁膜f6は、例えば、第5層間絶縁膜f5上にCVDで酸化シリコン膜を厚さ700nm程度堆積し、この酸化シリコン膜上にCVDで窒化シリコンを厚さ700nm程度堆積して形成される。
次に、カバー絶縁膜f6の上に、フォトリソグラフィにより、多層配線の配線層5wTの上面を露出するコンタクト窓(パッド窓)23T、及び、クラック防御リング105の配線層5wの上面を露出するクラック防御窓23の形状で開口したレジストパターンRP6を形成する。
レジストパターンRP6をマスクとし、カバー絶縁膜f6をエッチングして、コンタクト窓23T及びクラック防御窓23を形成する。コンタクト窓23T及びクラック防御窓23の形成後、レジストパターンRP6を除去する。
このように、クラック防御窓23は、配線用のコンタクト窓23Tの形成工程を流用して形成される。コンタクト窓23T及びクラック防御窓23を形成するエッチングは、例えば、CF4、CHF3、Ar等の組合せによる混合ガスを用いて行われる。なお、コンタクト窓23Tのエッチングは、通常、オーバーエッチングの条件で行なわれる。後述の第2実施例のクラック防御窓23Aの形成工程では、オーバーエッチングを利用して積層絶縁膜の途中の深さに達する凹部を形成する。
クラック防御窓23は、クラック防御リング105の上に、半導体チップ領域102の縁に沿って形成されて、トランジスタTR等の半導体素子を囲む。クラック防御窓23は、クラック防御リング105の最上層の金属層5wを覆うカバー絶縁膜f6を、半導体チップ領域102側とスクライブ領域103側とに分離する。
クラック防御窓23の幅は、例えば1μm〜2μm(典型的には1.5μm)である。第1実施例のクラック防御窓23は、その幅が、クラック防御リング105の配線層5wの幅内に収まるように配置される。すなわち、クラック防御窓23の底に、配線層5wの上面の一部が露出するが、カバー絶縁膜f6や下層の層間絶縁膜f5等は露出しない。
なお、必要に応じて、カバー絶縁膜f6の上に、ポリイミド等の絶縁膜24が形成される。絶縁膜24は、コンタクト窓23Tを露出し、また、耐湿リング104よりスクライブ領域103側にはみ出さないパターンで形成される。すなわち、絶縁膜24は、クラック防御窓23には掛からない。
以上のようにして、第1実施例のクラック防御リング構造を備えた半導体ウエハ101が形成される。なお、多層配線の層数、つまり、クラック防御リングを形成する金属層の層数は、半導体チップの品種に応じて、適宜変更することができる。
図3及び図4を参照して、第1実施例のクラック防御リング構造の機能について説明する。図3及び図4は、第1実施例のクラック防御リング構造を備えた半導体ウエハ101を、ダイシングソー201により切断している状態の概略的な厚さ方向断面図である。
図3は、クラック202が、ダイシングソー201近傍から半導体チップ領域102の方に、積層された層間絶縁膜同士の界面に沿って伝播する場合を示す。クラック202の伝播経路を矢印で示す。
ダイシングソー201の近傍で発生し、積層絶縁膜IF内の高さで横方向(面内方向)に伝播したクラック202は、クラック防御リング105の、スクライブ領域103側の側面105pに到達する。側面105pに到達すると、クラック202の伝播方向が縦方向(厚さ方向)に変わり、クラック202は、クラック防御リング105と積層絶縁膜IFとの界面に沿って(つまり側面105pに沿って)伝播する。
第1実施例のクラック防御リング105は、側面105pが平滑に形成されていることにより、クラック202を、側面105pに沿ってスムーズに伝播させる。
比較例として、例えば、配線層のスクライブ領域103側の端が、コンタクト層のそれに比べてスクライブ領域側に大きく突き出した凹凸状の側面を持ったクラック防御リングについて考える。このようなクラック防御リングの側面に沿ってクラックが伝播しようとすると、クラックは、凹凸に沿って伝播方向を変えることとなる。これに起因して、コンタクト層上に庇状に突き出した配線層の部分を、クラックが突き上げるような力が発生し、配線層がコンタクト層から剥がれてクラック防御リングが破壊されやすい。クラック防御リングが破壊されれば、クラックが半導体チップ領域102内部に伝播してしまう。
第1実施例のクラック防御リング105は、平滑な側面105pにより、クラック伝播時の破壊が抑制されており、半導体チップ領域102内部へのクラック202の侵入を効果的に抑制する。
側面105pに沿って伝播したクラック202は、クラック防御窓23に到達して終端する。クラック防御窓23が形成されておらず、クラック防御リングの最上層の金属層上に絶縁膜が残っていると、最上層の金属層の上面とこの絶縁膜との界面に沿って、クラックが半導体チップ領域内部に伝播しやすい。クラック防御窓23は、クラック防御リング105上でクラック202を終端させることにより、半導体チップ領域102内部へのクラック202の侵入を効果的に抑制する。
なお、クラック防御窓23よりスクライブ領域103側のカバー絶縁膜f6は、スクライブ領域103の全幅を覆って、スクライブ領域103の上面を平坦にしている。スクライブ領域103内に凹凸(島状の構造)があると、その角部にダイシングソーが当たったときにクラックが発生しやすい。例えばこのような構造で、スクライブ領域103の上面を平坦にすることにより、クラックの発生は抑制されやすい。
図4は、クラック202が、ダイシングソー201近傍から半導体チップ領域102の方に、基板21内を通って伝播する場合を示す。クラック202の伝播経路を矢印で示す。図3に示したような、層間絶縁膜同士の界面でクラックが生じる場合と比較すると少ないが、図4に示すように、基板21中でクラック202が生じる場合もある。
ダイシングソー201の近傍で発生し、基板21の表層部分の高さで横方向に伝播したクラック202は、クラック防御絶縁膜22の、スクライブ領域103側の側面22psに到達する。クラック202は、その後、クラック防御絶縁膜22の内部を伝播するよりも、応力の集中した、基板21とクラック防御絶縁膜22との界面に沿って伝播しやすい。
基板21とクラック防御絶縁膜22との界面22psに沿って伝播し、基板表面に到達したクラック202は、さらに、クラック防御絶縁膜22と第1層間絶縁膜f1との界面に沿って(クラック防御絶縁膜22の上面に沿って)伝播して、クラック防御リング105の側面105pの最下部に到達する。側面105pに到達した後のクラック202の伝播の経路は、図3を参照して説明したものと同様である。
クラック防御絶縁膜22のスクライブ領域103側の端が、クラック防御リング105の最下層の金属層1cのスクライブ領域103側の端よりも、スクライブ領域103側に配置されている。これにより、ダイシングソー201側から基板21内を伝播したクラックを、クラック防御絶縁膜22の側面と上面に沿って、クラック防御リング105の側面105pに導くことができる。
なお、クラック防御絶縁膜22とクラック防御リング105とは重なっていなくてもよい。つまり、クラック防御リング105の最下層の金属層1cの直下にクラック防御絶縁膜22が配置されないようにすることもできる。
この場合は、平面視上、クラック防御リング105の最下層の金属層1cからスクライブ領域103側にずれて、クラック防御絶縁膜22が配置される。クラック防御絶縁膜22の半導体チップ領域102側の端も(側面22pcも)、スクライブ領域103側の端と同様に(側面22psと同様に)、金属層1cのスクライブ領域103側の端より、スクライブ領域103側に配置される。あるいは、クラック防御絶縁膜22の半導体チップ領域102側の端が、金属層1cのスクライブ領域103側の端と一致するようにしてもよい。
図4を参照して、クラック防御絶縁膜22のスクライブ領域103側の側面22psに到達したクラック202が、そのまま上方に伝播して基板表面に到達する伝播経路について説明した。これに比べれば少ないと考えられるが、クラック防御絶縁膜22のスクライブ領域103側の側面22psに到達したクラック202が、クラック防御絶縁膜22の下に回りこんで、クラック防御絶縁膜22の半導体チップ領域102側の側面22pcを通って基板表面に到達する伝播経路も考えられる。
クラック防御リング105と重ならないようスクライブ領域103側にずらしてクラック防御絶縁膜22を位置させる配置では、防御絶縁膜22の半導体チップ領域102側の側面22pcを通って基板表面に到達したクラックも、(さらに基板21と第1層間絶縁膜f1との界面を伝播して)クラック防御リング105の側面105pに導かれる。
このように、基板深さ方向に入り込んで形成されたクラック防御絶縁膜22は、基板中を伝播したクラックを、基板との界面に沿って基板上面に導くことができる。
なお、スクライブ領域103の幅を狭めるために、クラック防御リング構造に要する幅は狭くしたい。この観点からは、クラック防御絶縁膜22とクラック防御リング105とは重なりを持って配置されるのが好ましい。
なお、素子分離絶縁膜22T及びクラック防御絶縁膜22として、STIの他に、局所酸化シリコン(LOCOS)による絶縁膜を用いることもできる。ただし、LOCOSによるクラック防御絶縁膜とする場合は、STIの場合に比べて、クラックがクラック防御絶縁膜22の下に回りこむ確率が増えると思われる。従って、クラック防御リング105と重ならないようスクライブ領域103側にずらしてクラック防御絶縁膜22を位置させる配置が望ましいであろう。
以上説明したように、第1実施例のクラック防御リング構造により、半導体ウエハの切断時に発生するクラックが、半導体チップ領域内部に伝播することを抑制できる。
図5は、第1実施例の変形例の半導体ウエハ101を示す概略断面図である。本変形例では、スクライブ領域103に、モニタ用のトランジスタTRMとそれに接続された多層配線とを含むモニタ回路106が形成されている。モニタ回路106は、半導体チップ領域102内に製造される回路と同時に形成することができる。なお、スクライブ領域103内の平坦性を高めるため、モニタ回路106のコンタクト窓以外の部分では、カバー絶縁膜f6が残されている。
次に、図6及び図7を参照して、第2実施例によるクラック防御リング構造について説明する。
図6は、第2実施例のクラック防御リング構造を備えた半導体ウエハ101の概略的な厚さ方向断面図である。なお、第2実施例のクラック防御リング構造を備えた半導体ウエハ101の全体的な平面構造は、第1実施例のそれと同様である(図1参照)。第2実施例と第1実施例の違いは、クラック防御窓の構造である。また、それに伴って、クラック防御リングの配線層幅が変更されている。
第2実施例のクラック防御窓23Aは、半導体チップ領域102側の側壁が、クラック防御リング105の最上層の配線層5wの上面上に配置されているが、スクライブ領域103側の側壁が、クラック防御リング105の最上層の配線層5wの上面から、スクライブ領域103側にはみ出して配置されている。そして、スクライブ領域103側にはみ出した部分で、クラック防御窓23Aの底が、積層絶縁膜IFの途中の深さまで到達し、クラック防御窓23Aの凹部内に、クラック防御リング105の側面105pが露出している。
第2実施例のクラック防御窓23Aも、第1実施例のクラック防御窓23と同様に、配線のコンタクト窓23Tを形成するエッチング工程を流用して形成することができる。ただし、第2実施例では、エッチングマスクとなるレジストパターンRP6Aを、上述のようなクラック防御窓23Aの構造に対応した形状とする。つまり、クラック防御窓23Aを画定するレジストパターンRP6Aの開口は、半導体チップ領域102側で配線層5wと重なるが、スクライブ領域103側では配線層5wの外側のカバー絶縁膜f6及びその下方の層間絶縁膜f5等と重なる。
上述のように、配線のコンタクト窓23Tを形成するエッチングは、通常、オーバーエッチングの条件で行なわれる。第2実施例のレジストパターンRP6Aをマスクとしたエッチングにおいて、クラック防御窓23Aの配線層5wに重なる開口部分では、底に配線層5wの上面が露出し、それ以上クラック防御窓23Aは深くならない。
一方、クラック防御窓23Aの配線層5wの外側の開口部分では、配線層5wの上面より深い場所まで、積層絶縁膜IFがエッチングされる。図6に示す例では、カバー絶縁膜f6と第5層間絶縁膜f5とがエッチングされている。このようにして、第2実施例では、クラック防御リング105の側面105pを露出する深さのクラック防御窓23Aが形成される。
第2実施例のクラック防御窓23Aの幅は、例えば1μm〜3μm程度(典型的には1.5μm程度)である。なお、第1実施例のクラック防御窓23の幅は、例えば1μm〜2μm程度(典型的には1.5μm程度)であった。
第1実施例では、クラック防御窓23が幅内に収まるように、クラック防御リング105の最上層の配線層5wの幅を、例えば3μm程度に太く形成していた。第2実施例では、クラック防御窓23Aを配線層5wの幅内に収める必要がないので、配線層5w等を、第1実施例に比べて細く形成することができる。第2実施例の配線層5w(及びその下層の配線層1w〜4w)の幅は、例えば1μm〜3μm程度(典型的には1.5μm程度)である。
図7は、第2実施例のクラック防御リング構造を備えた半導体ウエハ101を、ダイシングソー201により切断している状態の概略的な厚さ方向断面図である。図3と同様に、クラック202が、ダイシングソー201近傍から半導体チップ領域102の方に、積層された層間絶縁膜同士の界面に沿って伝播する状況を示す。クラック202の伝播経路を矢印で示す。
第2実施例のクラック防御リング構造では、クラック防御窓23Aの底が、クラック防御リング105の途中の高さまで達するように深く形成され、クラック防御窓23A内に、クラック防御リング105の側面105pが露出している。
これにより、クラック202が側面105pに沿ってクラック防御窓23Aの底まで伝播する距離を短くできる。すなわち、クラック202を早く終端させることができる。クラック防御リング105の途中の高さでクラック202を終端させられるので、クラック防御リング105が破壊される危険性が低減される。このように、第2実施例のクラック防御リング構造は、半導体チップ領域102内部へのクラック202の侵入を、より効果的に抑制する。
なお、第2の実施例について、次のような変形例も考えられる。ダイシングソー201によるチップ分割を容易にするという観点からは、スクライブ領域103の積層絶縁膜IFは薄い方が好ましい。クラック防御窓23Aのスクライブ領域103側の側壁の位置を、スクライブセンター側にずらし開口幅を広げていくと、スクライブ領域103を挟んで対向するクラック防御リング構造の、クラック防御窓23A同士がつながる。つまり、スクライブ領域103の全幅に亘るクラック防御窓23Aとなる。このような構造のクラック防御窓23Aとすると、スクライブ領域103に残る積層絶縁膜IFを薄くできるので、チップ分割が容易になる。このような構造のクラック防御窓23Aを形成するときは、このようなクラック防御窓23Aに対応するレジストパターン形状としてエッチングが行なわれる。
次に、図8及び図9を参照して、第3実施例によるクラック防御リング構造について説明する。
図8は、第3実施例のクラック防御リング構造を備えた半導体ウエハ101の概略的な厚さ方向断面図である。なお、第3実施例のクラック防御リング構造を備えた半導体ウエハ101の全体的な平面構造は、第1実施例のそれと同様である(図1参照)。第3実施例と第1実施例の違いは、クラック防御リングの構造である。
第1実施例のクラック防御リング105は、スクライブ領域103側の側面105pを平滑な面(基板表面に対して垂直な面)に形成した。一方、第3実施例のクラック防御リング105Aは、スクライブ領域103側の側面105Apを、階段状に形成して、上方ほど半導体チップ領域102側に近づくように、全体として傾斜させる。
第3実施例のクラック防御リング105Aも、第1実施例のクラック防御リング105と同様に、多層配線の形成工程を流用して形成される。ただし、第3実施例のクラック防御リング105Aでは、下側金属層のスクライブ領域103側の端に対し、その上に重ねられる上側金属層のスクライブ領域103側の端が半導体チップ領域102側に引き下がって配置されるようにして、順次金属層が積層される。
具体的には例えば、第1実施例を一部変更して、第3実施例のクラック防御リング105Aは、以下のように形成される。クラック防御リング105Aの第1コンタクト層1c〜第5コンタクト層5c、及び、第1配線層1w〜第5配線層5wの幅や高さは、第1実施例のクラック防御リング105のそれと同様とする。例えば、第1コンタクト層1c〜第5コンタクト層5cの幅はそれぞれ0.25μmであり、第1配線層1w〜第5配線層5wの幅は、例えばそれぞれ3μmである。
第1実施例と同様にして、第1層間絶縁膜f1に、第1コンタクト層1cが形成される。第1コンタクト層1c上に重ねられる第1配線層1wは、そのスクライブ領域103側の端が、第1コンタクト層1cのスクライブ領域103側の端から、第1コンタクト層1cの幅の最大半分(例えば約0.13μm以下)のずれ幅で、半導体チップ領域102側にずれて配置されるように形成される。
さらに、第1配線層1w上に重ねられる第2コンタクト層2cは、そのスクライブ領域103側の端が、第1配線層1wのスクライブ領域103側の端から、例えば第2コンタクト層2cの幅の最大半分(例えば約0.13μm以下)半導体チップ領域102側にずれて配置される。このような配置となるように、第2コンタクト層2cを埋め込むコンタクトホール2cが形成される。
以後、同様にして、コンタクト層上の配線層、及び配線層上のコンタクト層を、スクライブ領域103側の端を半導体チップ領域102側にずらしながら積層して、第3実施例のクラック防御リング105Aが形成される。
なお、第3実施例のクラック防御リング105Aは、下部よりも上部が、耐湿リング104側に寄っている。このため、必要に応じて、第3実施例のクラック防御リング105Aの最下層の第1コンタクト層1cは、第1実施例に比べて、耐湿リング104から離して配置される。さらに、コンタクト層1cの位置に応じて、クラック防御絶縁膜22が配置される。
また、第3実施例のクラック防御リング構造では、第1実施例と同様に、クラック防御窓23が、クラック防御リング105Aの最上層の配線層5wの上面内に収まるように形成される。
第1実施例のクラック防御リング105の側面105pは、平滑になるように設計され、理想的には完全に平らに仕上げられる。しかし、製造途中の各種誤差により、実際に作製される側面105pには、ある程度の凹凸が生じ得る。
第1実施例で(図3を参照して)比較例として述べたように、クラック防御リング105の側面105pに、下側金属層に重なる上側金属層の端部がスクライブ領域103側に大きく突き出した庇状部分があると、クラック防御リング105が破壊されやすい。
第3実施例のクラック防御リング105Aでは、スクライブ領域103側の側面105Apを、上方ほど半導体チップ領域102に近づくように、階段状に形成した。つまり、下側金属層に重なる上側金属層の外側側面を、半導体チップ領域102側に引き下がらせて配置した。これにより、製造途中で誤差が生じても、庇状部分が発生しにくくなり、クラック防御リング105Aの破壊が、より抑制される。
なお、側面105pを垂直とした第1実施例のクラック防御リング105の方が、側面105Apを傾斜させた第3実施例のクラック防御リング105Aよりも、クラック防御リング設置に必要な幅を狭くすることができる。
図9は、第3実施例のクラック防御リング構造を備えた半導体ウエハ101を、ダイシングソー201により切断している状態の概略的な厚さ方向断面図である。図3と同様に、クラック202が、ダイシングソー201近傍から半導体チップ領域102の方に、積層された層間絶縁膜同士の界面に沿って伝播する状況を示す。クラック202の伝播経路を矢印で示す。
第3実施例のクラック防御リング構造でも、第1実施例のクラック防御リング構造と同様に、クラック防御リング105Aの側面105Apに沿ってクラック202が伝播し、クラック防御窓23に到達して、クラック202が終端する。このようにして、半導体チップ領域102内部へのクラック202の侵入が抑制される。
次に、図10を参照して、第4実施例によるクラック防御リング構造について説明する。第4実施例は、第3実施例のような、傾斜した側面105Apを持つクラック防御リング105Aに対し、第2実施例のような、クラック防御リング105Aの側面105Apを露出する深さのクラック防御窓23Aを適用した構造である。
第4実施例のクラック防御リング構造は、クラック防御リング105Aを第3実施例と同様にして形成し、クラック防御窓23Aを第2実施例と同様にして形成することができる。なお、第2実施例で説明したように、クラック防御リング105Aの配線層の幅を、第3実施例よりも細く形成することができる。
なお、側面105Apが、上方から見てスクライブ領域103側に近づくように傾斜しているので、必要に応じて、充分に深い位置までクラック防御窓23Aの底が到達するように(つまり、側面105Apの上側を充分に露出させるために)、クラック防御窓23Aの幅を広げる(クラック防御窓23Aのスクライブ領域103側の側壁を、スクライブ領域103側に離す)ことができる。
第4実施例のクラック防御リング構造は、第3実施例で説明したように庇状部分が生じにくいことに加え、第2実施例で説明したようにクラックを早く終端させられる。
以上、第1〜第4の実施例では、アルミニウム配線を用いる回路製造技術を利用して、クラック防御リング構造を形成した。なお、以下、第5〜第9の実施例で説明するように、クラック防御リング構造は、銅配線を用いる回路製造技術を利用して形成することもできる。
次に、図11A〜図11Hを参照して、第5実施例によるクラック防御リング構造について説明する。なお、参照符号付与の煩雑さを避けるため、アルミニウム配線に係る第1実施例等の説明で用いた参照符号を、以下、銅配線に係る第5実施例等で重ねて用いることもある。
第5実施例は、第1実施例に対応する。つまり、平滑な側面105pを持つクラック防御リング105を、銅配線による多層配線の形成工程を流用して形成するものである。そして、クラック防御窓23は、クラック防御リングの最上層の金属層上に収まる幅で形成される。
第5実施例のクラック防御リング構造を備えた半導体ウエハ101の全体的な平面構造は、第1実施例のそれと同様である(図1参照)。図11A〜図11Hは、第5実施例のクラック防御リング構造を備えた半導体ウエハ101の主な製造工程を示す概略的な厚さ方向断面図である。図11Hが、半導体ウエハ101の完成状態を示す。
図11Aを参照する。シリコン基板21に、例えばSTIで、トランジスタTRの活性領域を画定するための素子分離絶縁膜22Tと、クラック防御絶縁膜22とを同時に形成する。素子分離絶縁膜22T及びクラック防御絶縁膜22の形成後、シリコン基板21にトランジスタTRを形成する。トランジスタTRの形成には、公知技術を適宜用いることができる。
次に、トランジスタTRを覆ってシリコン基板21上に、第1層間絶縁膜f1を形成する。第1層間絶縁膜f1は、例えば以下のようにして形成される。シリコン基板21上に窒化シリコン膜をCVDで厚さ30nm程度堆積し、窒化シリコン膜上にリンシリケートガラス(PSG)膜をCVDで厚さ700nm程度堆積する。そして、PSG膜の上面をCMPで平坦化して、第1層間絶縁膜f1が形成される。第1層間絶縁膜f1の厚さは、例えば450nm程度である。
次に、フォトリソグラフィ及びエッチングにより、第1層間絶縁膜f1に、配線、耐湿リング104、及びクラック防御リング105の第1コンタクト層を埋め込むコンタクトホール1cT、1cM、及び1cを形成する。
耐湿リング104の第1コンタクト層1cM、及び、クラック防御リング105の第1コンタクト層11cの幅は、それぞれ、例えば0.1μm程度である。
次に、第1層間絶縁膜f1上に、コンタクトホール1cT、1cM、及び1cの内面を覆って、Ti/TiN/W積層膜を形成する。このTi/TiN/W積層膜の、Ti膜は例えば厚さ10nm程度、TiN膜は例えば厚さ10nm程度で、スパッタリングで堆積される。W膜は例えば厚さ200nm程度で、CVDで堆積される。
次に、CMPにより、Ti/TiN/W積層膜の余分な部分を除去して第1層間絶縁膜f1の上面を露出させ、コンタクトホール1cT内、1cM内、及び1c内に、それぞれ、第1コンタクト層1cT、1cM、及び1cを残す。
図11Bを参照する。第2層間絶縁膜f2中の第1配線層1wT、1wM、及び1wは、周知のシングルダマシン工程で形成することができる。具体的には例えば、以下のように形成される。
炭化シリコン膜(厚さ30nm程度)、酸化炭化シリコン膜(厚さ130nm程度)、TEOSによる酸化シリコン膜(厚さ100nm程度)、窒化シリコン膜(厚さ30nm程度)を堆積する。窒化シリコン膜上にレジスト(トリレベル)を塗布し、レジスト(トリレベル)上にTEOSによる酸化シリコン膜(厚さ100nm程度)を堆積する。この酸化シリコン膜上に、第1配線層1w等に対応する配線溝形状で開口したレジストパターンを形成する。
このレジストパターンをマスクとして、その直下のTEOSによる酸化シリコン膜でハードマスクを形成する。次に、レジストパターンを除去する。このとき、開口内のトリレベルのレジストも同時に除去される。TEOSによる酸化シリコン膜及びその下のトリレベルのレジストをマスクとして、窒化シリコン膜、TEOSによる酸化シリコン膜、及び酸化炭化シリコン膜をエッチングする。なお、このエッチングで、TEOSによる酸化シリコン膜のハードマスクと、その下のトリレベルのレジストによるマスクが除去される。
さらに、窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、配線溝1w等の底に下層の第1コンタクト層1c等が露出する。配線溝1w等の形成された第2層間絶縁膜f2として、炭化シリコン膜、酸化炭化シリコン膜、及びTEOSによる酸化シリコン膜の積層部分が残る。
なお、耐湿リング104及びクラック防御リング105の配線層を埋め込む凹部も、多層配線の配線層を埋め込む凹部と同様に、配線溝と呼んでいる。また、配線溝と、そこに埋め込まれる配線層を、同一の参照符号で示すこととする。
配線溝1wMの幅、つまり、そこに埋め込まれる耐湿リング104の第1配線溝1wMの幅は、例えば4μm程度である。また、配線溝1wの幅、つまり、そこに埋め込まれるクラック防御リング105の第1配線溝1wの幅は、例えば3μm程度である。なお、以下、配線溝の幅と配線層の幅を区別せずに説明することがある。
第1実施例と同様に、クラック防御リング105の第1配線層1wは(つまり、配線溝1wは)、第1コンタクト層1cと、スクライブ領域103側の端が一致するように形成される。
次に、第2層間絶縁膜f2上に、第1配線溝1wT、1wM、及び1wの内面を覆って、バリアメタル膜として例えばTa膜をスパッタリングで堆積し、バリアメタル膜上に、銅のシード層をスパッタリングで堆積する。そして、シード層上に銅膜を電界めっきで形成する。
次に、CMPにより、銅膜、シード層、及びバリアメタル膜の余分な部分を除去して第2層間絶縁膜f2の上面を露出させ、配線溝1wT内、1wM内、及び1w内に、それぞれ、第1配線層1wT、1wM、及び1wを残す。
図11Cを参照する。第3層間絶縁膜f3中の第2コンタクト層2cT、2cM、及び2cと、第2配線層2wT、2wM、及び2wは、周知のデュアルダマシン工程で形成することができる。具体的には例えば、以下のように形成される。
炭化シリコン膜(厚さ60nm程度)、酸化炭化シリコン膜(厚さ450nm程度)、TEOSによる酸化シリコン膜(厚さ100nm程度)、窒化シリコン膜(厚さ30nm程度)を堆積する。窒化シリコン膜上に、第2コンタクト層2c等に対応するコンタクトホール形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、窒化シリコン膜、TEOSによる酸化シリコン膜、及び酸化炭化シリコン膜をエッチングする。
このレジストパターンを除去した後、レジスト(トリレベル)を塗布し、TEOSによる酸化シリコン膜(厚さ140nm程度)を堆積する。この酸化シリコン膜上に、第2配線層2w等に対応する配線溝形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、その直下のTEOSによる酸化シリコン膜でハードマスクを形成する。次に、レジストパターンを除去する。このとき、開口内のトリレベルのレジストも同時に除去される。TEOSによる酸化シリコン膜及びその下のトリレベルのレジストをマスクとして、窒化シリコン膜、TEOSによる酸化シリコン膜、及び酸化炭化シリコン膜の一部厚さをエッチングして、配線溝2w等が形成される。なお、このエッチングで、TEOSによる酸化シリコン膜のハードマスクと、その下のトリレベルのレジストによるマスクが除去される。
さらに、窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、コンタクトホール2c等の底に下層の第1配線層1w等が露出する。第2コンタクト層2c等及び第2配線層2w等の形成された第3層間絶縁膜f3として、炭化シリコン膜、酸化炭化シリコン膜、及びTEOSによる酸化シリコン膜の積層部分が残る。
クラック防御リング105の第2コンタクト層2c及び第2配線層2wは、第1配線層1wと、スクライブ領域103側の端が一致するように形成される。つまり、これに対応した配置で、コンタクトホール2c及び配線溝2wが形成される。そして、第1実施例と同様に、さらに上層のコンタクト層及び配線層も、スクライブ領域103側の端を一致させて、スクライブ領域103側の側面が平滑となるように形成される。
第3層間絶縁膜f3の上面からの配線溝2wT、2wM、及び2wの深さは、例えば、酸化炭化シリコン膜及びTEOSによる酸化シリコン膜の厚さの半分程度であり、275nm程度である。これに対応して、コンタクトホール2cT、2cM、及び2cの高さは、例えば335nm程度となる。
耐湿リング104及びクラック防御リング105の第2コンタクト層2cM及び2cの幅は、それぞれ、例えば0.13μm程度である。また、耐湿リング104の第2配線層2wMの幅は、例えば、第1配線層1wMと同様に、4μm程度である。クラック防御リング105の第2配線層2wの幅は、例えば、第1配線層1wと同様に、3μm程度である。耐湿リング104、クラック防御リング105の配線層の幅は、以後形成される第3配線層以上の層でも変わらない。
なお、先にコンタクトホールを形成し、後に配線溝を形成する技術を例示しているが、必要に応じて、先に配線溝を形成し、後にコンタクトホールを形成する技術を適用することもできる。
次に、第3層間絶縁膜f3上に、コンタクトホール2cT、2cM、及び2cの内面と、配線溝2wT、2wM、及び2wの内面とを覆って、バリアメタルとして例えばTa膜をスパッタリングで堆積し、バリアメタル膜上に、銅のシード層をスパッタリングで堆積する。そして、シード層上に銅膜を電界めっきで形成する。
次に、CMPにより、銅膜、シード層、及びバリアメタル膜の余分な部分を除去して第3層間絶縁膜f3の上面を露出させ、コンタクトホール2cT内、2cM内、及び2c内と、配線溝2wT内、2wM内、及び2w内に、第2コンタクト層2cT、2cM、及び2cと、第2配線層2wT、2wM、及び2wとを残す。
なお、デュアルダマシン工程では、コンタクト層とその上の配線層とが同時に形成されるが、説明を容易にするため、クラック防御リングの形成部材としては、これらのコンタクト層と配線層とを、別の金属層として扱うこととする。例えば、デュアルダマシンで同時形成されたコンタクト層と配線層とに対し、「コンタクト層上に配線層が積層された」というような表現をする場合もある。
以後、第3層間絶縁膜f3に第2コンタクト層及び第2配線層を形成した工程と同様な工程を繰り返して、第4〜第6層間絶縁膜f4〜f6に、それぞれ、第3コンタクト層3c等及び第3配線層3w等〜第5コンタクト層5c等及び第5配線層5w等を形成する。
そして、さらに、(図11D、図11Eを参照して説明するように)上層の層間絶縁膜f7〜f10に、同様にしてデュアルダマシン工程で、それぞれ、第6コンタクト層6c等及び第6配線層6w等〜第9コンタクト層9c等及び第9配線層9w等が形成される。ただし、コンタクト層の幅と高さ、及び配線層の高さが、下層と異なる。
図11Dを参照する。第7層間絶縁膜f7中の第6コンタクト層6cT、6cM、及び6cと、第6配線層6wT、6wM、及び6wは、例えば、以下のように形成される。
炭化シリコン膜(厚さ70nm程度)、酸化炭化シリコン膜(厚さ920nm程度)、TEOSによる酸化シリコン膜(厚さ30nm程度)、窒化シリコン膜(厚さ50nm程度)、及び酸化シリコン膜(厚さ10nm程度)を堆積する。酸化シリコン膜上に、第6コンタクト層6c等に対応するコンタクトホール形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、酸化シリコン膜、窒化シリコン膜、TEOSによる酸化シリコン膜、及び酸化炭化シリコン膜をエッチングする。
このレジストパターンを除去した後、レジスト(トリレベル)を塗布する。そして、レジスト(トリレベル)を、その下の酸化シリコン膜が露出するまでエッチバックした後、第6配線層6w等に対応する配線溝形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、酸化シリコン膜、窒化シリコン膜、TEOSによる酸化シリコン膜、及び酸化炭化シリコン膜の一部厚さをエッチングして、配線溝6w等が形成される。
この後、レジストパターンが除去され、さらに、酸化シリコン膜及び窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、コンタクトホール6c等の底に下層の第5配線層5w等が露出する。第6コンタクト層6c等及び第6配線層6w等の形成された第7層間絶縁膜f7として、炭化シリコン膜、酸化炭化シリコン膜、及びTEOSによる酸化シリコン膜の積層部分が残る。
第7層間絶縁膜f7の上面からの配線溝6wT、6wM、及び6wの深さは、例えば、酸化炭化シリコン膜及びTEOSによる酸化シリコン膜の厚さの半分程度であり、0.5μm程度である。これに対応して、コンタクトホール6cT、6cM、及び6cの高さは、例えば0.5μm程度である。耐湿リング104及びクラック防御リング105の第6コンタクト層6cM及び6cの幅は、それぞれ、例えば0.24μm程度である。
そして、銅めっきとCMPにより、第7層間絶縁膜f7のコンタクトホール内と配線溝内に、第6コンタクト層6cT、6cM、及び6cと、第6配線層6wT、6wM、及び6wとを形成する。
その後、第7層間絶縁膜f7に第6コンタクト層6cT、6cM、6c及び第6配線層6wT、6wM、6wを形成した工程と同様な工程を繰り返して、第8層間絶縁膜f8に第7コンタクト層7c等及び第7配線層7w等を形成する。
図11Eを参照する。第9層間絶縁膜f9中の第8コンタクト層8cT、8cM、及び8cと、第8配線層8wT、8wM、及び8wは、例えば、以下のように形成される。
炭化シリコン膜(厚さ70nm程度)、酸化シリコン膜(厚さ1500nm程度)、TEOSによる酸化シリコン膜(厚さ30nm程度)、窒化シリコン膜(厚さ50nm程度)を堆積する。窒化シリコン膜上に、第8コンタクト層8c等に対応するコンタクトホール形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、窒化シリコン膜、TEOSによる酸化シリコン膜、及びその下の酸化シリコン膜をエッチングする。
このレジストパターンを除去した後、レジスト(トリレベル)を塗布する。そして、レジスト(トリレベル)を、その下の窒化シリコン膜が露出するまでエッチバックした後、第8配線層8w等に対応する配線溝形状で開口したレジストパターンを形成する。このレジストパターンをマスクとして、窒化シリコン膜、TEOSによる酸化シリコン膜、及びその下の酸化シリコン膜の一部厚さをエッチングして、配線溝8w等が形成される。
この後、レジストパターンが除去され、さらに、窒化シリコン膜を除去するエッチングと同時に、炭化シリコン膜が抜かれて、コンタクトホール8c等の底に第7配線層7w等が露出する。第8コンタクト層8c等及び第8配線層8w等の形成された第9層間絶縁膜f9として、炭化シリコン膜、酸化シリコン膜、及びTEOSによる酸化シリコン膜の積層部分が残る。
第9層間絶縁膜f9の上面からの配線溝8wT、8wM、及び8wの深さは、例えば、炭化シリコン膜及び酸化シリコン膜の厚さの半分程度であり、0.8μm程度である。これに対応して、コンタクトホール8cT、8cM、及び8cの高さは、例えば0.8μm程度である。耐湿リング104及びクラック防御リング105の第8コンタクト層8cM及び8cの幅は、それぞれ、例えば0.38μm程度である。
そして、銅めっきとCMPにより、第9層間絶縁膜f9のコンタクトホール内と配線溝内に、第8コンタクト層8cT、8cM、及び8cと、第8配線層8wT、8wM、及び8wとを形成する。
その後、第9層間絶縁膜f9に第8コンタクト層8cT、8cM、8c及び第8配線層8wT、8wM、8wを形成した工程と同様な工程を繰り返して、第10層間絶縁膜f10に第9コンタクト層9c等及び第9配線層9w等を形成する。
図11Fを参照する。まず、第9配線層9wT、9wM、及び9wを覆って第10層間絶縁膜f10上に、第11層間絶縁膜f11を形成する。第11層間絶縁膜f11は、例えば以下のようにして形成される。第10層間絶縁膜f10上にCVDで炭化シリコン膜を厚さ70nm程度堆積し、この炭化シリコン膜上にCVDで酸化シリコン膜を厚さ1200nm程度堆積する。そして、この酸化シリコン膜の上面を厚さ300nm〜400nm程度CMPで研磨し、平坦化する。このようにして、例えば厚さ1μm程度の第11層間絶縁膜f11が形成される。
次に、フォトリソグラフィ及びエッチングにより、第11層間絶縁膜f11に、配線、耐湿リング104、及びクラック防御リング105の第10コンタクト層を埋め込むコンタクトホール10cT、10cM、及び10cを形成する。耐湿リング104及びクラック防御リング105の第10コンタクト層10cM及び10cの幅は、それぞれ、例えば0.48μm程度である。
そして、Ti膜等のバリアメタル膜及びW膜の堆積とCMPにより、コンタクトホール10cT、10cM、及び10c内に、第10コンタクト層10cT、10cM、及び10cを形成する。
図11Gを参照する。アルミニウム配線材料を堆積しパターニングして、最上層の金属層として、配線、耐湿リング104、及びクラック防御リング105の第10配線層10wT、10wM、及び10wを、厚さ1100nm程度に形成する。
図11Hを参照する。第10配線層10wT、10wM、及び10wを覆って、第11層間絶縁膜f11上に、カバー絶縁膜f12を形成する。カバー絶縁膜f12は、例えば、第11層間絶縁膜f11上にCVDで酸化シリコン膜を厚さ1400nm程度堆積し、この酸化シリコン膜上にCVDで窒化シリコンを厚さ500nm程度堆積して形成される。
次に、カバー絶縁膜f12に、フォトリソグラフィ及びエッチングにより、多層配線の配線層10wを露出するコンタクト窓23T、及び、クラック防御リング105の配線層10wを露出するクラック防御窓23を形成する。なお、第1実施例と同様に、必要に応じて、カバー絶縁膜f12の上に、ポリイミド等の絶縁膜24が形成される。
第5実施例のクラック防御窓23は、第1実施例と同様に、配線層10wの幅内に収まるものである。第5実施例のクラック防御窓23の幅は、例えば1μm〜3μm(典型的には1.5μm)である。
第5実施例のクラック防御リング構造の機能は、図3、図4を参照して説明した第1実施例のクラック防御リング構造の機能と同様である。
以上のようにして、第5実施例のクラック防御リング構造を備えた半導体ウエハ101が形成される。なお、多層配線の層数、つまり、クラック防御リングを形成する金属層の層数は、半導体チップの品種に応じて、適宜変更することができる。
次に、図12を参照して、第6実施例のクラック防御リング構造について説明する。第6実施例は、第2実施例に対応する。つまり、第5実施例のクラック防御リング構造において、クラック防御窓23Aを、第2実施例と同様に、クラック防御リング105の側面105pが露出する深さに深く形成したものである。なお、図12に示すクラック防御窓23Aの例では、カバー絶縁膜f12と第11層間絶縁膜f11と第10層間絶縁膜f10とがエッチングされている。
第6実施例のクラック防御窓23Aは、第2実施例のクラック防御窓23Aと同様にして形成することができる。第6実施例のクラック防御窓23の幅は、例えば1μm〜4μm(典型的には2μm)である。
また、第2実施例と同様に、第6実施例のクラック防御リング構造は、配線層1w〜10wの幅を、第5実施例のそれよりも細く形成できる。第6実施例の配線層1w〜10wの幅は、それぞれ、例えば1μm〜4μm程度(典型的には1.5μm程度)である。第6実施例のクラック防御リング構造の機能は、図7を参照して説明した第2実施例のクラック防御リング構造の機能と同様である。なお、第2実施例の変形例と同様に、クラック防御窓23Aを、スクライブ領域103の全幅に亘るものとしてもよい。
次に、図13を参照して、第7実施例のクラック防御リング構造について説明する。第7実施例は、第3実施例に対応する。つまり、クラック防御リング105Aの側面105Apを、全体として、上方ほど半導体チップ領域102側に近づくように傾斜させる。第7実施例のクラック防御リング105Aは、第5実施例のクラック防御リング105の作製方法を一部変更して、作製することができる。
ただし、第7実施例のクラック防御リング105Aは、中間の高さ部分で、デュアルダマシン工程で形成した金属層を含む。デュアルダマシン工程で形成するとき、コンタクト層上に形成される配線層のスクライブ領域103側の端は、このコンタクト層のスクライブ領域103側の端よりも半導体チップ領域102側に配置されることはない。
従って、庇状部分が形成されないようにするとき、デュアルダマシン工程で同時形成されるコンタクト層と配線層は、スクライブ領域103側の端が揃っているのが最も好ましいこととなる。
第3実施例と異なり、第7実施例は、デュアルダマシン工程で同時形成されるコンタクト層と配線層は、スクライブ領域103側の端を揃える。そして、あるデュアルダマシン工程で形成された配線層の上に、その次のデュアルダマシン工程で形成されるコンタクト層を、半導体チップ領域102側にずらして配置する。ずらし幅は、例えば、配線層上に形成されるこのコンタクト層の幅の半分以下とする。
コンタクト層や配線層を単層でパターニングし形成する工程の部分では、第3実施例と同様に、コンタクト層上の配線層をずらして、傾斜した側面105Apを形成することができる。なお、このような工程の部分でも、コンタクト層とこの上の配線層のスクライブ領域103側の端を揃えるようにすることもできる。第7実施例のクラック防御リング構造の機能は、図9を参照して説明した第3実施例のクラック防御リング構造の機能と同様である。
次に、図14を参照して、第8実施例によるクラック防御リング構造について説明する。第8実施例は、第4実施例に対応し、クラック防御リング105Aの傾斜側面105Apを露出する深さのクラック防御窓23Aを形成した構造である。
第8実施例のクラック防御リング構造は、クラック防御リング105Aを第7実施例と同様にして形成し、クラック防御窓23Aを第6実施例と同様にして形成することができる。第8実施例のクラック防御リング構造の機能は、第4実施例のクラック防御リング構造の機能と同様である。
以上、第1〜第8の実施例では、側面が平滑(第1、第2、第5、第6実施例)または側面が階段状に傾斜した(第3、第4、第7、第8実施例)クラック防御リングについて説明した。第1〜第4実施例が、アルミニウム配線技術を用いるものであり、第5〜第8実施例が、銅配線技術を用いるものである。
第3実施例の説明で触れたように、設計上は平滑な側面としても(第1、第2、第5、第6実施例参照)、製造途中の誤差により、実際に作製されるクラック防御リングの側面には凹凸が生じる可能性がある。
つまり、図16に示すように、側面105pに、誤差分の突き出し幅weを持った庇状部分が形成されうる。ここで、誤差が最大でどの程度となるか見積もる。
まず、アルミニウム配線技術を用いた場合の誤差について考察する(例えば第2実施例参照)。誤差の要素として、線幅ばらつきと、位置合わせばらつきとが挙げられる。位置合わせばらつきを決める許容位置ずれ量は、使用するテクノロジにより異なる。ここでは、0.18μmテクノロジを想定する。
線幅ばらつきとして、配線層幅のばらつきと、コンタクト層幅のばらつきとがある。配線層幅のばらつきは、配線層幅を1.5μmとしたとき、両側で最大20%程度(片側で最大10%程度)と見積もられる。ここでは片側が問題となるので、0.15μm程度となる。一方、コンタクト層幅のばらつきは、コンタクト層幅を0.3μmとしたとき、両側で最大15%程度(片側で最大7.5%程度)と見積もられる。ここでは片側が問題となるので、0.0225μm程度となる。
位置合わせばらつきを、配線層の下層コンタクト層に対する許容位置ずれ量として見積もる。許容位置ずれ量は、0.18μmテクノロジにおいて、最大の許容値として0.15μmとなる。
これらのばらつきを単純に加算すると、配線層幅ばらつき0.15μm+コンタクト層幅ばらつき0.0225μm+位置合わせばらつき0.15μm=0.3225μmとなる。ただし、これらのばらつきが同時に発生する可能性は低いので、それぞれのばらつきの2乗和のルートを取った値である0.21μm程度の方が、より妥当な見積もりと考えられる。
従って、図16に示すように、例えばコンタクト層nc上に積層された配線層nwに誤差で生じた庇状部分の突き出し幅weは、最大で0.21μm程度と見積もられる。一方、コンタクト層ncの高さ(厚さ)tcは、例えば460nm程度である。
下側金属層とこの上に積層された上側金属層の積層部側面の平滑さを見積もる尺度として、例えば、下側金属層の高さ(厚さ)tに対する、上側金属層の庇状部分の突き出し幅wの比w/tを採用することができる。理想的に平滑な場合は、w=0なので、平滑さ尺度w/tが0となる。
ここで考えている例では、コンタクト層ncの高さtc=460nmに対し、突き出し幅weが210nmなので、最大の誤差が生じている場合の平滑さ尺度w/tは、210nm/460nm=0.46程度と見積もられる。
次に、銅配線技術を用いた場合の誤差について考察する(例えば第6実施例参照)。誤差の要素はアルミニウム配線の場合と同様である。位置合わせばらつきに関し、90nmテクノロジを想定し、許容位置ずれ量が最も大きい最上層部について考察する。
配線層幅のばらつきは、配線層幅を1.5μmとしたとき、両側で最大20%程度(片側で最大10%程度)と見積もられる。ここでは片側が問題となるので、0.15μm程度となる。一方、コンタクト層幅を0.4μmとしたとき、コンタクト層幅のばらつきは、両側で最大15%程度(片側で最大7.5%程度)と見積もられる。ここでは片側が問題となるので、0.03μm程度となる。
位置合わせばらつきを、配線層の下層コンタクト層に対する許容位置ずれ量として見積もる。許容位置ずれ量は、90nmテクノロジにおいて、(0.18μmテクノロジより緩和された)0.3μmとなる。
これらのばらつきを単純に加算すると、配線層幅ばらつき0.15μm+コンタクト層ばらつき0.03μm+位置合わせばらつき0.3μm=0.48μmとなる。ただし、これらのばらつきが同時に発生する可能性は低いので、これらのばらつきの2乗和のルートを取った値である0.34μm程度の方が、より妥当な見積もりと考えられる。
従って、図16に示すように、例えばコンタクト層nc上に積層された配線層nwに誤差で生じた庇状部分の突き出し幅weは、最大で0.34μm程度と見積もられる。一方、コンタクト層ncの高さ(厚さ)tcは、例えば1μm程度である。この場合、最大の誤差が生じている場合の平滑さ尺度w/tは、0.34μm/1μm=0.34と見積もられる。
平滑さ尺度w/tが1より小さければ、側面に庇状部分が形成されたとしても、クラック防御リング破壊の抑制効果は、ある程度は得られるであろう。平滑さ尺度w/tは、1/2以下となっていることがより好ましい。平滑さ尺度が0(つまり、積層金属層の外側側面が揃っている状態)であれば、さらに好ましい。
なお、上方ほど半導体チップ領域側に側面を傾斜させる場合でも(第3、第4、第7、第8実施例参照)、製造途中の誤差により、実際に作製されたクラック防御リングの側面に庇状部分が生じる可能性はないわけではない。
このような場合、庇状部分が生じている部分だけ見ると、局所的には、側面がスクライブ領域側に傾斜しているようにも見える。しかし、クラック防御リングの下部から上部までを全体的に見れば誤差が均されて(つまり、全体として)、クラック防御リングの側面は、上方ほど半導体チップ領域側に傾斜しているといえる。
なお、平滑な側面、つまり垂直な側面を形成する場合に(第1、第2、第5、第6実施例参照)、誤差による凹凸が生じていても、クラック防御リングの下部から上部までを全体的に見れば誤差が均されて(つまり、全体として)、クラック防御リングの側面は、基板表面に対して垂直に形成されているといえる。
以上の第1〜第8の実施例およびそれらに係る考察をまとめると、金属層が積層されて形成されたクラック防御リング(金属リング)は、クラック伝播に起因する破壊を抑制するために、ある下側金属層と、下側金属層上に重なる上側金属層について、以下のような重なり条件を満たしていることが特に望ましいといえる。
上側金属層は、半導体チップ領域外側の側面が、下側金属層の半導体チップ領域外側の側面と揃っている(平面視上一致している)か、または、下側金属層の半導体チップ領域外側の側面に対して半導体チップ領域内側に位置して(引き下がって)いるように、下側金属層上に重なっていることが望ましい。
次に、図15を参照して、さらに、第9実施例によるクラック防御リング構造について説明する。第9実施例は、第6実施例を一部変更したものである。第6実施例との違いは、クラック防御窓の構造である。そして、クラック防御窓の構造を変えるために、最上層の第10配線層の配置を変えている。
より詳しく説明すると、第9実施例では、第10コンタクト層10cの上に、第10配線層10wAを、積極的に庇状部分PPができるように積層している。ただし、突き出し幅は、上述の平滑さ尺度が、出来上がり時に1より小さくなるようになることが望ましい。
庇状部分PPがあることにより、クラック防御窓23Bを形成するエッチング時に、庇状部分PPの下の層間絶縁膜がエッチングされない。クラック防御窓23Bは、スクライブ領域103側で、クラック防御リング105の途中の高さまでの深さに形成されるが、庇状部分PP直下の層間絶縁膜はエッチングされないので、第10コンタクト層10c以下の部分の側面105が、クラック防御窓23B内に露出しない。
第6実施例では、クラック防御窓23A内に、クラック防御リング105の側面105pの銅層が露出する。クラック防御窓23Aを形成するエッチングに用いるチャンバが、銅層の加工と併用できるものであれば、銅層が露出しても特に問題はない。しかし、チャンバ内の銅汚染が望ましくない場合等、銅層の露出が望ましくない場合もある。そのような場合は、第9実施例のように、銅層を露出させないクラック防御窓23Bを形成することができる。なお、その他、何らかの理由で最上層10wAより下の部分の側面105pを露出させたくない場合も、このような構造を適用することができる。
なお、出来上がり時に庇状部分PPを確実に形成するには、第10配線層10wAの設計時の突き出し幅をある程度大きく設定しておくのがよい。ここで、突き出し幅の設定値を見積もる。この例では、クラック防御窓23B内で、第10配線層10wAより下の、第11層間絶縁膜f11と第10層間絶縁膜f10とがエッチングされている。つまり、第10コンタクト層10cと、第9配線層9wと、第9コンタクト層9cの側面が露出しないようにしたい。
90nmテクノロジを想定し、第10配線層10wAの下層コンタクト層10cに対する位置ずれ許容の最大値が0.3μm、第10コンタクト層10cの下層配線層9wに対する位置ずれ許容の最大値が0.1μm、第9配線層9wの下層コンタクト層9cに対する位置ずれ許容の最大値が0.065μmとしたとき、最上層配線層10wAの2層下のコンタクト層に対する最大の位置合わせばらつきは(許容位置ずれ量は)、0.3μm、0.1μm、0.065μmの各々を2乗して足した和の平方根を取って、0.33μmと見積もられる。
一方、線幅ばらつきは、第10配線層10w及び第9配線層9wに対し、それぞれ最大で0.15μmと見積もられる。第9コンタクト層9cは、配線層9w、10wより細いので、その線幅ばらつきが配線層9w、10wの線幅ばらつき内に収まると考えると、最大の線幅ばらつきは、0.15μm、0.15μmの各々を2乗して足した和の平方根を取って、0.21μmと見積もられる。
従って、庇状部分PPを確実に形成するという観点からは、例えば、位置合わせばらつき0.33μmと線幅ばらつき0.21μmの各々を2乗して足した和の平方根を取って得られる0.4μm以上を、突き出し幅として設定する。ただし、出来上がりの突き出し幅は小さくしたいので、例えば、突き出し幅の設定値を0.4μmとする。
第10配線層10wAで形成された庇状部分PPの突き出し幅が0.4μmであり、第9コンタクト層9cの高さが例えば1μmであるとすると、平滑さ尺度は0.4μm/1μm=0.4となり、1よりは小さくなっている。
第9実施例のクラック防御リング構造も、クラック防御窓23Bは、クラック防御リング105の途中の高さまでに深く形成されている。クラック防御窓23Bは、クラック防御リング105の側面105pを露出しないものの、側面105pのごく近くに形成されているので、第6実施例と同様に、クラックを導いて早く終端させる効果がある。
クラック防御リングを複数並べて多重に配置し、クラックに対する防御性をさらに高めることも有効と考えられる。
次に、図17を参照して、第10実施例によるクラック防御リング構造について説明する。第10実施例は、2重のクラック防御リング105A1及び105A2を形成した構造である。
第4実施例と同様に、クラック防御リング105A1及び105A2は、アルミニウム配線技術を用いて形成し、外側側面を傾斜させ、クラック防御窓23Aは、内側クラック防御リング105A1の外側側面を露出する。
外側クラック防御リング105A2は、内側クラック防御リング105A1を囲み、内側クラック防御リング105A1より低く形成されており、この例では、第4配線層4wまでの高さに形成されている。外側クラック防御リング105A2は、内側クラック防御リング105A1と同時に形成することができる。
クラック防御窓23Aは、スクライブ領域103の全幅に亘る幅に形成されており、スクライブ領域103に残る積層絶縁膜IFを薄くして、チップ分割を容易にしている。
クラック防御窓23Aの底に、外側クラック防御リング105A2の上部が、この例では第4配線層4wが、露出している。これにより、スクライブセンター103c側から伝わったクラックを、外側クラック防御リング105A2の外側側面に沿って伝播させ、クラック防御窓23Aの底に到達させて終端させることができる。
外側クラック防御リング105A2を、内側クラック防御リング105A1よりも低く形成することにより、クラック防御窓23Aの底からの外側クラック防御リング105A2の突き出し高さが抑制される。これにより、外側クラック防御リング105A2の突き出し部分が剥がれてゴミとなることを抑制できる。
クラック防御絶縁膜22は、スクライブ領域103側(外側)の端を、外側クラック防御リング105A2の最下層の金属層の外側の端よりも、外側にして配置される。
本実施例では、また、内側クラック防御リング105A1の最下層の金属層の内側に、クラック防御絶縁膜22と同時に形成される絶縁膜22Aが配置されている。絶縁膜22Aと、クラック防御絶縁膜22との間に、クラック防御リング105A1及び105A2の配置される領域21Aが画定される。
第10実施例は、クラック防御リング105A1及び105A2を、アルミニウム配線技術を用いて形成する。例えば、第1実施例において図2Cを参照して説明したように、Ti/TiN/W積層膜でコンタクト層を形成し、コンタクト層上にTi/TiN/Al/Ti/TiN積層膜を形成し、これをパターニングして配線層を形成する。
配線層のパターニングは、Ti/TiN/Al/Ti/TiN積層膜上に配線層形状のレジストパターンを形成し、レジストパターンをマスクとして、Ti/TiN/Al/Ti/TiN積層膜をエッチングして行われる。アルミニウム配線層をパターニングするエッチングとして、例えば、Cl2、BCl3、Ar及びCHF3の混合ガスによるドライエッチングが用いられる。エッチング後、例えば、ACTを用いた薬液処理で、レジストパターンが除去される。
本実施例では、外側側面が傾斜したクラック防御リングを形成している。第3実施例で説明したように、配線層は、コンタクト層上に、半導体チップ領域102側に引き下がって積層される。これにより、平面視上、配線層の外側に、直下のコンタクト層の上面が露出した構造が形成される。なお、外側側面が平滑なクラック防御リングを形成する場合でも、位置ずれに起因して、配線層の外側に、コンタクト層の上面が露出することはあろう。
シリコン基板21が、例えばp型基板であるとする。図17に示すトランジスタTR等、半導体素子を形成する工程に伴い、基板21にn型不純物及びp型不純物が注入される。このような不純物注入に起因して、クラック防御リング105A1や105A2の、最下層の金属層の下方領域21Aにpn接合が形成されると、以下のような不具合を招く。
アルミニウム配線層をパターニングするドライエッチングに起因して、配線層が正に帯電する。不純物注入に起因して、クラック防御リングの下方領域21Aにn型領域が形成されていると、基板がp型なので、表面側がn型で内部側がp型のpn接合が形成される。配線層に溜まった正電荷は、このpn接合に逆バイアスを加えるので、配線層中の正電荷は、基板21に流れずにそのまま溜まることとなる。
そして、配線層に正電荷が溜まったまま、配線層上のマスクを除去する薬液処理を行うと、配線層と基板とが電極となって電池が形成され、露出したタングステンコンタクト層が溶け出してしまう。
そこで、本実施例では、クラック防御リング下方領域21Aへの不純物注入を制御して、クラック防御リング下方領域21Aにpn接合を形成させない。例えば、以下のような不純物注入が行なわれる。
p型ウェル形成時は、p型ウェル形成領域を露出するレジストパターンを用いて、例えば、Bが、加速エネルギ300keV、ドーズ量3.0×1013cm−2、ティルト角0°で注入される。
n型MOSトランジスタのチャネル形成時は、n型MOSトランジスタのチャネル形成領域を露出するレジストパターンを用いて、例えば、Bが、加速エネルギ30keV、ドーズ量8.5×1012cm−2、ティルト角7°で注入される。
p型MOSトランジスタの低ドープドレイン(LDD)形成時は、p型MOSトランジスタのLDD形成領域を露出するレジストパターンを用いて、例えばBF2が、加速エネルギ5keV、ドーズ量3.0×1014cm−2、ティルト角0°で注入される。なお、複数種類の閾値電圧Vthを持つトランジスタを形成する場合には、例えば、さらに、BF2が、加速エネルギ80keV、ドーズ量4.5×1013cm−2、ティルト角0°で打ち足される。
p型MOSトランジスタのソース/ドレイン形成時は、p型MOSトランジスタのソース/ドレイン形成領域を露出するレジストパターンを用いて、例えば、Bが、加速エネルギ5keV、ドーズ量2.0×1015cm−2、ティルト角0°で、Fが、加速エネルギ8keV、ドーズ量4×1014cm−2、ティルト角0°で注入される。
このような、p型不純物、つまり基板と同じ導電型の不純物が注入される工程では、クラック防御リング下方領域21Aも露出するレジストパターンとし、クラック防御リング下方領域21Aへの不純物注入も行なう。
一方、n型ウェルや、p型MOSトランジスタのチャネルや、n型MOSトランジスタの低ドープドレイン(LDD)や、n型MOSトランジスタのソース/ドレインを形成するための、n型不純物、つまり基板と逆導電型の不純物が注入される工程では、クラック防御リング下方領域21Aを覆うレジストパターンを形成し、クラック防御リング下方領域21Aへの不純物注入を行なわない。
クラック防御リング下方領域21Aを覆う部分のレジストパターンは、例えば、一端が絶縁膜22Aの幅内に配置され、他端がクラック防御絶縁膜22の幅内に配置されるように、形成することができる。
このように、クラック防御リング下方領域21Aに、基板と同じ導電型の不純物を注入することにより、クラック防御リングの下方にpn接合が形成されることを抑制でき、クラック防御リングに生じた電荷を、基板に流しやすくなる。よって、クラック防御リングの帯電に起因する不具合が抑制できる。なお、クラック防御リングの下方領域に、最終的にpn接合が形成されないのであれば、基板と逆導電型の不純物を注入してもよい。
次に、図18を参照して、第10実施例の変形例によるクラック防御リング構造について説明する。本変形例は、クラック防御窓23Aの幅が、スクライブ領域103の全幅に亘るものではなく、クラック防御窓23Aよりスクライブセンター103c側に、層間絶縁膜f5及びf6が残っている構造である。ただし、外側クラック防御リング105A2の上面が露出する程度に、クラック防御窓23Aの幅は広い。
次に、図19を参照して、第11実施例によるクラック防御リング構造について説明する。第11実施例は、第10実施例のクラック防御リング構造を、銅配線形成技術を用いる場合に適用したものである。
なお、第11実施例では、外側クラック防御リング105A2が第8配線層8wまでの高さに形成されており、クラック防御窓23Aの底に、第8配線層8wの上面が露出している。
銅配線形成技術を用いる場合でも、配線構造の最上部分では、タングステンを用いたコンタクト層10c上に、アルミニウムを用いた配線層10wを形成している。従って、特に、アルミニウム配線層10wまで積層した内側クラック防御リング105A1について、クラック防御リング下方領域21Aにpn接合が形成されないことが好ましい。
次に、図20を参照して、第11実施例の変形例によるクラック防御リング構造について説明する。本変形例は、第10実施例の変形例のクラック防御リング構造を、銅配線形成技術を用いる場合に適用したものである。
以上説明したように、第1〜第11実施例のクラック防御リング構造により、半導体ウエハの切断時に発生するクラックが、半導体チップ領域内部に伝播することを抑制できる。
なお、クラック防御リングは、分割された各半導体チップの縁部に残る。クラックによりスクライブ領域側の層間絶縁膜が剥がれた部分では、半導体チップの端面に、クラック防御リングの側面が露出することとなる。
なお、クラック防御リングの内側に耐湿リングが形成された実施例について説明したが、クラック防御リングに耐湿リングを兼ねさせることにより、クラック防御リングの内側の耐湿リングを省くことも可能と考えられる。
なお、クラック防御リングの他に、耐湿リングを形成する場合、実施例で説明した構造の耐湿リングに限らず、公知の他の構造のものを適宜形成することができる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
以上説明した第1〜第11の実施例を含む実施形態に関し、さらに以下の付記を開示する。
(付記1)
半導体素子が形成された第1半導体チップ領域と、
半導体素子が形成された第2半導体チップ領域と、
前記第1半導体チップ領域と第2半導体チップ領域との間に挟まれたスクライブ領域とを有し、
前記第1半導体チップ領域は、前記第1半導体チップ領域に形成された半導体素子を囲む第1金属リングを含み、
前記第1金属リングは、下側金属層と下側金属層上に重なる上側金属層とを含む複数の金属層で形成され、上側金属層の前記第1半導体チップ領域外側の側面が、下側金属層の前記外側の側面と揃っているか、または、下側金属層の前記外側の側面に対して前記第1半導体チップ領域内側に位置しているように、下側金属層上に上側金属層が重なっている半導体ウエハ。
(付記2)
さらに、
前記第1金属リングの最上層の金属層を覆うカバー絶縁膜と、
前記カバー絶縁膜に形成され、前記最上層の金属層の上面を露出した開口と
を有する付記1に記載の半導体ウエハ。
(付記3)
前記開口は、前記最上層の金属層の上面より前記外側にはみ出し、はみ出した部分の深さが、前記第1金属リングの途中の高さに達する付記2に記載の半導体ウエハ。
(付記4)
前記開口は、前記スクライブ領域の全幅に亘る付記3に記載の半導体ウエハ。
(付記5)
前記開口の、前記はみ出した部分の内部に、前記第1金属リングの側面が露出している付記3または4に記載の半導体ウエハ。
(付記6)
前記半導体ウエハは半導体基板を含み、さらに、前記半導体基板の深さ方向に入り込んで、前記第1金属リングの高さ方向下方に配置された金属リング下方絶縁膜を有し、
前記金属リング下方絶縁膜の前記外側の端が、前記第1金属リングの最下層の金属層の前記外側の端よりも、前記外側に配置されている付記1〜5のいずれか1つに記載の半導体ウエハ。
(付記7)
前記半導体ウエハは半導体基板を含み、前記第1金属リングは、前記半導体基板上方に形成されており、
前記第1金属リングの前記第1半導体チップ領域外側の側面が、全体として、前記半導体基板の表面に対して垂直に形成されている付記1〜6のいずれか1つに記載の半導体ウエハ。
(付記8)
前記第1金属リングの前記第1半導体チップ領域外側の側面が、全体として、上方ほど前記第1半導体チップ領域内側に傾斜している付記1〜6のいずれか1つに記載の半導体ウエハ。
(付記9)
さらに、
前記第1半導体チップ領域は、前記第1金属リングを囲み、前記第1金属リングより低い第2金属リングを含み、
前記第2金属リングは、下側金属層と下側金属層上に重なる上側金属層とを含む複数の金属層で形成され、上側金属層の前記第1半導体チップ領域外側の側面が、下側金属層の前記外側の側面と揃っているか、または、下側金属層の前記外側の側面に対して前記第1半導体チップ領域内側に位置しているように、下側金属層上に上側金属層が重なっている付記1〜8のいずれか1項に記載の半導体ウエハ。
(付記10)
前記開口の前記はみ出した部分の底に、前記第2金属リングが露出する付記3に従属する付記9に記載の半導体ウエハ。
(付記11)
前記半導体ウエハは、第1導電型の半導体基板を含み、前記第1金属リングの最下層の金属層は、前記半導体基板上に形成され、
前記半導体基板の、前記第1金属リングの最下層の金属層の下方領域に、前記第1導電型の不純物が注入されている付記1〜10のいずれか1項に記載の半導体ウエハ。
(付記12)
前記第1金属リングの下側金属層は、タングステンを含む金属層であり、前記第1金属リングの上側金属層は、アルミを含む金属層である付記11に記載の半導体ウエハ。
(付記13)
前記第1金属リングの下側金属層及び上側金属層は、銅を含む層で形成され、デュアルダマシンで形成された付記1〜10のいずれか1つに記載の半導体ウエハ。
(付記14)
前記第1金属リングは、積層絶縁膜中に形成されている付記1〜13のいずれか1つに記載の半導体ウエハ。
(付記15)
さらに、前記第1金属リングの内側に、前記半導体素子に電気的に接続する多層配線が形成されている付記1〜14のいずれか1つに記載の半導体ウエハ。
(付記16)
前記スクライブ領域に、モニタ回路が形成された付記1〜15のいずれか1つに記載の半導体ウエハ。
(付記17)
半導体素子の形成された半導体チップであって、前記半導体素子を囲む金属リングを含み、
前記金属リングは、下側金属層と前記下側金属層上に重なる上側金属層とを含む複数の金属層で形成され、
前記上側金属層の前記半導体チップ外側の側面が、前記下側金属層の前記外側の側面と揃っているか、または、前記下側金属層の前記外側の側面に対して前記半導体チップ内側に位置しているように、前記下側金属層上に前記上側金属層が重なっている半導体チップ。
(付記18)
半導体ウエハの製造方法であって、
半導体基板の半導体チップ領域内に半導体素子を形成する工程と、
前記半導体素子に電気的に接続する配線用の金属層を積層して多層配線を形成するとともに、前記半導体素子を囲む金属層を積層して第1金属リングを形成する工程と
を有し、
前記第1金属リングを形成する工程は、上側金属層の前記半導体チップ領域外側の側面が、下側金属層の前記外側の側面と揃うか、または、下側金属層の前記外側の側面に対して前記半導体チップ領域内側に位置するように、下側金属層上に上側金属層を重ねる半導体ウエハの製造方法。
(付記19)
さらに、
前記多層配線の最上層の金属層及び前記第1金属リングの最上層の金属層を覆うカバー絶縁膜を形成する工程と、
前記多層配線の最上層の金属層上面を露出するコンタクト窓を形成するとともに、前記第1金属リングの最上層の金属層上面を底に露出する開口を形成するように、前記カバー絶縁膜をエッチングする工程と
を有する付記18に記載の半導体ウエハの製造方法。
(付記20)
前記カバー絶縁膜をエッチングする工程は、前記開口を、前記最上層の金属層の上面より前記外側にはみ出すように配置し、はみ出した部分の深さが、前記第1金属リングの途中の高さに達するまでエッチングを行なう付記15に記載の半導体ウエハの製造方法。
(付記21)
さらに、前記半導体基板に、前記半導体素子の素子分離を行う素子分離絶縁膜、及び金属リング下方絶縁膜を、前記半導体基板の深さ方向に入り込んで形成する工程を有し、
前記第1金属リングを形成する工程は、前記金属リング下方絶縁膜の前記半導体チップ領域外側の端が、前記第1金属リングの最下層の金属層の前記外側の端よりも前記外側に配置されるようにして、前記金属リング下方絶縁膜の高さ方向上方に、前記第1金属リングの最下層の金属層を形成する工程を含む付記18〜20のいずれか1つに記載の半導体ウエハの製造方法。
(付記22)
前記多層配線を形成するとともに前記第1金属リングを形成する工程は、前記第1金属リングを囲み前記第1金属リングより低い第2金属リングも形成し、
前記第2金属リングを形成する工程は、上側金属層の前記半導体チップ領域外側の側面が、下側金属層の前記外側の側面と揃うか、または、下側金属層の前記外側の側面に対して前記半導体チップ領域内側に位置するように、下側金属層上に上側金属層を重ねる付記18〜21のいずれか1つに記載の半導体ウエハの製造方法。
(付記23)
前記カバー絶縁膜をエッチングする工程は、前記はみ出した部分の底に、前記第2金属リングが露出するようにエッチングを行う付記20に従属する付記22に記載の半導体ウエハの製造方法。
(付記24)
前記半導体基板は、第1導電型であり、
前記半導体素子を形成する工程は、前記半導体基板の、前記第1金属リングの最下層の金属層が配置される領域に、前記第1導電型の不純物を注入する工程を含む付記18〜23のいずれか1つに記載の半導体ウエハの製造方法。
(付記25)
前記第1金属リングを形成する工程は、下側金属層を、タングステンを含む金属層で形成し、上側金属層を、アルミニウムを含む金属層で形成する付記24に記載の半導体ウエハの製造方法。
(付記26)
前記第1金属リングを形成する工程は、アルミニウムを含む金属層を、マスクを用いてドライエッチングでパターニングし、前記マスクを薬液処理で除去して、上側金属層を形成する付記25に記載の半導体ウエハの製造方法。
(付記27)
前記第1金属リングを形成する工程は、
積層される複数の前記金属層の少なくとも一部の層を銅層で形成するものであり、
前記多層配線におけるコンタクト層に対応する第1下側金属層、及び、第1下側金属層に重なり前記多層配線における配線層に対応する第1上側金属層を銅層で同時形成する第1デュアルダマシン工程であって、第1上側金属層の前記半導体チップ領域外側の側面が、第1下側金属層の前記外側の側面と揃うように、第1下側金属層上に第1上側金属層を重ねる第1デュアルダマシン工程と、
第1デュアルダマシン工程に引き続き行われ、前記多層配線におけるコンタクト層に対応する第2下側金属層、及び、第2下側金属層に重なり前記多層配線における配線層に対応する第2上側金属層を銅層で同時形成する第2デュアルダマシン工程であって、第2下側金属層の前記半導体チップ領域外側の側面が、前記第1上側金属層の前記外側の側面に対して前記半導体チップ領域内側に位置するように、前記第1上側金属層上に第2下側金属層を重ねるとともに、第2上側金属層の前記半導体チップ領域外側の側面が、第2下側金属層の前記外側の側面と揃うように、第2下側金属層上に第2上側金属層を重ねる第2デュアルダマシン工程と
を含む付記18〜26のいずれか1つに記載の半導体ウエハの製造方法。