JP2016019418A

JP2016019418A - 駆動装置

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Publication number: JP2016019418A
Application number: JP2014142438A
Authority: JP
Inventors: 健治小宮; Kenji Komiya
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2014-07-10
Filing date: 2014-07-10
Publication date: 2016-02-01
Anticipated expiration: 2034-07-10
Also published as: US20170126210A1; CN106664005A; JP6256230B2; WO2016006176A1

Abstract

【課題】より簡素な構成で、スイッチングの高速化と出力電流のリンギング抑制を両立する駆動装置を提供する。【解決手段】この駆動装置は、スイッチング素子のオンオフを制御するドライバ回路に電圧を供給する駆動装置である。この駆動装置は、ドライバ回路に接続される主電源と、主電源に対して、ドライバ回路に並列に接続され、ドライバ回路との間に配線以外の素子を介することなく配置された第１キャパシタと、主電源に対して、第１キャパシタおよびドライバ回路と直列に接続され、第１キャパシタおよびドライバ回路との間に配線以外の素子を介することなく配置されたインピーダンス素子と、を備えている。そして、第１キャパシタの静電容量Ｃ１は、スイッチング素子のゲート容量Ｃｇｓ、および、第１キャパシタが十分充電された状態におけるドライバ回路とインピーダンス素子との間の中間電位Ｖｄｒに対して、数式１の関係を満たす。【選択図】図１

Description

本発明は、スイッチング素子を駆動するドライバ回路に電圧を供給する駆動装置に関する。

スイッチング素子を駆動するドライバ回路では、スイッチング損失の低減を目的として、より高速のスイッチングが要求されている。しかしながら、スイッチングを高速化すると、ＥＭＩ（電磁妨害）ノイズやサージなどの問題が生じる。具体的には、スイッチング素子の出力電流にリンギングが発生してしまう。

これを解消するため、特許文献１では、スイッチング素子の主端子に流れる電流をターンオフする際にゲート電荷を放電するための電流源回路が設けられたゲート駆動回路が提案されている。また、スイッチング素子の主端子の両端電圧の上昇に応じて電流源回路を制御して、ゲート電荷を徐々に放電する電流調整回路が設けられている。これにより、スイッチング素子の製造ばらつきや動作条件などに関わらず、効果的にサージとターンオフ損失の両方を低減できる。

一方、特許文献２では、スイッチング素子のオフ直後のゲート電荷の放電経路を２経路にし、その後、ドレイン電圧の低下に伴って自動的に経路を１つに減ずるような駆動回路が提案されている。この駆動回路では、上記機構を構築するために、放電機構を有さない駆動回路に対して２つのＭＯＳＦＥＴとひとつのモノステーブルマルチバイブレータ回路を付加している。

特開２００８−６７５９３号公報特開２００１−４５７４０号公報

しかしながら、上記２つの特許文献における駆動回路は、放電機構を有さない駆動回路に対して、いずれも比較的大規模な回路を追加している。このため、スイッチング素子の駆動装置全体として回路規模が大きくなるという問題がある。加えて、特別な回路の付加はコストアップにつながってしまう。

本発明は、上記問題点を鑑みてなされたものであり、スイッチングの高速化と出力電流のリンギング抑制を両立する駆動装置を、より簡素な構成で提供することを目的とする。

ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。

上記目的を達成するために、本発明は、スイッチング素子（３００）のオンオフを制御するドライバ回路（２００）に電圧を供給する駆動装置であって、ドライバ回路に接続される主電源と、主電源に対して、ドライバ回路に並列に接続され、ドライバ回路との間に配線以外の素子を介することなく配置された第１キャパシタ（１１）と、主電源に対して、第１キャパシタおよびドライバ回路と直列に接続され、第１キャパシタおよびドライバ回路との間に配線以外の素子を介することなく配置されたインピーダンス素子（１３）と、を備え、第１キャパシタの静電容量Ｃ_１は、スイッチング素子のゲート容量Ｃｇｓ、および、第１キャパシタが十分充電された状態におけるドライバ回路とインピーダンス素子との間の中間電位Ｖｄｒに対して、数式１の関係を満たすことを特徴としている。

スイッチング素子がオフの状態において第１キャパシタに蓄積された電荷は、ドライバ回路がスイッチング素子をオンするための動作を開始すると同時に、スイッチング素子のゲートに注入され始める。一方、ゲートへの電荷注入に伴って減少する第１キャパシタの電荷は、主電源により補填される。ここで、第１キャパシタと主電源との間には、所定のインピーダンスを有するインピーダンス素子が配置されている。このため、主電源から第１キャパシタへの電荷の移動に遅延が生じる。よって、ドライバ回路とインピーダンス素子との間の中間電位は、ドライバ回路がスイッチング素子をオンするための動作を開始すると同時に減少を開始する。換言すれば、スイッチング素子のゲートに印加される電圧が減少を開始する。

以上のように、本発明は、第１キャパシタおよびインピーダンス素子を有することによって、ドライバ回路がスイッチング素子をオンするための動作を開始すると同時に、ドライバ回路のドライブ能力を低下させるように作用する。したがって、高速スイッチングを必要とするスイッチング素子の駆動回路において、特許文献１および特許文献２のように、電荷の放電に供される比較的大規模な回路を設けることなく、出力電流のリンギングを抑制することができる。

なお、数式１の関係を満たすことにより、スイッチング素子のゲートに印加される電圧について閾値電圧より大きい状態を保つことができる。また、ドライバ回路がスイッチング素子をオンするための動作を開始した直後、ゲート電位がドライバ回路とインピーダンス素子との間の中間電位Ｖｄｒに対して、少なくとも１０％低下した状態でスイッチング素子を駆動させることができる。したがって、スイッチング素子を駆動できる最低限のゲート電位の印加が可能であって、スイッチング素子のオン時においてドライバ回路におけるドライブ能力の低下させることができる。

第１実施形態に係る駆動装置およびその周辺回路を示す回路図である。ドレイン電流およびドライブ電圧の時間変化を示す図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。

（第１実施形態）
最初に、図１を参照して、本実施形態に係る駆動装置の概略構成について説明する。

図１に示すように、この駆動装置１００は、ドライバ回路２００に電圧を供給し、ひいてはスイッチング素子３００のゲートに電圧を印加するための電源装置である。ドライバ回路２００は、制御部５００から入力される制御信号に基づいてスイッチング素子３００のオンオフを制御し、負荷４００に流れる電流量が制御される。なお、本実施形態におけるスイッチング素子３００は、パワーＭＯＳトランジスタを想定している。

この駆動装置１００は、主電源１０と、第１キャパシタ１１と、第２キャパシタ１２と、インピーダンス素子１３と、を備えている。

主電源１０は、ドライバ回路２００に電圧を供給するものであり、スイッチング素子３００のゲートに印加すべき電圧を発生させるための直流電源である。

第１キャパシタ１１は、主電源１０に対してドライバ回路２００と並列に接続されている。第１キャパシタ１１は、駆動装置１００の出力端子である端子Ａおよび端子Ｂの直前に配置されており、第１キャパシタ１１の両端とドライバ回路２００の両端は配線を除く素子を介することなく接続されている。

第２キャパシタ１２は、主電源１０に対して第１キャパシタ１１と並列に接続されている。第２キャパシタ１２は、第２キャパシタ１２と主電源１０との間に介される図示しない素子等に起因する電圧のゆらぎを平滑化するための平滑コンデンサとして作用する。

インピーダンス素子１３は、例えば抵抗器であり、主電源１０と第１キャパシタ１１との間であって主電源１０に対して第１キャパシタ１１と直列に接続されている。言い換えれば、インピーダンス素子１３に対して、第１キャパシタ１１とドライバ回路２００は並列の関係にある。インピーダンス素子１３は、主電源１０における正極側に接続されている。なお、上記した第２キャパシタ１２は、主電源１０に対してインピーダンス素子１３と並列接続の関係にあり、第２キャパシタ１２とインピーダンス素子１３との間は配線を除く素子を介していない。

本実施形態では、この駆動装置１００の出力端子のうち、低電位側の端子Ｂはグランド（ＧＮＤ）とする。また、第１キャパシタ１１が十分に充電された状態における高電位側の端子Ａの電位をＶｄｒと示す。Ｖｄｒは、主電源１０の両端の電圧に対して、インピーダンス素子１３による電圧降下分を差し引いた電位となる。

ドライバ回路２００は、オン側スイッチ２１０とオフ側スイッチ２２０とが直列に接続された構成となっており、オン側スイッチ２１０の一端が駆動装置１００の端子Ａに接続され、オフ側スイッチ２２０の一端が端子Ｂに接続されている。スイッチング素子３００のゲートは、オン側スイッチ２１０と、オフ側スイッチ２２０の中間点に接続されている。なお、本実施形態におけるオン側スイッチ２１０およびオフ側スイッチ２２０はＭＯＳトランジスタにより構成されている。

スイッチング素子３００をオンする場合、制御部５００がオン側スイッチ２１０をオンし、オフ側スイッチ２２０をオフする旨の制御信号を出力する。これにより、スイッチング素子３００のゲートには、駆動装置１００の端子Ａと同一の電圧が印加され、スイッチング素子３００がオンする。一方、スイッチング素子３００をオフする場合、制御部５００がオン側スイッチ２１０をオフし、オフ側スイッチ２２０をオンする旨の制御信号を出力する。これにより、スイッチング素子３００のゲートは、駆動装置１００の端子Ｂと同一のＧＮＤ電位となり、ゲートに存在する電荷が引きぬかれてスイッチング素子３００がオフする。

なお、第１キャパシタ１１の静電容量Ｃ_１は、スイッチング素子３００のゲート容量Ｃｇｓ、スイッチング素子３００の閾値電圧Ｖｔｈ、および、上記したＶｄｒに対して、数式７の関係を満たしている。

次に、図１および図２を参照して、本実施形態に係る駆動装置１００の作用効果について説明する。なお、図２は、発明者が回路シミュレーションを実行した結果の概略図である。

スイッチング素子３００が、オフの状態が十分長い時間経過した状態から、オンの状態に遷移する場合について説明する。

スイッチング素子３００がオフの状態（図２における時刻ｔ１以前）は、上記したように、制御部５００によって、オン側スイッチ２１０がオフの状態とされ、オフ側スイッチ２２０がオンの状態とされている。この状態では、端子Ａの電位（＝ドライブ電圧）はＶｄｒである。すなわち、ドライブ電圧は主電源１０の両端の電圧に対して、インピーダンス素子１３による電圧降下分を差し引いた電位である。

時刻ｔ１において、制御部５００はドライバ回路２００に対して、スイッチング素子３００をオンする旨の制御信号を出力する。これにより、オン側スイッチ２１０がオンし、オフ側スイッチ２２０がオフする。従来構成のように、第１キャパシタ１１およびインピーダンス素子１３が配置されていない構成においては、ドライブ電圧は、図２の点線に示すように、主電源１０により規定される一定の電圧となる。このような構成では、スイッチング素子３００のゲートに、主電源に規定される電圧が常に印加されるため、ドレイン電流の増加が急峻であり、リンギングが発生してしまう。

一方、本実施形態では、駆動装置１００が第１キャパシタ１１およびインピーダンス素子１３を有している。時刻ｔ１において、オン側スイッチ２１０がオンされ、オフ側スイッチ２２０がオフされると、ゲートにはドライブ電圧としてＶｄｒが印加される。その後、第１キャパシタ１１に蓄積されていた電荷は、スイッチング素子３００のゲートに注入されて減少する。第１キャパシタ１１の電荷の減少分は、主電源１０あるいは第２キャパシタ１２により充填されるが、第１キャパシタ１１への電流経路にインピーダンス素子１３を介しているため、第１キャパシタ１１の放電速度に対して充填速度を上回る。このため、ドライブ電圧は、時刻ｔ１以降減少していく。そして、時刻ｔ２において、第１キャパシタ１１の放電速度が充填速度を下回ると、第１キャパシタ１１に電荷が蓄積され始めるため、ドライブ電圧が上昇していく。

これによれば、時刻ｔ１の時点において、スイッチング素子３００のゲートには、主電源１０とインピーダンス素子１３により規定されるドライブ電圧の最大値を印加することができるので、ドレイン電流の立ち上がり、すなわちｄｉ／ｄｔを、従来の構成とほぼ同等にすることができる。換言すれば、高速スイッチングを実現することができる。

加えて、上記したように、時刻ｔ１直後からドライブ電圧を低下させることができるので、ドライバ回路２００のドライブ能力を一時的に低減させることができ、ｄｉ／ｄｔを抑制することができる。したがって、図２の実線に示すように、ドレイン電流のリンギングを抑制することができる。

次に、第１キャパシタ１１の静電容量Ｃ_１について定量的に説明する。

ここで、スイッチング素子３００のゲート容量をＣｇｓと示し、時刻ｔ１以降のドライブ電圧をＶ（ｔ）と示す。

時刻ｔ１の前後で、電荷の総量は変化しないから、数式４が成り立つ。

そして、Ｖ（ｔ）はスイッチング素子３００の閾値電圧Ｖｔｈよりも常に大きくなくてはならないから、数式４をＶ（ｔ）について解いてＶ（ｔ）＞Ｖｔｈを適用すると、数式５が成り立つ。

一方、Ｖ（ｔ）がＶｄｒに対して僅かでも低下すればドライブ能力の低減が見込めるが、例えば、Ｖ（ｔ）がＶｄｒの９０％より小さくなるようにするには、数式４をＶ（ｔ）について解いてＶ（ｔ）＜０．９Ｖｄｒを適用すればよく、数式６が成り立つ。

以上のことから、第１キャパシタ１１の静電容量Ｃ_１は、スイッチング素子３００のゲート容量Ｃｇｓ、および、第１キャパシタ１１が十分充電された状態におけるドライバ回路２００とインピーダンス素子との間の中間電位Ｖｄｒに対して、数式７の関係を満たすようにすれば、上記した作用効果を奏することができる。

次に、インピーダンス素子１３のインピーダンスについて定量的に説明する。

なお、本実施形態では、インピーダンス素子１３が抵抗値Ｒの抵抗器である場合について説明する。なお、以下の説明では、静電容量の単位はＦ、抵抗値の単位はΩ、周波数の単位はＨｚである。

まず、抵抗値Ｒの下限について検討する。上記した作用効果を発揮するためには、ドレイン電流の立ち上がりの過渡期において、ドライバ回路２００のドライブ能力を抑制する必要がある。ドライブ能力の低下は第１キャパシタ１１の電荷が静電容量Ｃ_１に規定される電荷量に達していないことによって実現できる。換言すれば、ドレイン電流の立ち上がり開始から完了までの時間であるスイッチング時間に対して、第１キャパシタ１１の充電時間が長くなければならない。

第１キャパシタ１１の充電時間は、充電時定数（＝Ｃ_１Ｒ）のｅ倍程度である。ここで、ｅはネイピア数である。よって、スイッチング時間の最小値が１０ｎｓであると仮定すれば、ｅＣ_１Ｒ＞１０×１０^−９であり、これを整理すると数式８が成り立つ。

次いで、抵抗値Ｒの上限について検討する。スイッチング素子３００は所定の周波数で周期的にオンオフするが、これはドライバ回路２００におけるオン側スイッチ２１０のオンオフと同期している。ドライブ電圧は、オン側スイッチ２１０がオンからオフに遷移した後Ｖｄｒに対して低下を開始するが、オン側スイッチ２１０が再びオンに遷移するまでにＶｄｒまで復帰していなければならない。

オン側スイッチ２１０がオンからオフに遷移した後、再びオンに遷移するまでの時間は、スイッチング素子３００の駆動周波数であるキャリア周波数ｆとデューティ比Ｄとを用いて（１−Ｄ）／ｆと表すことができるから、第１キャパシタ１１の充電時間（＝ｅＣ_１Ｒ）との関係は数式９のようになる。

以上のことから、インピーダンス素子１３の抵抗値Ｒ［Ω］は、第１キャパシタ１１の静電容量Ｃ_１［Ｆ］、キャリア周波数ｆ［Ｈｚ］、およびデューティ比Ｄに対して、数式１０の関係を満たすように設定することが好ましい。

（変形例）
なお、インピーダンス素子１３は、抵抗器のほか、例えば自己インダクタンスＬのコイルなどを採用してもよい。以下の説明では、静電容量の単位はＦ、自己インダクタンスの単位はＨ、周波数の単位はＨｚである。また、ｅはネイピア数であり、πは円周率である。

まず、自己インダクタンスＬの下限について検討する。上記した第１実施形態に対して、第１キャパシタ１１の充電時定数Ｃ_１Ｒを、２π（Ｃ_１Ｌ）^１／２に置換すればよい。すなわち、自己インダクタンスＬは、数式１１を満たすことが好ましい。

次いで、自己インダクタンスＬの上限について検討する。上限についても、上記した第１実施形態に対して、第１キャパシタ１１の充電時定数Ｃ_１Ｒを、２π（Ｃ_１Ｌ）^１／２に置換すればよい。すなわち、自己インダクタンスＬは、数式１１を満たすことが好ましい。

以上のことから、インピーダンス素子１３の自己インダクタンス［Ｈ］は、第１キャパシタ１１の静電容量Ｃ_１［Ｆ］、キャリア周波数ｆ［Ｈｚ］、およびデューティ比Ｄに対して、数式１３の関係を満たすように設定することが好ましい。

（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

上記した実施形態では、第１キャパシタ１１の静電容量Ｃ_１が数式７を満たすことが好適であることを示した。ここで、ドライブ電圧Ｖ（ｔ）＞Ｖｔｈを満たしても、Ｖ（ｔ）がＶｔｈ近傍の値をとる場合には、ドレイン電流の立ち上がり、すなわちｄｉ／ｄｔが小さくなりすぎてスイッチング損失が大幅に悪化する場合がある。また、Ｖ（ｔ）のＶｄｒに対する低下率も、９０％よりもさらに小さい５０％程度とすると、さらなるリンギング抑制効果が期待できる。すなわち、静電容量Ｃ_１は数式１４を満たすことが好ましい。

ここで、Ｖ_０は１＜Ｖ_０＜２０を満たす定数である。なお、静電容量Ｃ_１がＣ_１＜３Ｃｇｓを満たすようにすれば、さらなるリンギング抑制効果を期待できる。

また、上記した実施形態では、抵抗値Ｒの下限について、抵抗値Ｒが数式８を満たすことが好適であることを示した。これは、スイッチング時間の最小値を１０ｎｓと仮定した場合であり、スイッチング時間が１０ｎｓよりも長いスイッチング素子３００に対しては、十分な充電時間を確保できない場合がある。また、抵抗値Ｒの上限について、抵抗値Ｒが数式９を満たすことが好適であることを示した。これは、オン側スイッチ２１０がオンからオフに遷移した後、再びオンに遷移するまでの時間（１−Ｄ）／ｆに対して、第１キャパシタ１１の充電時間（＝ｅＣ_１Ｒ）が小さいことを示すものである。しかしながら、（１−Ｄ）／ｆ≒ｅＣ_１Ｒの条件では、充電後の第１キャパシタ１１の両端電圧が安定しない場合がある。よって、例えば、スイッチング時間が１０μｓよりも長いスイッチング素子３００に対しても有効であり、且つ、第１キャパシタ１１の両端電圧の十分に安定させるために、数式１５を満たすことが好ましい。

また、上記した実施形態およびその変形例において、駆動装置１００が第２キャパシタ１２を有する構成について示したが、第２キャパシタ１２が配置されていない構成であっても上記の作用効果を奏することができる。ただし、第２キャパシタ１２は、主電源１０と第２キャパシタ１２との間に構成される任意の回路において発生する電圧のゆらぎを平滑化するものであるから、第２キャパシタ１２を有していることが好ましい。

また、上記した実施形態およびその変形例において、ドライバ回路２００を、ＭＯＳトランジスタ２つで構成する例について示したが、駆動装置１００はこの例以外のドライバ回路にも適用することができる。

また、上記した実施形態およびその変形例において、スイッチング素子３００の一例としてパワーＭＯＳトランジスタの例について示した。しかしながら、この例に限定されるものではなく、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に対しても、駆動装置１００を適用することができる。また、例えば、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ）や、ＳｉＣ系のＭＯＳＦＥＴにも適用することができる。

１０…主電源，１１…第１キャパシタ，１２…第２キャパシタ，１３…インピーダンス素子，１００…駆動装置，２００…ドライバ回路，３００…スイッチング素子，４００…負荷，５００…制御部

Claims

スイッチング素子（３００）のオンオフを制御するドライバ回路（２００）に電圧を供給する駆動装置であって、
前記ドライバ回路に接続される主電源（１０）と、
前記主電源に対して、前記ドライバ回路に並列に接続され、前記ドライバ回路との間に配線以外の素子を介することなく配置された第１キャパシタ（１１）と、
前記主電源に対して、前記第１キャパシタおよび前記ドライバ回路と直列に接続され、前記第１キャパシタおよび前記ドライバ回路との間に配線以外の素子を介することなく配置されたインピーダンス素子（１３）と、を備え、
前記第１キャパシタの静電容量Ｃ_１は、前記スイッチング素子のゲート容量Ｃｇｓ、および、前記第１キャパシタが十分充電された状態における前記ドライバ回路と前記インピーダンス素子との間の中間電位Ｖｄｒ、および、前記スイッチング素子の閾値電圧Ｖｔｈに対して、数式１の関係を満たすことを特徴とする駆動装置。
前記インピーダンス素子は、抵抗器であることを特徴とする請求項１に記載の駆動装置。
前記抵抗器の抵抗値Ｒ［Ω］は、前記第１キャパシタの静電容量Ｃ_１［Ｆ］、キャリア周波数ｆ［Ｈｚ］、デューティ比Ｄ、およびネイピア数ｅに対して、数式２の関係を満たすことを特徴とする請求項２に記載の駆動装置。
前記インピーダンス素子は、コイルであることを特徴とする請求項１に記載の駆動装置。
前記コイルの自己インダクタンスＬ［Ｈ］は、前記第１キャパシタの静電容量Ｃ_１［Ｆ］、キャリア周波数ｆ［Ｈｚ］、およびデューティ比Ｄに対して、数式３の関係を満たすことを特徴とする請求項４に記載の駆動装置。
前記主電源に対して、前記インピーダンス素子と並列に接続され、前記インピーダンス素子との間に配線以外の素子を介することなく配置された第２キャパシタ（１２）を有することを特徴とする請求項１〜５のいずれか１項に記載の駆動装置。