JP2015513749A - Ｖｅｃｔｏｒｓｔｒｉｎｇｒａｎｇｅｃｏｍｐａｒｅ - Google Patents

Abstract

【課題】 中央演算処理ユニットにおいてマシン命令を実行するための方法、システム及びコンピュータ・プログラムを提供する。【解決手段】 文字データの処理が容易にされる。一致が存在するかどうかお判断するために１組の制御に基づいて、ベクトルの各要求をある範囲の値と比較するＶｅｃｔｏｒ Ｓｔｒｉｎｔ Ｒａｎｇｅ Ｃｏｍｐａｒｅ命令が提供される。一致した要素と関連したインデックス、又は一致した要素を表すマスクが、ターゲット・ベクトル・レジスタに格納される。さらに、同じ命令であるＶｅｃｔｏｒ Ｓｔｒｉｎｔ Ｒａｎｇｅ Ｃｏｍｐａｒｅ命令は、ゼロ要素とも呼ばれるヌル要素も探して選択されたベクトルを検索する。【選択図】 図３

Description

本発明の１つの態様は、一般に、テキスト処理に関し、具体的には、文字データと関連した処理を容易にすることに関する。

テキスト処理は、これに限定されるものではないが、文字データ・ストリング（文字列）の比較を含む、文字データの比較を必要とすることが多い。典型的には、文字データの比較に用いられる命令は、一度に単一のデータ・バイトを比較する。

さらに、テキスト処理は、終端点（例えば、ストリングの最後）を見出すこと、文字データの長さを判断すること、特定の文字を見出すこと等を含む、他のタイプの文字データ処理を必要とすることが多い。これらのタイプの処理を実行するための現在の命令は、非効率的である傾向がある。

米国特許第５，５５１，０１３号明細書 米国特許第６，００９，２６１号明細書 米国特許第５，５７４，８７３号明細書 米国特許第６，３０８，２５５号明細書 米国特許第６，４６３，５８２号明細書 米国特許第５，７９０，８２５号明細書

「ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎ」、ＩＢＭ（登録商標）出版番号ＳＡ２２−７８３２−０８、第９版、２０１０年８月 「Ｐｏｗｅｒ ＩＳＡ（商標） Ｖｅｒｓｉｏｎ ２．０６ Ｒｅｖｉｓｉｏｎ Ｂ」、インターナショナル・ビジネス・マシーンズ・コーポレーション、２０１０年７月２３日 「Ｉｎｔｅｌ（登録商標） ６４ ａｎｄ ＩＡ−３２ Ａｒｃｈｉｔｅｃｔｕｒｅｓ Ｄｅｖｅｌｏｐｅｒ’ｓ Ｍａｎｕａｌ： Ｖｏｌ． ２Ｂ， Ｉｎｓｔｒｕｃｔｉｏｎｓ＠ Ｓｅｔ Ｒｅｆｅｒｅｎｃｅ， Ａ−Ｌ」、注文番号２５３６６６−０４１ＵＳ、２０１１年１２月 「Ｉｎｔｅｌ（登録商標） ６４ ａｎｄ ＩＡ−３２ Ａｒｃｈｉｔｅｃｔｕｒｅｓ Ｄｅｖｅｌｏｐｅｒ’ｓ Ｍａｎｕａｌ： Ｖｏｌ． ２Ｂ， Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｒｅｆｅｒｅｎｃｅ， Ｍ−Ｚ」、注文番号２５３６６７−０４１ＵＳ、２０１１年１２月

中央演算処理ユニットにおいてマシン命令を実行するための方法、システム及びコンピュータ・プログラムを提供する。

マシン命令を実行するためのコンピュータ・プログラム製品を提供することにより、従来技術の欠点が克服され、利点がもたらされる。このコンピュータ・プログラム製品は、処理回路により読み出し可能であり、且つ、方法を実施する処理回路による実行のための命令を格納するコンピュータ可読ストレージ媒体を含む。方法は、例えば、プロセッサにより、実行のためのマシン命令を取得するステップであって、マシン命令は、コンピュータ・アーキテクチャに従ったコンピュータ実行のために定められ、且つ、Ｖｅｃｔｏｒ Ｓｔｒｉｎｇ Ｒａｎｇｅ Ｃｏｍｐａｒｅオペレーションを識別するオペコードを与えるための少なくとも１つのオペコード・フィールドと、１以上のレジスタを指定するために用いられる拡張フィールドと、第１のオペランドを含む第１のレジスタを指定するために拡張フィールドの第１の部分と組み合わされた第１のレジスタ・フィールドと、第２のオペランドを含む第２のレジスタを指定するために拡張フィールドの第２の部分と組み合わされた第２のレジスタ・フィールドと、第３のオペランドを含む第３のレジスタを指定するために拡張フィールドの第３の部分と組み合わされた第３のレジスタ・フィールドと、第４のオペランドを含む第４のレジスタを指定するために拡張フィールドの第４の部分と組み合わされた第４のレジスタ・フィールドと、マシン命令の実行の際に用いられる１以上の制御を含むマスク・フィールドとを含む、ステップと、マシン命令を実行するステップとを含み、実行するステップは、第４のオペランドによりプログラムで与えられる１以上の制御を用いて、第２のオペランドの要素を第３のオペランドの１以上の値と比較して、第３のオペランドの１以上の値及び第４のオペランドの１以上の制御により規定される一致があるかどうかを判断するステップと、比較に基づいて結果を前記第１のオペランドに与えるステップとを含む。

本発明の１以上の態様に関連する方法及びシステムもまた、本明細書で説明され、特許請求される。さらに、本発明の１以上の態様に関連するサービスもまた、本明細書で説明され、特許請求され得る。

本発明の技術を通じて、付加的な特徴及び利点が実現される。本発明の他の実施形態及び態様は、本明細書で詳細に説明され、特許請求される本発明の一部であると見なされる。

本発明の１以上の態様が、本明細書の最後にある特許請求の範囲において、例として具体的に示され、明確に特許請求されている。前述した本発明の目的、特徴及び利点並びに他の目的、特徴及び利点は、添付図面と関連して用いられる以下の詳細な説明から明らかである。

本発明の１以上の態様を組み込んで使用するためのコンピューティング環境の一例を示す。 本発明の１以上の態様を組み込んで使用するためのコンピューティング環境の別の例を示す。 本発明の１つの態様による、図２Ａのメモリの更なる詳細を示す。 本発明の１つの態様による、Ｖｅｃｔｏｒ Ｓｔｒｉｎｔ Ｒａｎｇｅ Ｃｏｍｐａｒｅ命令の１つの形式の一例を示す。 本発明の１つの態様による、Ｖｅｃｔｏｒ Ｓｔｒｉｎｔ Ｒａｎｇｅ Ｃｏｍｐａｒｅ命令と関連付けられた論理の一実施形態を示す。 本発明の１つの態様による、Ｖｅｃｔｏｒ Ｓｔｒｉｎｔ Ｒａｎｇｅ Ｃｏｍｐａｒｅ命令を用いる一例を示す。 本発明の１つの態様による、Ｖｅｃｔｏｒ Ｓｔｒｉｎｔ Ｒａｎｇｅ Ｃｏｍｐａｒｅ命令の一実施形態と共に用いられる複数のベクトルを示す。 本発明の１つの態様による、レジスタ・ファイルの一例を示す。 本発明の１以上の態様を組み込むコンピュータ・プログラム製品の一実施形態を示す。 本発明の１以上の態様を組み込んで使用するためのホスト・コンピュータ・システムの一実施形態を示す。 本発明の１以上の態様を組み込んで使用するためのコンピュータ・システムの更に別の例を示す。 本発明の１以上の態様を組み込んで使用するためのコンピュータ・ネットワークを含むコンピュータ・システムの別の例を示す。 本発明の１以上の態様を組み込んで使用するためのコンピュータ・システムの種々の要素の一実施形態を示す。 本発明の１以上の態様を組み込んで使用するための、図１２のコンピュータ・システムの実行ユニットの一実施形態を示す。 本発明の１以上の態様を組み込んで使用するための、図１２のコンピュータ・システムの分岐ユニットの一実施形態を示す。 本発明の１以上の態様を組み込んで使用するための、図１２のコンピュータ・システムのロード／ストア・ユニットの一実施形態を示す。 本発明の１以上の態様を組み込んで使用するためのエミュレートされたホスト・コンピュータ・システムの一実施形態を示す。

本発明の１つの態様によると、これらに限定されるものではないが、いずれかの言語の英文字、数字、句読点、及び／又は他の記号を含む、文字データの処理を容易にするための能力が提供される。文字データは、データ・ストリングである場合も又はそうでない場合もある。規格が文字データと関連付けられ、規格の例として、これらに限定されるものではないが、ＡＳＣＩＩ（Ａｍｅｒｉｃａｎ Ｓｔａｎｄａｒｄ Ｃｏｄｅ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｉｎｔｅｒｃｈａｎｇｅ）及びＵｎｉｃｏｄｅが挙げられ、Ｕｎｉｃｏｄｅは、これらに限定されないが、ＵＴＦ（Ｕｎｉｃｏｄｅ Ｔｒａｎｓｆｏｒｍａｔｉｏｎ Ｆｏｒｍａｔ）８、ＵＴＦ１６等を含む。

一例において、一致が存在するかどうかを判断するために或る範囲の値を有するベクトル・レジスタの各要素を比較するＶｅｃｔｏｒ Ｓｔｒｉｎｇ Ｒａｎｇｅ Ｃｏｍｐａｒｅ命令が提供される。本明細書で用いられる場合、或る範囲の値とは、１以上の値とすることができる。例えば、範囲は、１つの値を含み得るので、その値に対して比較が行われ（例えば、Ｈ＝Ａである）、又は範囲は複数の値を含むことができ、複数の値に基づいて比較が行われる（例えば、Ａ＜Ｈ＜Ｚである）。

本明細書で説明されるように、ベクトル・レジスタ（ベクトルとしても知られる）の要素の長さは、例として、１バイト、２バイト、又は４バイトであり、ベクトル・オペランドは、例えば、複数の要素を有するＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ、Ｍｕｌｔｉｐｌｅ Ｄａｔａ）オペランドである。他の実施形態において、要素は他のサイズとすることができ、ベクトル・オペランドは、ＳＩＭＤである必要はなく、及び／又は、１つの要素を含んでもよい。

更に別の実施形態において、同じ命令、即ちＶｅｃｔｏｒ Ｓｔｒｉｎｇ Ｒａｎｇｅ Ｃｏｍｐａｒｅ命令はまた、ゼロ要素（例えば、要素が全てゼロを含む）とも呼ばれるヌル（ｎｕｌｌ）要素を探して、選択されたベクトルを検索する。ヌル又はゼロ要素は、例えば、特定のデータ・ストリングの最後などの文字データの終端を示す。

本発明の１以上の態様を組み込んで使用するためのコンピューティング環境の一実施形態が、図１を参照して説明される。コンピューティング環境１００は、例えば１以上のバス１０８及び／又は他の通信手段を介して互いに接続された、例えば、プロセッサ１０２（例えば中央演算処理ユニット）、メモリ１０４（例えばメインメモリ）、並びに１以上の入力／出力（Ｉ／Ｏ）デバイス及び／又はインターフェース１０６を含む。

一例において、プロセッサ１０２は、インターナショナル・ビジネス・マシーンズ・コーポレーションにより提供されるｚ／Ａｒｃｈｉｔｅｃｔｕｒｅに基づいており、同じくインターナショナル・ビジネス・マシーンズ・コーポレーションにより提供される、Ｓｙｓｔｅｍ ｚサーバなどのサーバの一部であり、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅを実装する。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一実施形態は、非特許文献１に記載されている。一例において、プロセッサは、同じくインターナショナル・ビジネス・マシーンズ・コーポレーションにより提供される、ｚ／ＯＳなどのオペレーティング・システムを実行する。ＩＢＭ（登録商標）、Ｚ／ＡＲＣＨＩＴＥＣＴＵＲＥ（登録商標）及びＺ／ＯＳ（登録商標）は、米国ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションの登録商標である。本明細書で使用される他の名称は、インターナショナル・ビジネス・マシーンズ・コーポレーション又は他の会社の登録商標、商標、又は製品名の場合がある。

更に別の実施形態において、プロセッサ１０２は、インターナショナル・ビジネス・マシーンズ・コーポレーションにより提供されるＰｏｗｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅに基づいている。Ｐｏｗｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅの一実施形態は、非特許文献２に記載されている。ＰＯＷＥＲ ＡＲＣＨＩＴＥＣＴＵＲＥ（登録商標）は、インターナショナル・ビジネス・マシーンズ・コーポレーションの登録商標である。

更に別の実施形態において、プロセッサ１０２は、Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎにより提供されるＩｎｔｅｌアーキテクチャに基づいている。Ｉｎｔｅｌアーキテクチャの一実施形態は、非特許文献３及び非特許文献４に記載されている。Ｉｎｔｅｌ（登録商標）は、カリフォルニア州サンタクララ所在のＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎの登録商標である。

本発明の１以上の態様を組み込んで使用するためのコンピューティング環境の別の実施形態が、図２Ａを参照して説明される。この例において、コンピューティング環境２００は、例えば１以上のバス２０８及び／又は他の通信手段を介して互いに接続された、例えば、ネイティブ中央演算処理プロセッサ２０２、メモリ２０４、並びに１以上の入力／出力（Ｉ／Ｏ）デバイス及び／又はインターフェース２０６を含む。例として、コンピューティング環境２００は、ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションにより提供されるＰｏｗｅｒＰＣプロセッサ、ｐＳｅｉｅｓサーバ、又はｘＳｅｒｉｅｓサーバ、及びカリフォルニア州Ｐａｌｏ Ａｌｔｏ所在のＨｅｗｌｅｔｔ Ｐａｃｋａｒｄ Ｃｏ．，により提供されるＩｎｔｅｌ Ｉｔａｎｉｕｍ ＩＩプロセッサを伴うＨＰ Ｓｕｐｅｒｄｏｍｅ、及び／又はインターナショナル・ビジネス・マシーンズ・コーポレーション、Ｈｅｗｌｅｔｔ Ｐａｃｋａｒｄ、Ｉｎｔｅｌ、Ｏｒａｃｌｅ、又はその他により提供されるアーキテクチャに基づいた他のマシンを含むことができる。

ネイティブ中央演算処理ユニット２０２は、コンピューティング環境内での処理の際に用いられる、１以上の汎用レジスタ及び／又は１以上の専用レジスタなどの１以上のネイティブ・レジスタ２１０を含む。これらのレジスタは、任意の時点におけるコンピューティング環境の状態を表す情報を含む。

さらに、ネイティブ中央演算処理ユニット２０２は、メモリ２０４内に格納された命令及びコードを実行する。１つの特定の例において、中央演算処理ユニットは、メモリ２０４内に格納されたエミュレータ・コード２１２を実行する。このコードにより、１つのアーキテクチャにおいて構成された処理環境が、別のアーキテクチャをエミュレートすることが可能になる。例えば、エミュレータ・コード２１２により、ＰｏｗｅｒＰＣプロセッサ、ｐＳｅｒｉｅｓサーバ、ｘＳｅｒｉｅｓサーバ、ＨＰ Ｓｕｐｅｒｄｏｍｅサーバなどの、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ以外のアーキテクチャに基づいたマシンが、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅをエミュレートし、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅに基づいて開発されたソフトウェア及び命令を実行することが可能になる。

エミュレータ・コード２１２に関する更なる詳細が、図２Ｂを参照して説明される。ゲスト命令２５０が、ネイティブＣＰＵ２０２のアーキテクチャ以外のアーキテクチャにおいて実行されるように開発されたソフトウェア命令（例えば、マシン命令）を含む。例えば、ゲスト命令２５０は、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅプロセッサ１０２上で実行されるように設計されるが、代わりに、例えばＩｎｔｅｌ Ｉｔａｎｉｕｍ ＩＩプロセッサとすることができるネイティブＣＰＵ２０２上でエミュレートされることもある。一例において、エミュレータ・コード２１２は、メモリ２０４から１以上のゲスト命令２５０を取得し、取得された命令に対してローカル・バッファリングを任意で提供するための命令フェッチ・ユニット２５２を含む。エミュレータ・コード２１２また、取得されたゲスト命令のタイプを判断し、ゲスト命令を１以上の対応するネイティブ命令２５６に変換するための命令変換ルーチン２５４も含む。この変換は、例えば、ゲスト命令により実施される機能を識別するステップと、その機能を実施するためのネイティブ命令を選択するステップとを含む。

さらに、エミュレータ２１２は、ネイティブ命令を実行させるためのエミュレーション制御ルーチン２６０を含む。エミュレーション制御ルーチン２６０は、ネイティブＣＰＵ２０２に、１以上の以前に取得されたゲスト命令をエミュレートするネイティブ命令のルーチンを実行させ、こうした実行の最後に、次のゲスト命令又はゲスト命令のグループの取得をエミュレートするために、制御を命令フェッチ・ルーチンに戻させることができる。ネイティブ命令２５６の実行は、データをメモリ２０４からレジスタ内にロードするステップ、データをレジスタから再びメモリに格納するステップ、又は変換ルーチンによって求められるような何らかのタイプの算術演算又は論理演算を実施するステップを含むことができる。

各ルーチンは、例えば、メモリ内に格納され、ネイティブ中央演算処理ユニット２０２によって実行される、ソフトウェアで実装される。他の例において、１以上のルーチン又はオペレーションは、ファームウェア、ハードウェア、ソフトウェア、又はそれらの幾つかの組み合わせで実装される。エミュレートされるプロセッサのレジスタは、ネイティブＣＰＵのレジスタ２１０又はメモリ２０４内の位置を使用して、エミュレートすることができる。実施形態において、ゲスト命令２５０、ネイティブ命令２５６、及びエミュレータ・コード２１２は、同一のメモリ内に存在してもよく、又は、異なるメモリ・デバイスの間に分散してもよい。

本明細書で用いられるファームウェアとは、例えば、プロセッサのマイクロコード、ミリコード、及び／又はマクロコードを含む。ファームウェアは、例えば、上位レベルのマシン・コードの実装に用いられるハードウェア・レベルの命令及び／又はデータ構造体を含む。一実施形態において、ファームウェアは、例えば、典型的には、信頼できるソフトウェアを含むマイクロコードとして供給される専用コード、又は基礎となるハードウェアに特有のマイクロコードを含み、システム・ハードウェアへのオペレーティング・システムのアクセスを制御する。

一例において、取得され、変換され、実行されるゲスト命令２５０は、本明細書で説明される１つの命令である。１つのアーキテクチャ（例えば、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ）の命令が、メモリからフェッチされ、変換され、別のアーキテクチャ（例えば、ＰｏｗｅｒＰＣ、ｐＳｅｒｉｅｓ、ｘＳｅｒｉｅｓ、Ｉｎｔｅｌなど）のネイティブ命令２５６のシーケンスとして表される。次に、これらのネイティブ命令が実行される。

一実施形態において、本明細書で説明される命令は、本発明の１つの態様に従って提供される、ベクトル・ファシリティの一部であるベクトル命令である。ベクトル・ファシリティは、例えば、１つの要素から１６の要素までの範囲の固定サイズのベクトルを提供する。各ベクトルは、ファシリティ内で定められたベクトル命令により演算されるデータを含む。一実施形態において、ベクトルが複数の要素で構成される場合、各要素は、他の要素と並行して処理される。全ての要素の処理が完了するまで、命令は完了しない。

本明細書で説明されるように、ベクトル命令は、これらに限定されるものではないが、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ、Ｐｏｗｅｒ、Ｉｎｔｅｌ等を含む、種々のアーキテクチャの一部として実装することができる。本明細書で説明される実施形態はｚ／Ａｒｃｈｉｔｅｃｔｕｒｅに関するものであるが、本明細書で説明されるベクトル命令及び本発明の１以上の態様は、他の多くのアーキテクチャに基づくことができる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅは一例にすぎない。

ベクトル・ファシリティがｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一部として実装される一実施形態において、ベクトル・レジスタ及び命令を使用するために、指定された制御レジスタ（例えば、制御レジスタ０）におけるベクトル・イネーブルメント制御（ｖｅｃｔｏｒ ｅｎａｂｌｅｍｅｎｔ ｃｏｎｔｒｏｌ）及びレジスタ制御が、例えば１に設定される。ベクトル・ファシリティがインストールされており、ベクトル命令がイネーブルメント制御の設定なしに実行される場合、データ例外が認識される。ベクトル・ファシリティがインストールされておらず、ベクトル命令が実行される場合、演算例外が認識される。

ベクトル・データは、ストレージにおいて、例えば、他のデータ形式と同じ左から右への順序で現れる。０−７の番号が付けられたデータ形式のビットは、ストレージ内の左端の（最小番号を付された）バイト位置のバイトを構成し、ビット８−１５は、次の順次位置のバイトを形成し、以下同様である。更に別の例において、ベクトル・データは、ストレージにおいて、右から左などの別の順序で現れることがある。

ベクトル・ファシリティが与えられるベクトル命令の多くは、指定ビットのフィールドを有する。レジスタ拡張ビット（ｒｅｇｉｓｔｅｒ ｅｘｔｅｎｓｉｏｎ ｂｉｔ）又はＲＸＢと呼ばれるこのフィールドは、ベクトル・レジスタ指定のオペランドの各々についての最上位ビットを含む。命令によって指定されないレジスタ指示のためのビットは、予約され、ゼロに設定される。

一例において、ＲＸＢフィールドは４ビット（例えば、ビット０−３）を含み、これららのビットは、以下のように定義される。
０−命令の第１のベクトル・レジスタ指定のための最上位ビット。
１−もしあれば、命令の第２のベクトル・レジスタ指定のための最上位ビット。
２−もしあれば、命令の第３のベクトル・レジスタ指定のための最上位ビット。
３−もしあれば、命令の第４のベクトル・レジスタ指定のための最上位ビット。

各ビットは、例えば、レジスタ番号に応じて、アセンブラによりゼロ又は１に設定される。例えば、レジスタ０−１５に対してビットは０に設定され、レジスタ１６−３１に対してビットは１に設定される、などである。

一実施形態において、各々のＲＸＢビットは、１以上のベクトル・レジスタを含む命令における特定の位置のための拡張ビットである。例えば、１以上のベクトル命令において、ＲＸＢのビット０は、位置８−１１のための拡張ビットであり、これが、例えばＶ_１に割り当てられ、ＲＸＢのビット１は、位置１２−１５のための拡張ビットであり、これが例えばＶ_２に割り当てられ、以下同様である。

更に別の実施形態において、ＲＸＢフィールドは付加的なビットを含み、複数のビットが、各ベクトル又は各位置のための拡張として用いられる。

ＲＸＢフィールドを含む、本発明の１つの態様に従って提供される１つの命令は、Ｖｅｃｔｏｒ Ｓｔｒｉｎｇ Ｒａｎｇｅ Ｃｏｍｐａｒｅ命令であり、その一例を図３に示す。一例において、Ｖｅｃｔｏｒ Ｓｔｒｉｎｇ Ｒａｎｇｅ Ｃｏｍｐａｒｅ命令３００は、Ｖｅｃｔｏｒ Ｓｔｒｉｎｇ Ｒａｎｇｅ Ｃｏｍｐａｒｅオペレーションを指示するオペコード・フィールド３０２ａ（例えば、ビット０−７）、３０２ｂ（例えば、ビット４０−４７）と、第１のベクトル・レジスタ（Ｖ_１）を指示するのに用いられる第１のベクトル・レジスタ・フィールド３０４（例えば、ビット８−１１）と、第２のベクトル・レジスタ（Ｖ_２）を指示するのに用いられる第２のベクトル・レジスタ・フィールド３０６（例えば、ビット１２−１５）と、第３のベクトル・レジスタ（Ｖ_３）を指示するのに用いられる第３のベクトル・レジスタ・フィールド３０８（例えば、ビット１６−１９）と、第１のマスク・フィールド（Ｍ_５）３１０（例えば、ビット２０−２３）と、第２のマスク・フィールド（Ｍ_６）３１２（例えば、ビット２４−２７）と、第４のベクトル・レジスタ（Ｖ_４）を指示するのに用いられる第４のベクトル・レジスタ・フィールド３１４（例えば、ビット３２−３５）と、ＲＸＢフィールド３１６（例えば、ビット３６−３９）とを含む。フィールド３０４−３１６の各々は、一例において、オペコード・フィールドから分離され、独立している。さらに、一実施形態において、これらのフィールド３０４−３１４は互いに分離し、独立しているが、他の実施形態においては、複数のフィールドを組み合わせてもよい。これらのフィールドの使用に関する更なる情報を以下に説明する。

一例において、オペコード・フィールド３０２ａにより指示されるオペコードの選択されたビット（例えば、最初の２ビット）は、命令の長さ及び形式を指定する。この特定の例において、選択されたビットは、長さは３ハーフワード（ｈａｌｆｗｏｒｄ）であり、形式は、拡張されたオペコード・フィールドを伴うベクトル・レジスタ・アンド・レジスタオペレーション（ｖｅｃｔｏｒ ｒｅｇｉｓｔｅｒ−ａｎｄ−ｒｅｇｉｓｔｅｒ ｏｐｅｒａｔｉｏｎ）であることを示す。ベクトル（Ｖ）フィールドの各々は、ＲＸＢによって指定されたその対応する拡張ビットと共に、ベクトル・レジスタを指示する。特に、ベクトル・レジスタについては、オペランドを含むレジスタが、例えば、その対応するレジスタ拡張ビット（ＲＸＢ）を最上位ビットとして付加したレジスタ・フィールドの４ビット・フィールドを用いて指定される。例えば、４ビット・フィールドが０１１０であり、拡張ビットが０である場合、５ビット・フィールド００１１０はレジスタ番号６を示す。

命令フィールドに付随する下付き数字は、そのフィールドが適用されるオペランドを示す。例えば、ベクトル・レジスタＶ_１に付随する下付き数字１は、第１のオペランドを示し、以下同様である。レジスタ・オペランドは、長さが１レジスタであり、これは例えば１２８ビットである。

例えば４ビット（０−３）を有するＭ_５フィールドは、例えばビット１−３における要素サイズ（ｅｌｅｍｅｎｔ ｓｉｚｅ、ＥＳ）制御を指定する。要素サイズ制御は、ベクトル・レジスタ・オペランドにおける要素のサイズを指定する。一例において、要素サイズ制御は、バイト、ハーフワード（例えば２バイト）、又はワード（ｗｏｒｄ）（例えば４バイト）を指定することができる。例えば、０は１バイトを示し、１はハーフワードを示し、２はワード、即ちフルワード（ｆｕｌｌｗｏｒｄ）を示す。予約値が指定されている場合、指定例外が認識される。オペランドは、Ｍ_５フィールドにおける要素サイズ制御により指定されるサイズの要素を含む。

Ｍ_６フィールドは、例えば４ビット・フィールド（ビット０−３）であり、例えば、以下のものを含む。
Ｉｎｖｅｒｔ Ｒｅｓｕｌｔ（結果の反転）（ＩＮ、ビット０）：ゼロである場合、比較は、制御ベクトルにおける値の対を続行する。１である場合、比較の対の結果及びその範囲が反転する。
Ｒｅｓｕｌｔ Ｔｙｐｅ（結果タイプ）（ＲＴ、ビット１）：ゼロである場合、各々の結果の要素は、その要素に対する全ての範囲のマスクである。１である場合、インデックスは、第１のオペランドの指定されたバイト（例えばバイト７）に格納される、残りのバイトにゼロが格納される。
Ｚｅｒｏ Ｓｅａｒｃｈ（ゼロ検索）（ＺＳ、ビット２）：１である場合、第２のオペランドの各要素はゼロとも比較される。
Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｓｅｔ（条件コード設定）（ＣＣ、ビット３）：ゼロである場合、条件コードは設定されず、変更されないままである。１である場合、条件コードは、一例として以下に指定されるように設定される。
０−ＺＳが１に等しく、且つ、いずれの比較よりも下位のインデックス付き要素内にゼロが見出される場合
１−比較が見出される
２−−
３−比較が見出されない

一実施形態において左から右へと進む、Ｖｅｃｔｏｒ Ｓｔｒｉｎｇ Ｒａｎｇｅ Ｃｏｍｐａｒｅ命令の一実施形態の実行において、（Ｖ_４及びそのＲＸＢビットにより指定されるベクトル・レジスタ内に含まれる）第４のオペランドからの制御を用いて、（Ｖ_２＋及びそのＲＸＢビットにより指定されるベクトル・レジスタ内に含まれる）第２のオペランドの符号なし２進整数要素を、（Ｖ_３フィールド及びそのＲＸＢビットにより指定されるベクトル・レジスタ内に含まれる）第３のオペランドの対応する符号なし２進整数要素と比較する。第２のオペランド内の各要素との比較において、第３及び第４のオペランド内の要素の偶奇対を使用する。要素が第３及び第４のオペランドにより指定される範囲のいずれかと一致する場合、一致であると見なされる。

Ｍ_６フィールド内の結果タイプフラグがゼロである場合、要素が範囲のいずれかに一致すれば、第２のオペランドにおいて比較される要素に対応する、（Ｖ_１＋及びＲＸＢビットにより指定されるベクトル・レジスタ内に含まれる）第１のオペランド内の要素のビット位置が１に設定され、他の場合には、ゼロに設定される。

Ｍ_６フィールド内の結果タイプ（ＲＴ）フラグが１に設定される場合、第３及び第４のオペランドにより指定される範囲のいずれかに一致する第２のオペランド内の第１要素のバイト・インデックス（例えば、第１要素の第１バイトのインデックス）が、第１のオペランドの指定されたバイト（例えばバイト７）に入れられ、残りのバイトにゼロが格納される。

１に設定される場合、Ｍ_６フィールド内のゼロ検索フラグは、第２のオペランド要素のゼロとの比較を、第３及び第４のオペランドにより与えられる範囲に行う。ゼロ比較が他のいずれの真の比較よりも下位のインデックス付き要素内にある場合、条件コードはゼロに設定される。さらに、ＲＴ＝１である場合、左端のゼロ・オペランドの最初のバイトのバイト・インデックスが第１のオペランドの指定されたバイト（例えば、バイト７）に入れられる。他の場合には、ＲＴ＝０である場合、第２のオペランド内のゼロ要素に対応する第１のオペランドの各要素に、１が入れられる。

例として、第４のオペランドにより指定される制御は、例えば、等しい（ｅｑｕａｌ）、大なり（ｇｒｅａｔｅｒ ｔｈａｎ）及び小なり（ｓｍａｌｌｅｒ ｔｈａｎ）を含む。具体的には、第４のオペランド要素内のビットは、一例において、以下のように定義される。
Ｅｑｕａｌ（等しい）（ＥＱ）：１のとき、等値比較が行われる。
Ｇｒｅａｔｅｒ Ｔｈａｎ（大なり）（ＧＴ）：１のとき、大なり比較が実行される。
Ｌｅｓｓ Ｔｈａｎ（小なり）（ＬＴ）：小なり比較が実行される。

制御ビットは、任意の組み合わせで用いることができる。いずれのビットも設定されていない場合、比較は偽の結果を生じる。全てのビットが設定されている場合、比較は真の結果を生じる。

一実施形態において、要素の比較が、並行して行われる。例えば、比較されるベクトル・レジスタの長さが１６バイトである場合、１６バイトが並行して比較される。さらに、別の実施形態においては、実行時に、左から右又は右から左へのベクトル方向が与えられる。例えば、命令は、レジスタ、状況制御、又は例として左から右又は右から左への処理の方向を示す他のエンティティにアクセスする。一実施形態において、この方向制御は、命令の一部として符号化されないが、実行時に命令に与えられる。

更に別の実施形態において、命令は、ＲＸＢフィールドを含まない。代わりに、拡張は、使用されないか、又は命令の外部の制御からなどの別の手法で与えられるか、若しくは命令の別のフィールドの一部として与えられる。

Ｖｅｃｔｏｒ Ｓｔｒｉｎｇ Ｒａｎｇｅ Ｃｏｍｐａｒｅ命令の処理の一実施形態に関する更なる詳細が、図４を参照して説明される。一例において、コンピューティング環境のプロセッサが、この論理を実施している。

図４を参照すると、最初に、ヌル（ゼロ要素、ストリングの最後、ターミネータ等としても知られる）の検索を実施するかどうかについての判断がなされる（問い合わせ４００）。ヌルの検索を行う場合、第２のオペランドにおいて、ヌル文字に対して、即ちゼロ要素に関して、比較を行い（ステップ４０２）、結果を変数ｚｅｒｏｉｄｘ４０３に出力する。一例において、この結果は、左端のゼロ要素の最初のバイトのバイト・インデックスである。例えば、要素サイズがバイトであり、バイト５にゼロ要素が見出された場合、ゼロ要素が見出されたバイトのインデックス（例えば、５）がｚｅｒｏｉｄｘに入れられる。同様に、要素サイズがハーフワードであり、８つの要素（０−７）が存在し、要素３がゼロである場合、（バイト・インデックス６の）６がｚｅｒｏｉｄｘに入れられる。同様に、要素サイズがフルワードであり、４つの要素（０−３）が存在し、要素１がゼロである場合、（バイト・インデックス４の）４がｚｅｒｏｉｄｘに入れられる。ヌル要素が見出されない場合、次に、一例において、ベクトルのサイズ（例えば、１６などのバイト単位）がｚｅｒｏｉｄｘに入れられる。

一実施形態において、要素の最初の１バイトを得るために、あらゆるバイト数の要素をマスクと論理積演算（ＡＮＤ）し、１バイト・サイズの要素については、マスクは１１１１１であり、２バイト・サイズの要素については、マスクは１１１１０であり、４バイト・サイズの要素については、マスクは１１１００である。このように、上記の例において、要素サイズがバイトであり、要素５が１つのゼロを有するとき、２進数の値５（００１０１）をバイト・サイズ要素のマスク（１１１１１）と論理積演算し、要素の最初のバイトのバイト・インデックスを得る（即ち、００１０１ ＡＮＤ １１１１１＝００１０１（５））。同様に、要素サイズが２バイトであり、要素３がゼロである場合、要素３はバイト６及び７を含むので、２進数の値６又は７を、ハーフワード（１１１１０）のマスクと論理積演算し、要素の最初のバイトのバイト・インデックスを得る（即ち、（００１１０又は００１１１） ＡＮＤ １１１１０＝００１１０（６））。さらに、要素サイズが４バイトであり、要素１がゼロである場合、要素１（バイト４−７）を構成するバイトのいずれかの２進数の値を、フルワード（１１１００）のマスクと論理積演算し、要素１の最初のバイト・インデックスを得る（即ち、（００１００又は００１０１又は００１１０又は００１１１） ＡＮＤ １１１００＝００１００（４））。

付加的に又はヌル検索が行われない場合、第３のオペランドから一対の文字がロードされ（ステップ４０４）、第４のオペランドから制御もロードされる（ステップ４０６）。例えば、図５に示すように、列５００に示される第３のオペランドは、文字Ａ、Ｚ、ａ、ｚ及び９を含み、列５０２に示される第４のオペランドは、大なりイコール（ｇｒｅａｔｅｒ ｔｈａｎ ａｎｄ ｅｑｕａｌ、ＧＥ）並びに小なりイコール（ｌｅｓｓ ｔｈａｎ ａｎｄ ｅｑｕａｌ、ＬＥ）などの制御を含む。Ａ、Ｚなどの一対の文字がロードされ、ＧＥ及びＬＥなどの一対の制御もロードされる。

図４及び図５を参照すると、その後、第４のオペランドからの制御を用いて、図５の行５０６に例が示される、第２のオペランドの各要素を、第３のオペランドからロードされた文字と比較する（ステップ４０８）。比較の結果は、ｒｅｓｕｌｔｖｅｃ〔ｉ〕に入れられ、ここで、ｉは比較される範囲を表す。つまり、この例においては、第３のオペランドにおいて指定された比較の範囲の各々についてのｒｅｓｕｌｔｖｅｃがあり、各ｒｅｓｕｌｔｖｅｃは、例えば１２８ビットなどの第２のオペランドと同じ数のビットを含む。従って、この例においては、ｒｅｓｕｌｔｖｅｃは、３つの比較範囲（例えば、ＡＺ、ａｚ、０９）についての３つのｒｅｓｕｌｔｖｅｃのアレイであり、各々は１２８ビットを有する。一例として、第４のオペランドからの制御ＧＥ及びＬＥを用いて、第２のオペランドからの字Ｈを第３のオペランドからのＡ及びＺと比較する。ＨはＡより大きいか又はこれに等しく、Ｚより小さいか又はこれに等しいので、ｒｅｓｕｌｔｖｅｃ〔ｉ〕内のＨに対応するビットは、Ｔｒｕｅ（真）（例えば、１）に設定される。この比較は、第２のオペランドの各要素について行われる。

その後、ロードされるべき第３のオペランドからの対がそれ以上あるかどうかについての判断がなされる（問い合わせ４１２）。ロードされるべき対がそれ以上ある場合、処理はステップ４０４を続行し、そこで次の文字の対及び制御をロードして、第２のオペランドの全ての要素の比較に使用し、別のｒｅｓｕｌｔｖｅｃ（ｉは１ずつインクリメントされる）を提供する。他の場合には、処理はステップ４２０に進み、そこで、種々の比較及び／又はゼロ検索からの結果が圧縮される。圧縮（ｃｏｎｄｅｎｓｅ）結果論理への入力は、ｒｅｓｕｌｔｖｅｃ〔ｉ〕及びｚｅｒｏｉｄｘ４０３である。

圧縮結果論理についての例示的な擬似コードは、以下の通りである。

上述のように、第１のオペランドに入れる結果を得るために、第２のオペランドのサイズ（例えば、１２８ビット）である、本明細書ではＴＥＭＰと呼ばれるマスクがゼロに設定される。次に、第３のオペランドからの文字の各対について、ＴＥＭＰをｒｅｓｕｌｔｖｅｃ（ｉ）と論理和演算（ＯＲ）する。（この例において、ｆｏｒループは、ｖｅｃ＿ｌｅｎｇｔｈ（例えば、１６）／２について繰り返すが、第３のオペランド内に３対の値しかないので、残りの５対の値についての第４のオペランド内の制御は偽に設定される。）他の例においては、ループは、第３のオペランド内の値の対の数について繰り返される。）図５の例の比較の後、ＴＥＭＰは、ＦＦＦＦＦＦＦＦＦＦ００ＦＦＦＦＦＦＦＦＦＦ００００？？？？？？に等しい。

次に、ゼロ検索が実施された場合、ＴＥＭＰは、もしあれば第１のゼロ要素を反映するように調整される。つまり、要素サイズについてのｚｅｒｏｉｄｘに対応するＴＥＭＰのビットが１に設定される。例えば、ｚｅｒｏｉｄｘ＝１２、且つ、要素サイズが１バイトである場合、バイト１２が１に設定される。

結果の反転（ＩＮ）＝１である場合、ＴＥＭＰは逆になる（例えば、ゼロが１になり、１が０になる）。さらに、ｒｅｓｕｌｔｉｄｘは、ＴＥＭＰ内の先頭ゼロ・バイト数に等しくなるように設定される（例えば、上記の例においては、第１の値はＦＦであるのでこれは０であるが、ＴＥＭＰが反転した場合、先頭ゼロ・バイト数は、上述の例については５である。）

次に、オペランド１が、ＲＴの値に基づいて設定される。例えば、ＲＴ＝１の場合、ｒｅｓｕｌｔｉｄｘ及びｚｅｒｏｉｄｘの最小値に設定される指定されたバイト（例えば、７）を除いて、オペランド１はゼロに設定され、ｒｅｓｕｌｔｉｄｘは、第３及び第４のオペランドにより指定される範囲のいずれかに一致する第２のオペランド内の第１の要素の最初のバイトのインデックスに等しい（例えば、上記の例においては、Ｈは一致であるので、ｒｅｓｕｌｔｉｄｘはゼロに等しい）。ＲＴ＝０の場合、オペランド１はＴＥＭＰに設定される。

さらに、条件コードが条件付きで設定される。条件コード設定フィールドがオンであり、（ＺＳ＝１及びｚｅｒｏｉｄｘ＜ｒｅｓｕｌｔｉｄｘ）の場合、ＣＣ＝０であり、又は条件コード設定フィールドがオンである場合、及び、ｒｅｓｕｌｔｉｄｘが第２のオペランドのサイズ（例えば、１６）より小さい場合、ＣＣ＝１であり、又はそれ以外は、３に設定される。条件コード設定フィールドがオフである場合、条件コード・レジスタへの更新は実施されない。

更に別の実施形態において、ゼロ検索は条件ではなく、代わりに、Ｖｅｃｔｏｒ Ｓｔｒｉｎｇ Ｒａｎｇｅ Ｃｏｍｐａｒｅ命令の実行時に実施される。命令の実行に基づいて又はこれに応答して、ゼロ検索が実施され、ゼロ要素の位置（例えば、バイト・インデックス）又はマスクが戻され、及び／又は第１の一致要素の位置（例えば、バイト・インデックス）又はマスクが戻される。

Ｖｅｃｔｏｒ Ｓｔｒｉｎｇ Ｒａｎｇｅ Ｃｏｍｐａｒｅ命令の一実施形態の１以上の態様をさらに説明するために、図６及び以下の説明を参照する。図６を参照すると、一例において、Ｖ_１（６００）、Ｖ_２（６０２）、Ｖ_３（６０４）及びＶ_４（６０６）を含む、４つのベクトル・レジスタが使用される。Ｖ_１は等しいサイズの第１の要素の数を含み、Ｖ_２は等しいサイズの第２の要素の数を含み、Ｖ_３は、各要素が第２の要素のサイズである第３の要素の偶奇対を含み、Ｖ_４は、各要素が第２の要素のサイズである第４の要素の偶奇対を含む。

Ｖ_３要素対は、Ｖ_４要素対の制御下で、左から右に、Ｖ_２要素と比較するために使用される。従って、一実施形態において、プロセスは以下の通りである。
Ａ．（１）Ｖ_３要素０（偶数）６２０が、Ｖ_４要素０（偶数）６２４の制御下で、第１のＶ_２要素６２２（要素０）と比較され、ここでＶ_４要素０は、大なり、小なり等などの条件を指定する。例えば、演算子Ｗを用いて、ＡがＦと比較される。さらに、Ｖ_３要素１（奇数）６２６が、Ｖ_４要素１（奇数）６２８の制御下で、第１のＶ_２要素６２２（要素０）と比較され、ここで、Ｖ_４要素は、大なり、小なり等などの条件を指定する。例えば、演算子Ｘを用いて、ＡがＧとも比較される。
一致が生じた場合、演算は終了する。例えば、２つの比較が一致である場合、Ｖ_２（Ａ）の要素０は一致を有する。他の場合には：
Ｂ．手順Ａ。もしあれば一致が見出されるまで、Ｖ_３、Ｖ_４における要素の連続する対の各々について、Ｖ２要素０に対して上記（１）が繰り返される。
Ｂに一致が生じない場合、もしあれば一致が見出されるまで、Ｖ_２の次の要素（要素１）に対して、手順Ａ及びＢの演算が連続的に行われる、以下同様である。
Ｖ_１（６００）において、結果値は、ＲＴ選択肢フラグに応じて設定される。
ＺＳ＝１の場合、Ｖ_２の各要素の各比較を、ゼロ値とも比較する。一致が見出される前にＶ_２要素においてゼロ値が検出される場合、一致条件が示され、演算は終了する。

一実施形態において、３２のベクトル・レジスタが存在し、他のタイプのレジスタは、ベクトル・レジスタの象限にマッピングすることができる。例えば、図７に示すように、３２のベクトル・レジスタ７０２を含むレジスタ・ファイ７００が存在し、各レジスタの長さが１２８ビットである場合、長さが６４ビットである１６の浮動小数点レジスタ７０４は、ベクトル・レジスタに重ね合わせることができる。従って、一例として、浮動小数点レジスタ２が修正されると、ベクトル・レジスタ２も修正される。他のタイプのレジスタについての他のマッピングも可能である。

上述したのは、Ｖｅｃｔｏｒ Ｓｔｒｉｎｇ Ｒａｎｇｅ Ｃｏｍｐａｒｅ命令の一実施形態である。この命令は、文字のベクトルを、１つの入力、検索値の別の入力、及び制御情報の第３の入力として利用し、検索値が使用される方法を示す。この命令は、例えば、全ての数、全ての大文字、１つの特定の字の全て等といった、ストリング又は文字の組における特定のクラスの文字を見出すために用いることができる。本明細書の１つの態様によると、命令は、排他的（ｅｘｃｌｕｓｉｖｅ）範囲又は包含的（ｉｎｃｌｕｓｉｖｅ）範囲を検索することができる。

一実施形態において、第２のベクトル・レジスタ内の複数の要素を指定する、Ｖｅｃｔｏｒ Ｓｔｒｉｎｇ Ｒａｎｇｅ Ｃｏｍｐａｒｅ命令が提供される。第３及び第４のベクトル内の要素の偶奇対が、値の範囲を指定する。値の各範囲を第２のベクトル・レジスタの各要素と比較する。第２のベクトルの要素が範囲値と一致する場合、これは「一致」と見なされる。

任意で、命令フィールドが設定されている場合、一致する第１の要素の位置が第１のベクトル・レジスタに入れられる。

任意で、別の命令フィールドが設定されている場合、一致する第２のベクトルの各要素について、第１のベクトルの要素のビットが１に設定される。

任意で、別の命令フィールドが設定されている場合、第２のベクトル・レジスタの各要素をさらにゼロ値と比較し、一致は、範囲の一致又はゼロの一致のいずれかを示す。

本明細書において、メモリ、メインメモリ、ストレージ、及びメインストレージは、明示的に又は文脈によって別様に示されない限り、互換的に使用される。

ベクトル・ファシリティに関する付加的な詳細は、他の命令の例を含めて、詳細な説明のさらに後半の部分として与えられる。

当業者により認識されるように、本発明の１以上の態様は、システム、方法、又はコンピュータ・プログラム製品として具体化することができる。従って、本発明の１以上の態様は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態（ファームウェア、常駐ソフトウェア、マイクロコード等を含む）、又はソフトウェアの態様とハードウェアの態様とを組み合わせた実施形態の形を取ることができ、これらは全て、本明細書において、一般的に「回路」、「モジュール」又は「システム」と呼ぶことができる。さらに、本発明の１以上の態様は、コンピュータ可読プログラム・コードが組み込まれた、１以上のコンピュータ可読媒体内に具体化されたコンピュータ・プログラム製品の形を取ることができる。

１以上のコンピュータ可読媒体のいずれの組み合わせを用いることもできる。コンピュータ可読媒体は、コンピュータ可読ストレージ媒体とすることができる。コンピュータ可読ストレージ媒体は、これらに限定されるものではないが、例えば、電子、磁気、光学、電磁気、赤外線又は半導体のシステム、装置又はデバイス、又は上記のいずれかの適切な組み合わせとすることができる。コンピュータ可読ストレージ媒体のより具体的な例（非網羅的なリスト）として、以下のもの、即ち、１以上の配線を有する電気的接続、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、消去可能なプログラム可能読み出し専用メモリ（ＥＰＲＯＭ又はフラッシュメモリ）、光ファイバ、ポータブル・コンパクト・ディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、光記憶装置、磁気記憶装置、又は上記のいずれかの適切な組み合わせが挙げられる。本明細書の文脈において、コンピュータ可読ストレージ媒体は、命令実行システム、装置若しくはデバイスによって用いるため、又はそれらと接続して用いるためにプログラムを収容又は格納することができるいずれかの有形媒体とすることができる。

ここで図８を参照すると、一例において、コンピュータ・プログラム製品８００は、例えば、本発明の１以上の態様を提供し、容易にするように、コンピュータ可読プログラム・コード手段又は論理８０４をその上に格納するための１以上の非一時的な（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ）コンピュータ可読ストレージ媒体８０２を含む。

コンピュータ可読媒体上に具体化されたプログラム・コードは、これらに限られるものではないが、無線、有線、光ファイバ・ケーブル、ＲＦ等、又は上記のいずれかの適切な組み合わせを含む、適切な媒体を用いて伝送することができる。

本発明の１以上の態様に関するオペレーションを実行するためのコンピュータ・プログラム・コードは、Ｊａｖａ（登録商標）、ＳｍａｌｌＴａｌｋ（登録商標）、Ｃ＋＋等のようなオブジェクト指向型プログラミング言語、及び、「Ｃ」プログラミング言語、アセンブラ、又は同様のプログラミング言語のような従来の手続き型プログラミング言語を含む、１以上のプログラミング言語のいずれかの組み合わせで書くことができる。プログラム・コードは、完全にユーザのコンピュータ上で実行される場合もあり、スタンドアロンのソフトウェア・パッケージとして、一部がユーザのコンピュータ上で実行される場合もあり、一部がユーザのコンピュータ上で実行され、一部が遠隔コンピュータ上で実行される場合もあり、又は完全に遠隔コンピュータ若しくはサーバ上で実行される場合もある。最後のシナリオにおいては、遠隔コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）若しくは広域ネットワーク（ＷＡＮ）を含むいずれかのタイプのネットワークを通じてユーザのコンピュータに接続される場合もあり、又は（例えば、インターネット・サービス・プロバイダを用いたインターネットを通じて）外部コンピュータに接続される場合もある。

本発明の１以上の態様は、本発明の実施形態による方法、装置（システム）及びコンピュータ・プログラム製品のフローチャート図及び／又はブロック図を参照して、本明細書で説明される。フローチャート図及び／又はブロック図の各ブロック、並びにフローチャート図及び／又はブロック図内のブロックの組み合わせは、コンピュータ・プログラム命令によって実装できることが理解されるであろう。これらのコンピュータ・プログラム命令を、汎用コンピュータ、専用コンピュータ、又は他のプログラム可能データ処理装置のプロセッサに与えてマシンを製造し、それにより、コンピュータ又は他のプログラム可能なデータ処理装置のプロセッサによって実行される命令が、フローチャート及び／又はブロック図の１つ以上のブロックにおいて指定された機能／動作を実装するための手段を作り出すようにすることができる。

これらのコンピュータ・プログラム命令はまた、コンピュータ、他のプログラム可能なデータ処理装置、又は他のデバイスを特定の方式で機能させるように指示することができるコンピュータ可読媒体内に格納し、それにより、そのコンピュータ可読媒体内に格納された命令が、フローチャート及び／又はブロック図の１以上のブロックにおいて指定された機能／動作を実装する命令を含む製品を製造するようにすることもできる。

コンピュータ・プログラム命令はまた、コンピュータ、他のプログラム可能なデータ処理装置、又は他のデバイス上にロードして、一連の動作ステップをコンピュータ、他のプログラム可能なデータ処理装置、又は他のデバイス上で行わせてコンピュータ実施のプロセスを生成し、それにより、コンピュータ又は他のプログラム可能な装置上で実行される命令が、フローチャート及び／又はブロック図の１以上のブロックにおいて指定された機能／動作を実行するためのプロセスを提供するようにもすることもできる。

図面内のフローチャート及びブロック図は、本発明の１以上の態様の種々の実施形態によるシステム、方法及びコンピュータ・プログラム製品の可能な実装のアーキテクチャ、機能及び動作を示す。この点に関して、フローチャート又はブロック図内の各ブロックは、指定された論理機能を実装するための１以上の実行可能命令を含むモジュール、セグメント、又はコードの部分を表すことができる。幾つかの代替的な実装において、ブロック内に記載された機能は、図面内に記載された順序とは異なる順序で行われ得ることにも留意すべきである。例えば、連続して示された２つのブロックが、関与する機能に応じて、実際には、実質的に同時に実行されることもあり、ときにはブロックが逆順に実行されることもある。また、ブロック図及び／又はフローチャート図の各ブロック、並びにブロック図及び／又はフローチャート図内のブロックの組み合わせは、指定された機能又は動作を行う専用ハードウェア・ベースのシステムによって、又は専用ハードウェアとコンピュータ命令との組み合わせによって実装できることにも留意されたい。

上記に加えて、本発明の１以上の態様は、顧客環境の管理を提供するサービス・プロバイダにより、供与し、提供し、配置し、管理し、サービスを行うことなどができる。例えば、サービス・プロバイダは、１以上の顧客に対して本発明の１以上の態様を実施するコンピュータ・コード及び／又はコンピュータ・インフラストラクチャを作成し、保持し、サポートすることなどができる。見返りとして、サービス・プロバイダは、例として、予約申し込み及び／又は報酬契約の下で顧客から支払いを受けることができる。付加的に又は代替的に、サービス・プロバイダは、１以上の第三者に対する広告コンテンツの販売から支払いを受けることができる。

本発明の一態様において、本発明の１以上の態様を実施するために、アプリケーションを配置することができる。一例として、アプリケーションの配置は、本発明の１以上の態様を実施するように動作可能なコンピュータ・インフラストラクチャを提供することを含む。

本発明の更に別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、コンピュータ・インフラストラクチャを配置することが可能であり、そこでは、コードは、コンピューティング・システムと協働して、本発明の１以上の態様を実施することができる。

本発明の更に別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、コンピュータ・インフラストラクチャを統合するためのプロセスを提供することができる。コンピュータ・システムは、コンピュータ可読媒体を含み、ここで、コンピュータ媒体は本発明の１以上の態様を含む。コードは、コンピュータ・システムと協働して、本発明の１以上の態様を実施することができる。

種々の実施形態を上述したが、これらは例にすぎない。例えば、他のアーキテクチャのコンピューティング環境が、本発明の１以上の態様を組み込んで使用することが可能である。さらに、他のサイズのベクトルを用いることができ、本発明の精神から逸脱することなく、命令に対する変更をなすことができる。さらに、ベクトル・レジスタ以外のレジスタを使用してもよく、及び／又はデータは、整数データ又は他のタイプのデータなど、文字データ以外であってもよい。

さらに、他のタイプのコンピューティング環境が、本発明の１以上の態様から利益を得ることができる。一例として、システム・バスを通してメモリ要素に直接的に又は間接的に結合された少なくとも２つのプロセッサを含む、プログラム・コードを格納及び／又は実行するのに適したデータ処理システムが使用可能である。メモリ要素は、例えば、プログラム・コードの実際の実行時に用いられるローカル・メモリと、大容量記憶装置と、実行時に大容量記憶装置からコードを取得しなければならない回数を減少させるために少なくとも幾つかのプログラム・コードの一時的なストレージを提供するキャッシュ・メモリとを含む。

入力／出力即ちＩ／Ｏ装置（キーボード、ディスプレイ、ポインティングデバイス、ＤＡＳＤ、テープ、ＣＤ、ＤＶＤ、サムドライブ、及び他のメモリ媒体等を含むが、これらに限定されるものではない）は、直接的に、又は介在するＩ／Ｏコントローラを通して、システムに接続することができる。データ処理システムが、介在するプライベート・ネットワーク又は公衆ネットワークを通して、他のデータ処理システム又は遠隔プリンタ若しくはストレージ装置に接続できるように、ネットワーク・アダプタをシステムに接続することもできる。モデム、ケーブル・モデム及びイーサネット・カードは、利用可能なタイプのネットワーク・アダプタのほんの数例にすぎない。

図９を参照すると、本発明の１以上の態様を実装するためのホスト・コンピュータ・システム５０００の代表的なコンポーネントが描かれている。代表的なホスト・コンピュータ５０００は、コンピュータ・メモリ（即ち、中央ストレージ）５００２と通信状態にある１以上のＣＰＵ５００１に加えて、ストレージ媒体デバイス５０１１及び他のコンピュータ又はＳＡＮ等と通信するためのネットワーク５０１０へのＩ／Ｏインターフェースを含む。ＣＰＵ５００１は、アーキテクチャ化された（ａｒｃｈｉｔｅｃｔｅｄ）命令セット及びアーキテクチャ化された機能を有するアーキテクチャに準拠している。ＣＰＵ５００１は、プログラム・アドレス（仮想アドレス）をメモリの実アドレスに変換するための動的アドレス変換（Ｄｙｎａｍｉｃ Ａｄｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ、ＤＡＴ）５００３を有することができる。ＤＡＴは、一般的に、変換をキャッシュに入れるための変換ルックアサイド・バッファ（ＴＬＢ）５００７を含むので、コンピュータ・メモリ５００２のブロックへの後のアクセスは、アドレス変換の遅延を必要としない。一般的に、コンピュータ・メモリ５００２とプロセッサ５００１との間に、キャッシュ５００９が用いられる。キャッシュ５００９は、複数のＣＰＵが利用可能な大容量のキャッシュと、大型のキャッシュと各ＣＰＵとの間のより小型でより高速な（下位レベルの）キャッシュとを有する階層とすることができる。幾つかの実装において、下位レベルのキャッシュは、命令のフェッチ及びデータ・アクセスのために別個の下位レベル・キャッシュを与えるように分割される。一実施形態においては、キャッシュ５００９を介して、命令フェッチ・ユニット５００４により、命令がメモリ５００２からフェッチされる。命令は、命令デコード・ユニット５００６でデコードされ、（幾つかの実施形態においては他の命令と共に）命令実行ユニット５００８にディスパッチされる。一般的には、例えば、算術演算実行ユニット、浮動小数点実行ユニット、及び分岐命令実行ユニットなどの幾つかの実行ユニット５００８が用いられる。命令は、実行ユニットにより実行され、必要に応じて命令が指定したレジスタ又はメモリからオペランドにアクセスする。メモリ５００２からオペランドにアクセスする（ロード又はストアする）場合、典型的には、ロード／ストア・ユニット５００５が、実行される命令の制御下でアクセスを処理する。命令は、ハードウェア回路又は内部のマイクロコード（ファームウェア）において、又はその両方の組み合わせによって実行することができる。

既述のように、コンピュータ・システムは、ローカル（又はメイン）ストレージ内の情報、並びに、アドレッシング、保護、参照、及び変更の記録を含む。アドレッシングの幾つかの態様は、アドレスの形式、アドレス空間の概念、種々のタイプのアドレス、及び１つのタイプのアドレスを別のタイプのアドレスに変換する方法を含む。メインストレージの一部は、永続的に割り当てられた記憶位置を含む。メインストレージは、システムに、データの直接アドレス指定可能な高速アクセス・ストレージを与える。データ及びプログラムを処理できるようになる前に、データ及びプログラムの両方が、（入力装置から）メインストレージにロードされる。

メインストレージは、キャッシュと呼ばれることもある、１以上のより小さくより高速アクセスのバッファ・ストレージを含むことができる。キャッシュは、典型的には、ＣＰＵ又はＩ／Ｏプロセッサと物理的に関連付けられる。物理的構成及び別個のストレージ媒体を使用することの影響は、性能に対するものを除き、通常、プログラムにより監視することはできない。

命令及びデータ・オペランドについて、別個のキャッシュを保持することができる。キャッシュ内の情報は、キャッシュ・ブロック又はキャッシュ・ライン（又は短縮してライン）と呼ばれる、整数境界（ｉｎｔｅｇｒａｌ ｂｏｕｎｄａｒｙ）上にある連続したバイト内に保持される。モデルは、キャッシュ・ラインのサイズをバイトで返す、ＥＸＴＲＡＣＴ ＣＡＣＨＥ ＡＴＴＲＩＢＵＴＥ命令を提供することができる。モデルはまた、データ若しくは命令キャッシュへのストレージのプリフェッチ、又は、キャッシュからのデータの解放に影響を与える、ＰＲＥＦＥＴＣＨ ＤＡＴＡ及びＰＲＥＦＥＴＣＨ ＤＡＴＡ ＲＥＬＡＴＩＶＥ ＬＯＮＧ命令を提供することができる。

ストレージは、長い水平方向のビットのストリングと考えられる。大部分のオペレーションにおいて、ストレージへのアクセスは、左から右への順序で進む。ビットのストリングは、８ビット単位で分割される。この８ビットの単位は１バイトと呼ばれ、全ての情報の形式の基本構成要素（ｂｕｉｌｄｉｎｇ ｂｌｏｃｋ）である。ストレージ内の各々のバイト位置は、負でない一意の整数により識別され、この整数がそのバイト位置のアドレスであり、即ち、簡単にバイト・アドレスである。隣接するバイト位置は、連続するアドレスを有し、左の０で始まって、左から右への順序で進む。アドレスは、符号なしの２進整数であり、２４ビット、３１ビット、又は６４ビットである。

情報は、ストレージとＣＰＵ又はチャネル・サブシステムとの間で、一度に１バイトずつ、又は１群のバイトずつ伝送される。特に断りのない限り、例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいては、ストレージ内の１群のバイトは、当該１群のバイトの左端のバイトによりアドレス指定される。１群のバイト内のバイト数は、実行されるオペレーションにより暗黙に指定されるか又は明示的に指定される。ＣＰＵオペレーションに用いられる場合、１群のバイトはフィールドと呼ばれる。例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいては、１群のバイトの中の各々において、ビットは、左から右の順序で番号が付けられる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいては、左端ビットは「上位（ｈｉｇｈ−ｏｒｄｅｒ）」ビットと呼ばれることがあり、右端ビットは「下位（ｌｏｗ−ｏｒｄｅｒ）」ビットと呼ばれることがある。しかしながら、ビット数は、ストレージ・アドレスではない。バイトだけを、アドレス指定することができる。ストレージ内の１つのバイトの個々のビットに対してオペレーションを行うためには、そのバイト全体にアクセスされる。１バイトの中のビットには、左から右に０から７までの番号が付けられる（例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいて）。１つのアドレスの中のビットには、２４ビット・アドレスの場合は８−３１若しくは４０−６３の番号を付けることができ、又は、３１ビット・アドレスの場合は１−３１若しくは３３−６３の番号を付けることができ、６４ビット・アドレスの場合は０−６３の番号が付けられる。複数のバイトから成る他のいずれかの固定長形式の中では、その形式を構成するビットには、０から始まる連続番号が付けられる。エラー検出のため及び好ましくは訂正のために、各バイト又は１群のバイトと共に、１以上の検査ビットが伝送されることがある。このような検査ビットは、マシンにより自動的に生成されるものであり、プログラムが直接制御することはできない。記憶容量は、バイト数で表わされる。ストレージ・オペランド・フィールドの長さが命令のオペレーション・コードで暗黙的に指定される場合、そのフィールドは固定長を有すると言われ、固定長は、１バイト、２バイト、４バイト、８バイト、又は１６バイトとすることができる。一部の命令では、より長いフィールドが暗黙的に指定されることもある。ストレージ・オペランド・フィールドの長さが暗黙的に指定されず明示的に記述される場合は、そのフィールドは可変長を有する。可変長オペランドは、１バイト（又は、一部の命令では、２バイトの倍数若しくは他の倍数）のインクリメントにより変化し得る。情報がストレージ内に置かれる場合、ストレージへの物理パスの幅が格納されるフィールドの長さを上回るときでも、指定されたフィールド内に含まれるバイト位置のコンテンツのみが置き換えられる。

特定の情報単位は、ストレージ内の整数境界上にあることになる。そのストレージ・アドレスがバイトでの単位での長さの倍数であるとき、境界は、情報単位に関して整数境界であることを意味する。整数境界上にある２バイト、４バイト、８バイト、及び１６バイトのフィールドには、特別な名称が与えられる。ハーフワードは、２バイト境界上にある２個の連続した１群のバイトであり、これは、命令の基本的な構成要素である。ワードは、４バイト境界上にある４個の連続した１群のバイトである。ダブルワード（ｄｏｕｂｌｅｗｏｒｄ）は、８バイト境界上にある８個の連続した１群のバイトである。クワッドワード（ｑｕａｄｗｏｒｄ）は、１６バイト境界上にある１６個の連続した１群のバイトである。ストレージ・アドレスが、ハーフワード、ワード、ダブルワード、及びクワッドワードを示す場合、そのアドレスの２進表現は、それぞれ、右端の１個、２個、３個、又は４個のビットが０になる。命令は、２バイトの整数境界上にあることになる。大部分の命令のストレージ・オペランドは、境界合わせ（ｂｏｕｎｄａｒｙ ａｌｉｇｎｍｅｎｔ）要求をもたない。

命令及びデータ・オペランドに対して別個のキャッシュを実装するデバイスにおいては、後に命令をフェッチするキャッシュ・ライン内にプログラムが格納される場合には、その格納が、後にフェッチされる命令を変更するかどうかに関係なく、著しい遅延が生じることがある。

一実施形態において、本発明は、ソフトウェア（ライセンス内部コード、ファームウェア、マイクロコード、ミリコード、ピココードなどと呼ばれる場合もあるが、そのいずれも本発明の１以上の態様と整合性がある）により実施することができる。図９を参照すると、本発明の１以上の態様を具体化するソフトウェア・プログラム・コードには、ホスト・システム５０００のプロセッサ５００１により、ＣＤ−ＲＯＭドライブ、テープドライブ、又はハードドライブといった長期ストレージ媒体デバイス５０１１からアクセスすることができる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、又はＣＤ−ＲＯＭといった、データ処理システムと共に用いるための種々の周知の媒体のいずれかの上で具体化することができる。コードは、こうした媒体で配布しても、又はコンピュータ・メモリ５００２からユーザに提供しても、又は、こうした他のシステムのユーザが使用するために、ネットワーク５０１０上の１つのコンピュータ・システムのストレージから他のコンピュータ・システムに提供してもよい。

ソフトウェア・プログラム・コードは、種々のコンピュータ・コンポーネント及び１以上のアプリケーション・プログラムの機能及び相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体デバイス５０１１から相対的により高速のコンピュータ・ストレージ５００２にページングされ、そこでプロセッサ５００１による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理的媒体上で具体化し、及び／又は、ネットワークを介してソフトウェア・コードを提供させる技術及び方法は周知であり、ここではこれ以上論じない。プログラム・コードは、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュメモリ、コンパクトディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）上に作成され格納されたとき、「コンピュータ・プログラム製品」と呼ばれることが多い。コンピュータ・プログラム製品媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。

図１０は、本発明の１以上の態様を実施することができる代表的なワークステーション又はサーバ・ハードウェア・システムを示す。図１０のシステム５０２０は、任意の周辺機器を含む、パーソナル・コンピュータ、ワークステーション、又はサーバなどの代表的なベース・コンピュータ・システム５０２１を含む。ベース・コンピュータ・システム５０２１は、１以上のプロセッサ５０２６と、周知技術に従ってプロセッサ５０２６とシステム５０２１の他のコンポーネントを接続し、これらの間の通信を可能にするために用いられるバスとを含む。バスは、プロセッサ５０２６を、ハードドライブ（例えば、磁気媒体、ＣＤ、ＤＶＤ、及びフラッシュメモリのいずれかを含む）又はテープドライブを含むことができる、メモリ５０２５及び長期ストレージ５０２７に接続する。システム５０２１はまた、バスを介して、マイクロプロセッサ５０２６を、キーボード５０２４、マウス５０２３、プリンタ／スキャナ５０３０、及び／又はタッチ・センシティブ・スクリーン、デジタル化された入力パッド等のいずれかのユーザ・インターフェース機器とすることができる他のインターフェース機器といった、１以上のインターフェース機器に接続する、ユーザ・インターフェース・アダプタを含むこともできる。バスはまた、ディスプレイ・アダプタを介して、ＬＣＤスクリーン又はモニタなどのディスプレイ装置５０２２をマイクロプロセッサ５０２６にも接続する。

システム５０２１は、ネットワーク５０２９と通信する５０２８ことができるネットワーク・アダプタを介して、他のコンピュータ又はコンピュータ・ネットワークと通信することができる。例示的なネットワーク・アダプタは、通信チャネル、トークン・リング、イーサネット又はモデムである。或いは、システム５０２１は、ＣＤＰＤ（セルラー・デジタル・パケット・データ）カードのような無線インターフェースを用いて通信することもできる。システム５０２１は、ローカル・エリア・ネットワーク（ＬＡＮ）若しくは広域ネットワーク（ＷＡＮ）、又はシステム５０２１内のこうした他のコンピュータと関連付けることができ、又は、別のコンピュータ等とのクライアント／サーバ構成におけるクライアントとすることができる。これらの構成の全て、並びに、適切な通信ハードウェア及びソフトウェアは、当技術分野において周知である。

図１１は、本発明の１以上の態様を実施することができるデータ処理ネットワーク５０４０を示す。データ処理ネットワーク５０４０は、各々が複数の個別のワークステーション５０４１、５０４２、５０４３、５０４４を含むことができる、無線ネットワーク及び有線ネットワークのような複数の個別のネットワークを含むことができる。さらに、当業者であれば理解するように、１以上のＬＡＮを含ませることができ、そこで、ＬＡＮは、ホスト・プロセッサに接続された複数のインテリジェント・ワークステーションを含むことができる。

さらに図１１を参照すると、ネットワークはまた、ゲートウェイ・コンピュータ（クライアント・サーバ５０４６）、又はアプリケーション・サーバ（データ・リポジトリにアクセスすることができ、且つ、ワークステーション５０４５から直接アクセスすることもできる遠隔サーバ５０４８）のような、メインフレーム・コンピュータ又はサーバを含むこともできる。ゲートウェイ・コンピュータ５０４６は、各々の個々のネットワークへの入口点として働く。ゲートウェイは、１つのネットワーク・プロトコルを別のネットワーク・プロトコルに接続するときに必要とされる。ゲートウェイ５０４６は、通信リンクによって別のネットワーク（例えば、インターネット５０４７）に接続できることが好ましい。ゲートウェイ５０４６はまた、通信リンクを用いて、１以上のワークステーション５０４１、５０４２、５０４３、５０４４に直接接続することもできる。ゲートウェイ・コンピュータは、インターナショナル・ビジネス・マシーンズ・コーポレーションから入手可能なＩＢＭ（登録商標） ｅＳｅｒｖｅｒ（商標）Ｓｙｓｔｅｍ ｚサーバを用いて実装することができる。

図１０及び図１１を同時に参照すると、本発明の１以上の態様を具体化することができるソフトウェア・プログラム・コードには、一般的に、ＣＤ−ＲＯＭドライブ又はハードドライブといった長期ストレージ媒体５０２７から、システム５０２０のプロセッサ５０２６によってアクセスすることができる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、又はＣＤ−ＲＯＭといった、データ処理システムと共に用いるための種々の周知の媒体のいずれかの上で具体化することができる。コードは、そのような媒体で配布しても、又はメモリからユーザ５０５０、５０５１に提供しても、或いは、こうした他のシステムのユーザが用いるために、ネットワーク上の１つのコンピュータ・システムのストレージから他のコンピュータ・システムに提供してもよい。

或いは、プログラム・コードをメモリ５０２５内で具体化し、プロセッサ・バスを用いてプロセッサ５０２６によってプログラム・コードにアクセスすることができる。このようなプログラム・コードは、種々のコンピュータ・コンポーネント及び１以上のアプリケーション・プログラム５０３２の機能及び相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体５０２７から高速メモリ５０２５にページングされ、そこでプロセッサ５０２６による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理的媒体上で具体化し、及び／又は、ネットワークを介してソフトウェア・コードを配布する技術及び方法は周知であり、ここではこれ以上論じない。プログラム・コードは、作成され、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュメモリ、コンパクトディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）に格納されたとき、「コンピュータ・プログラム製品」と呼ばれることが多い。コンピュータ・プログラム製品媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。

プロセッサが最も容易に利用できるキャッシュ（通常、プロセッサの他のキャッシュよりも高速で小さい）は、最下位（Ｌ１又はレベル１）のキャッシュであり、メインストア（メインメモリ）は、最上位レベルのキャッシュ（３つのレベルがある場合にはＬ３）である。最下位レベルのキャッシュは、実行されるマシン命令を保持する命令キャッシュ（Ｉ−キャッシュ）と、データ・オペランドを保持するデータ・キャッシュ（Ｄ−キャッシュ）とに分割されることが多い。

図１２を参照すると、プロセッサ５０２６についての例示的なプロセッサの実施形態が示される。典型的には、メモリ・ブロックをバッファに入れてプロセッサ性能を向上させるために、１以上のレベルのキャッシュ５０５３が用いられる。キャッシュ５０５３は、使用される可能性が高いメモリ・データのキャッシュ・ラインを保持する高速バッファである。典型的なキャッシュ・ラインは、６４バイト、１２８バイト、又は２５６バイトのメモリ・データである。データをキャッシュに入れるのではなく、命令をキャッシュに入れるために、別個のキャッシュが用いられることが多い。キャッシュ・コヒーレンス（メモリ及びキャッシュ内のラインのコピーの同期）は、多くの場合、当技術分野において周知の種々の「スヌープ（ｓｎｏｏｐ）」アルゴリズムによって与えられる。プロセッサ・システムのメインメモリ・ストレージ５０２５は、キャッシュと呼ばれることが多い。４つのレベルのキャッシュ５０５３を有するプロセッサ・システムにおいて、メインストレージ５０２５は、典型的にはより高速であり、且つ、コンピュータ・システムが利用できる不揮発性ストレージ（ＤＡＳＤ、テープ等）の一部だけを保持するので、レベル５（Ｌ５）のキャッシュと呼ばれることがある。メインストレージ５０２５は、オペレーティング・システムによってメインストレージ５０２５との間でページングされるデータのページを「キャッシュに入れる」。

プログラム・カウンタ（命令カウンタ）５０６１は、実行される現行の命令のアドレスを常時監視している。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅプロセッサのプログラム・カウンタは６４ビットであり、従来のアドレッシング制限をサポートするために、３１ビット又は２４ビットに切り捨てることができる。プログラム・カウンタは、典型的には、コンテキスト・スイッチの際に持続するように、コンピュータのＰＳＷ（プログラム状況ワード）内で具体化される。従って、例えば、オペレーティング・システムにより、プログラム・カウンタ値を有する進行中のプログラムに割り込みをかけることが可能である（プログラム環境からオペレーティング・システム環境へのコンテキスト・スイッチ）。プログラムのＰＳＷは、プログラムがアクティブでない間、プログラム・カウンタ値を保持し、オペレーティング・システムが実行されている間、オペレーティング・システムの（ＰＳＷ内の）プログラム・カウンタが用いられる。典型的には、プログラム・カウンタは、現行の命令のバイト数に等しい量だけインクリメントされる。ＲＩＳＣ（縮小命令セット・コンピューティング）命令は、典型的には固定長であり、ＣＩＳＣ（複合命令セット・コンピューティング）命令は、典型的には可変長である。ＩＢＭ（登録商標） ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの命令は、２バイト、４バイト、又は６バイトの長さを有するＣＩＳＣ命令である。例えば、コンテキスト・スイッチオペレーション又は分岐命令の分岐成立（Ｂｒａｎｃｈ ｔａｋｅｎ）オペレーションにより、プログラム・カウンタ５０６１が変更される。コンテキスト・スイッチオペレーションにおいて、現行のプログラム・カウンタ値は、実行されるプログラムについての他の状態情報（条件コードのような）と共にプログラム状況ワード内に保存され、実行される新しいプログラム・モジュールの命令を示す新しいプログラム・カウンタ値がロードされる。分岐成立オペレーションを行い、分岐命令の結果をプログラム・カウンタ５０６１にロードすることにより、プログラムが判断を下すこと又はプログラム内でループすることを可能にする。

典型的には、プロセッサ５０２６の代わりに命令をフェッチするために、命令フェッチ・ユニット５０５５が用いられる。フェッチ・ユニットは、「次の順次命令（ｎｅｘｔ ｓｅｑｕｅｎｔｉａｌ ｉｎｓｔｒｕｃｔｉｏｎ）」、分岐成立命令のターゲット命令、又はコンテキスト・スイッチの後のプログラムの最初の命令のいずれかをフェッチする。今日の命令フェッチ・ユニットは、プリフェッチされた命令を用いることができる可能性に基づいて、命令を投機的にプリフェッチするプリフェッチ技術を用いることが多い。例えば、フェッチ・ユニットは、次の順次命令を含む１６バイトの命令と、付加的なバイトの更なる順次命令とをフェッチすることができる。

次いで、フェッチされた命令が、プロセッサ５０２６によって実行される。一実施形態において、フェッチされた命令は、フェッチ・ユニットのディスパッチ・ユニット５０５６に渡される。ディスパッチ・ユニットは命令をデコードし、デコードされた命令についての情報を適切なユニット５０５７、５０５８、５０６０に転送する。実行ユニット５０５７は、典型的には、命令フェッチ・ユニット５０５５からデコードされた算術命令についての情報を受け取り、命令のオペコードに従ってオペランドに関する算術演算を行う。オペランドは、好ましくは、メモリ５０２５、アーキテクチャ化されたレジスタ５０５９、又は実行される命令の即値フィールドのいずれかから、実行ユニット５０５７に与えられる。実行の結果は、格納された場合には、メモリ５０２５、レジスタ５０５９、又は（制御レジスタ、ＰＳＷレジスタなどのような）他のマシン・ハードウェア内に格納される。

プロセッサ５０２６は、典型的には、命令の機能を実行するための１以上の実行ユニット５０５７、５０５８、５０６０を有する。図１３Ａを参照すると、実行ユニット５０５７は、インターフェース論理５０７１を介して、アーキテクチャ化された汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、ロード・ストア・ユニット５０６０、及び他のプロセッサ・ユニット５０６５と通信することができる。実行ユニット５０５７は、幾つかのレジスタ回路５０６７、５０６８、５０６９を用いて、算術論理演算ユニット（ＡＬＵ）５０６６が動作する情報を保持することができる。ＡＬＵは、加算（ａｄｄ）、減算（ｓｕｂｔｒａｃｔ）、乗算（ｍｕｌｔｉｐｌｙ）、及び除算（ｄｉｖｉｄｅ）などの算術演算、並びに、論理積（ａｎｄ）、論理和（ｏｒ）、及び排他的論理和（ＸＯＲ）、ローテート（ｒｏｔａｔｅ）及びシフト（ｓｈｉｆｔ）のような論理関数を実行する。ＡＬＵは、設計に依存する専用の演算をサポートすることが好ましい。他の回路は、例えば条件コード及び回復サポート論理を含む、他のアーキテクチャ化ファシリティ５０７２を提供することができる。典型的には、ＡＬＵ演算の結果は、出力レジスタ回路５０７０に保持され、この出力レジスタ回路５０７０が、結果を種々の他の処理機能に転送することができる。多数のプロセッサ・ユニットの構成が存在し、本説明は、一実施形態の代表的な理解を与えることのみを意図している。

例えばＡＤＤ命令は、算術及び論理機能を有する実行ユニット５０５７で実行され、一方、例えば浮動小数点命令は、特化された浮動小数点能力を有する浮動小数点実行部で実行される。実行ユニットは、オペランドに対してオペコードが定めた関数を行うことにより、命令が特定したオペランドに対して動作することが好ましい。例えば、ＡＤＤ命令は、命令のレジスタ・フィールドによって特定された２つのレジスタ５０５９内に見出されるオペランドに対して、実行ユニット５０５７により実行することができる。

実行ユニット５０５７は、２つのオペランドに対して算術加算を実行し、結果を第３のオペランドに格納し、ここで第３のオペランドは、第３のレジスタであっても又は２つのソース・レジスタのいずれかであってもよい。実行ユニットは、シフト、ローテート、論理積、論理和、及び排他的論理和のような種々の論理関数、並びに、加算、減算、乗算、除法のいずれかを含む、種々の代数関数を実行することができる算術論理演算ユニット（ＡＬＵ）５０６６を用いることが好ましい。スカラー演算のために設計されたＡＬＵ５０６６もあり、浮動小数点のために設計されたものＡＬＵ５０６６もある。データは、アーキテクチャに応じて、ビッグエンディアン（最下位のバイトが最も高いバイト・アドレスである）、又はリトルエンディアン（最下位のバイトが最も低いバイト・アドレスである）とすることができる。ＩＢＭ（登録商標） ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅは、ビッグエンディアンである。符号付きフィールドは、アーキテクチャに応じて、符号及び大きさ、１の補数、又は２の補数とすることができる。２の補数における負の値又は正の値は、ＡＬＵ内で加法しか必要としないため、ＡＬＵが減算能力を設計する必要がないという点で、２の補数は有利である。数値は、通常、省略表現で記述され、１２ビット・フィールドは、４，０９６バイトブロックのアドレスを定め、通常、例えば４Ｋバイト（キロバイト）ブロックのように記述される。

図１３Ｂを参照すると、分岐命令を実行するための分岐命令情報が、典型的には、分岐ユニット５０５８に送られ、この分岐ユニット５０５８は、多くの場合、分岐履歴テーブル５０８２のような分岐予測アルゴリズムを用いて、他の条件付き演算が完了する前に分岐の結果を予測する。条件付き演算が完了する前に、現行の分岐命令のターゲットがフェッチされ、投機的に実行される。条件付き演算が完了すると、投機的に実行された分岐命令は、条件付き演算の条件及び投機された結果に基づいて、完了されるか又は破棄される。典型的な分岐命令は、条件コードを検査し、条件コードが分岐命令の分岐要件を満たす場合、ターゲット・アドレスに分岐することができ、ターゲット・アドレスは、例えば、命令のレジスタ・フィールド又は即値フィールド内に見出されるものを含む幾つかの数に基づいて計算することができる。分岐ユニット５０５８は、複数の入力レジスタ回路５０７５、５０７６、５０７７と、出力レジスタ回路５０８０とを有するＡＬＵ５０７４を用いることができる。分岐ユニット５０５８は、例えば、汎用レジスタ５０５９、デコード・ディスパッチ・ユニット５０５６、又は他の回路５０７３と通信することができる。

例えば、オペレーティング・システムによって開始されるコンテキスト・スイッチ、コンテキスト・スイッチを発生させるプログラム例外又はエラー、コンテキスト・スイッチを発生させるＩ／Ｏ割り込み信号、或いは、（マルチスレッド環境における）複数のプログラムのマルチスレッド活動を含む様々な理由により、命令のグループの実行に割り込みが発生することがある。コンテキスト・スイッチ動作は、現在実行中のプログラムについての状態情報を保存し、次いで、起動される別のプログラムについての状態情報をロードすることが好ましい。状態情報は、例えば、ハードウェア・レジスタ又はメモリ内に保存することができる。状態情報は、実行される次の命令を示すプログラム・カウンタ値と、条件コードと、メモリ変換情報と、アーキテクチャ化されたレジスタのコンテンツとを含むことが好ましい。コンテキスト・スイッチの活動は、ハードウェア回路、アプリケーション・プログラム、オペレーティング・システム・プログラム、又はファームウェア・コード（マイクロコード、ピココード、又はライセンス内部コード（ＬＩＣ））単独で又はその組み合わせで実施することができる。

プロセッサは、命令により定義された方法に従ってオペランドにアクセスする。命令は、命令の一部の値を用いて即値オペランドを与えることができ、汎用レジスタ又は専用レジスタ（例えば、浮動小数点レジスタ）のいずれかを明示的に示す１以上のレジスタ・フィールドを与えることができる。命令は、オペコード・フィールドによって、オペランドとして識別されるインプライド・レジスタ（ｉｍｐｌｉｅｄ ｒｅｇｉｓｔｅｒ）を用いることができる。命令は、オペランドのためのメモリ位置を用いることができる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの長変位ファシリティ（ｌｏｎｇ ｄｉｓｐｌａｃｅｍｅｎｔ ｆａｃｉｌｉｔｙ）により例示されるように、オペランドのメモリ位置を、レジスタ、即値フィールド、又はレジスタと即値フィールドの組み合わせによって与えることができ、命令は、基底レジスタ、指標レジスタ、及び即値フィールド（変位フィールド）を定め、これらが、例えば互いに加算されてメモリ内のオペランドのアドレスをもたらす。ここでの位置（ｌｏｃａｔｉｏｎ）は、典型的には、特に断りのない限り、メインメモリ（メインストレージ）内の記憶位置を意味する。

図１３Ｃを参照すると、プロセッサは、ロード／ストア・ユニット５０６０を用いて、ストレージにアクセスする。ロード／ストア・ユニット５０６０は、メモリ５０５３内のターゲット・オペランドのアドレスを取得し、オペランドをレジスタ５０５９又は別のメモリ５０５３の記憶位置にロードすることによってロードオペレーションを行うことができ、或いは、メモリ５０５３内のターゲット・オペランドのアドレスを取得し、レジスタ５０５９又は別のメモリ５０５３の記憶位置から取得したデータをメモリ５０５３内のターゲット・オペランドの記憶位置に格納することによって、ストアオペレーションを行うことができる。ロード／ストア・ユニット５０６０は、投機的なものであってもよく、命令シーケンスに対してアウト・オブ・オーダー式の順序でメモリにアクセスすることができるが、プログラムに対して、命令がイン・オーダー式に実行されたという状態を維持することになる。ロード／ストア・ユニット５０６０は、汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、キャッシュ／メモリ・インターフェース５０５３、又は他の要素５０８３と通信することができ、ストレージ・アドレスを計算し、且つ、パイプライン処理を順に行ってオペレーションをイン・オーダー式に保持するための、種々のレジスタ回路、ＡＬＵ５０８５、及び制御論理５０９０を含む。一部の動作は、アウト・オブ・オーダー式とすることができるが、ロード／ストア・ユニットは、アウト・オブ・オーダー式動作が、プログラムに対して、当技術分野において周知のようなイン・オーダー式に実行されたように見せる機能を提供する。

好ましくは、アプリケーション・プログラムが「参照する」アドレスは、仮想アドレスと呼ばれることが多い。仮想アドレスは、「論理アドレス」及び「実効アドレス」と呼ばれることもある。これらの仮想アドレスは、これらに限定されるものではないが、単に仮想アドレスをオフセット値にプリフィックス付加すること、１以上の変換テーブルを介して仮想アドレスを変換することを含む、種々の動的アドレス変換（ＤＡＴ）技術の１つによって、物理的メモリ位置にリダイレクトされるという点で仮想的であり、変換テーブルは、少なくともセグメント・テーブル及びページ・テーブルを単独で又は組み合わせて含むことが好ましく、セグメント・テーブルは、ページ・テーブルを示すエントリを有することが好ましい。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅでは、第１の領域テーブル、第２の領域テーブル、第３の領域テーブル、セグメント・テーブル、及び任意のページ・テーブルを含む、変換の階層が提供される。アドレス変換の性能は、仮想アドレスを関連した物理的メモリ位置にマッピングするエントリを含む変換ルックアサイド・バッファ（ＴＬＢ）を用いることにより改善されることが多い。ＤＡＴが変換テーブルを用いて仮想アドレスを変換したときに、エントリが作成される。次いで、後に仮想アドレスを用いることで、低速の順次変換テーブル・アクセスではなく、高速のＴＬＢのエントリを用いることが可能になる。ＴＬＢの内容は、ＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）を含む種々の置換アルゴリズムによって管理することができる。

プロセッサがマルチプロセッサ・システムのプロセッサである場合には、各プロセッサは、コヒーレンシのために、Ｉ／Ｏ、キャッシュ、ＴＬＢ、及びメモリといった共有リソースをインターロック状態に保持する責任を負う。キャッシュ・コヒーレンシを保持する際に、一般的には「スヌープ」技術が用いられる。スヌープ環境においては、共有を容易にするために、各キャッシュ・ラインを、共有状態、排他的状態、変更状態、無効状態等のいずれか１つの状態にあるものとしてマーク付けすることができる。

Ｉ／Ｏユニット５０５４（図１２）は、プロセッサに、例えば、テープ、ディスク、プリンタ、ディスプレイ、及びネットワークを含む周辺機器に取り付けるための手段を与える。Ｉ／Ｏユニットは、ソフトウェア・ドライバによってコンピュータ・プログラムに提示されることが多い。ＩＢＭ（登録商標） Ｓｙｓｔｅｍ ｚのようなメインフレームにおいては、チャネル・アダプタ及びオープン・システム・アダプタが、オペレーティング・システムと周辺機器との間に通信をもたらすメインフレームのＩ／Ｏユニットである。

さらに、他のタイプのコンピューティング環境が、本発明の１以上の態様から利益を得ることができる。一例として、コンピューティング環境は、特定のアーキテクチャ（例えば、命令実行、アドレス変換などのアーキテクチャ化された機能、及びアーキテクチャ化されたレジスタを含む）又はそのサブセットをエミュレートする（例えば、プロセッサ及びメモリを有するネイティブ・コンピュータ・システム上で）エミュレータ（例えば、ソフトウェア又は他のエミュレーション機構）を含むことができる。このような環境においては、エミュレータを実行しているコンピュータが、エミュレートされる機能と異なるアーキテクチャを有することができたとしても、エミュレータの１以上のエミュレーション機能により、本発明の１以上の態様が実施され得る。一例として、エミュレーション・モードにおいては、エミュレートされる特定の命令又はオペレーションがデコードされ、適切なエミュレーション機能が構築され、個々の命令又はオペレーションを実施する。

エミュレーション環境においては、ホスト・コンピュータは、例えば、命令及びデータを格納するためのメモリと、メモリから命令をフェッチし、任意で、フェッチされた命令のためのローカル・バッファリングを提供するための命令フェッチ・ユニットと、フェッチされた命令を受信し、フェッチされた命令のタイプを判断するための命令デコード・ユニットと、命令を実行するための命令実行ユニットとを含む。実行は、データをメモリからレジスタ内にロードするステップ、データをレジスタから再びメモリに格納するステップ、又はデコード・ユニットにより判断されるように、何らかのタイプの算術演算又は論理演算を実行するステップを含むことができる。一例においては、各ユニットは、ソフトウェアで実装される。例えば、ユニットが実行する演算は、エミュレータ・ソフトウェア内の１以上のサブルーチンとして実装される。

より具体的には、メインフレームにおいて、アーキテクチャ化されたマシン命令は、多くの場合コンパイラ・アプリケーションを介して、プログラマ、通常今日では「Ｃ」プログラマによって用いられる。ストレージ媒体内に格納されたこれらの命令は、ｚ／ＡｒｃｈｉｔｅｃｔｕｒｅのＩＢＭ（登録商標）サーバにおいて、又は代替的に他のアーキテクチャを実行するマシンにおいて、ネイティブに実行することができる。これらの命令は、既存及び将来のＩＢＭ（登録商標）メインフレーム・サーバにおいて、及び、ＩＢＭ（登録商標）の他のマシン（例えば、Ｐｏｗｅｒ Ｓｙｓｔｅｍｓサーバ及びＳｙｓｔｅｍ ｘ（登録商標）サーバ）上で、エミュレートすることができる。これらの命令は、ＩＢＭ（登録商標）、Ｉｎｔｅｌ（登録商標）、ＡＭＤ（登録商標）などによって製造されたハードウェアを用いて種々のマシン上でＬｉｎｕｘ（登録商標）を実行しているマシンにおいて実行することができる。Ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ下でそのハードウェア上で実行することに加えて、Ｌｉｎｕｘ（登録商標）を用いること、並びに、一般に実行がエミュレーション・モードにある、Ｈｅｒｃｕｌｅｓ、又はＦＳＩ（Ｆｕｎｄａｍｅｎｔａｌ Ｓｏｆｔｗａｒｅ，Ｉｎｃ）によるエミュレーションを用いるマシンを用いることもできる。エミュレーション・モードにおいては、ネイティブ・プロセッサによって、エミュレーション・ソフトウェアが実行され、エミュレートされたプロセッサのアーキテクチャをエミュレートする。

ネイティブ・プロセッサは、一般的に、エミュレートされたプロセッサのエミュレーションを実行するためにファームウェア又はネイティブ・オペレーティング・システムのいずれかを含むエミュレーション・ソフトウェアを実行する。エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャの命令のフェッチと実行を担当する。エミュレーション・ソフトウェアは、エミュレートされたプログラム・カウンタを維持し、命令境界を常時監視している。エミュレーション・ソフトウェアは、一度に１以上のエミュレートされたマシン命令をフェッチし、ネイティブ・プロセッサにより実行するために、その１以上のエミュレートされたマシン命令を、対応する１群のネイティブマシン命令に変換することができる。これらの変換された命令は、より速い変換を達成できるようにキャッシュに入れることができる。それにも関わらず、エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャのアーキテクチャ規則を維持して、オペレーティング・システム及びエミュレートされたプロセッサのために書かれたアプリケーションが正確に動作することを保証しなければならない。さらに、エミュレーション・ソフトウェアは、これらに限られるものではないが、制御レジスタ、汎用レジスタ、浮動小数点レジスタ、例えばセグメント・テーブル及びページ・テーブルを含む動的アドレス変換機能、割り込み機構、コンテキスト・スイッチ機構、時刻（Time of Day、ＴＯＤ）クロック、及びＩ／Ｏサブシステムへのアーキテクチャ化インターフェースを含む、エミュレートされたプロセッサのアーキテクチャによって識別されるリソースを提供し、オペレーティング・システム又はエミュレートされたプロセッサ上で実行するように設計されたアプリケーション・プログラムが、エミュレーション・ソフトウェアを有するネイティブ・プロセッサ上で実行できるようにしなければならない。

エミュレートされた特定の命令がデコードされ、個々の命令の機能を実行するためのサブルーチンが呼び出される。エミュレートされたプロセッサの１の機能をエミュレートするエミュレーション・ソフトウェア機能は、例えば、「Ｃ」サブルーチン又はドライバにおいて、或いは好ましい実施形態の説明を理解した後で当業者の技術の範囲内にあるような特定のハードウェアのためにドライバを提供する他の何らかの方法で実装される。種々のソフトウェア及びハードウェア・エミュレーションの特許には、これらに限られるものではないが、Ｂｅａｕｓｏｌｅｉｌ他による「Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｈａｒｄｗａｒｅ Ｅｍｕｌａｔｉｏｎ」という名称の特許文献１、Ｓｃａｌｚｉ他による「Ｐｒｅｐｒｏｃｅｓｓｉｎｇ ｏｆ Ｓｔｏｒｅｄ Ｔａｒｇｅｔ Ｒｏｕｔｉｎｅｓ ｆｏｒ Ｅｍｕｌａｔｉｎｇ Ｉｎｃｏｍｐａｔｉｂｌｅ Ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ Ｔａｒｇｅｔ Ｐｒｏｃｅｓｓｏｒ」という名称の特許文献２、Ｄａｖｉｄｉａｎ他による「Ｄｅｃｏｄｉｎｇ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎ ｔｏ Ｄｉｒｅｃｔｌｙ Ａｃｃｅｓｓ Ｅｍｕｌａｔｉｏｎ Ｒｏｕｔｉｎｅｓ ｔｈａｔ Ｅｍｕｌａｔｅ ｔｈｅ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献３、Ｇｏｒｉｓｈｅｋ他による「Ｓｙｍｍｅｔｒｉｃａｌ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｂｕｓ ａｎｄ Ｃｈｉｐｓｅｔ Ｕｓｅｄ ｆｏｒ Ｃｏｐｒｏｃｅｓｓｏｒ Ｓｕｐｐｏｒｔ Ａｌｌｏｗｉｎｇ Ｎｏｎ−Ｎａｔｉｖｅ Ｃｏｄｅ ｔｏ Ｒｕｎ ｉｎ ａ Ｓｙｓｔｅｍ」という名称の特許文献４、Ｌｅｔｈｉｎ他による「Ｄｙｎａｍｉｃ Ｏｐｔｉｍｉｚｉｎｇ Ｏｂｊｅｃｔ Ｃｏｄｅ Ｔｒａｎｓｌａｔｏｒ ｆｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｅｍｕｌａｔｉｏｎ ａｎｄ Ｄｙｎａｍｉｃ Ｏｐｔｉｍｉｚｉｎｇ Ｏｂｊｅｃｔ Ｃｏｄｅ Ｔｒａｎｓｌａｔｉｏｎ Ｍｅｔｈｏｄ」という名称の特許文献５、Ｅｒｉｃ Ｔｒａｕｔによる「Ｍｅｔｈｏｄ ｆｏｒ Ｅｍｕｌａｔｉｎｇ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ Ｈｏｓｔ Ｃｏｍｐｕｔｅｒ Ｔｈｒｏｕｇｈ Ｄｙｎａｍｉｃ Ｒｅｃｏｍｐｉｌａｔｉｏｎ ｏｆ Ｈｏｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献６、及び他の多くが挙げられ、これらの参考文献は、当業者が利用可能なターゲット・マシンのための異なるマシン用に設計された命令形式のエミュレーションを達成する様々な既知の方法を示す。

図１４において、ホスト・アーキテクチャのホスト・コンピュータ・システム５０００’をエミュレートする、エミュレートされたホスト・コンピュータ・システム５０９２の一例が提供される。エミュレートされたホスト・コンピュータ・システム５０９２では、ホスト・プロセッサ（ＣＰＵ）５０９１は、エミュレートされたホスト・プロセッサ（又は仮想ホスト・プロセッサ）であり、且つ、ホスト・コンピュータ５０００’のプロセッサ５０９１の命令セット・アーキテクチャと異なるネイティブな命令セット・アーキテクチャを有するエミュレーション・プロセッサ５０９３を含む。エミュレートされたホスト・コンピュータ・システム５０９２は、エミュレーション・プロセッサ５０９３がアクセス可能なメモリ５０９４を有する。例示的な実施形態において、メモリ５０９４は、ホスト・コンピュータ・メモリ５０９６の部分と、エミュレーション・ルーチン５０９７の部分とに区分化される。ホスト・コンピュータ・メモリ５０９６は、ホスト・コンピュータ・アーキテクチャに従い、エミュレートされたホスト・コンピュータ・システム５０９２のプログラムに利用可能である。エミュレーション・プロセッサ５０９３は、エミュレートされたプロセッサ５０９１のアーキテクチャ以外のアーキテクチャのアーキテクチャ化された命令セットのネイティブ命令を実行し、このネイティブ命令はエミュレーション・ルーチン・メモリ５０９７から取得されたものであり、且つ、エミュレーション・プロセッサ５０９３は、シーケンス及びアクセス／デコード・ルーチンにおいて取得される１以上の命令を用いることにより、ホスト・コンピュータ・メモリ５０９６の中のプログラム由来の実行のためのホスト命令にアクセスすることができ、このシーケンス及びアクセス／デコード・ルーチンは、アクセスされたホスト命令をデコードして、アクセスされたホスト命令の機能をエミュレートするためのネイティブ命令実行ルーチンを判断することができる。ホスト・コンピュータ・システム５０００’のアーキテクチャのために定められた、例えば、汎用レジスタ、制御レジスタ、動的アドレス変換、及びＩ／Ｏサブシステムのサポート、並びにプロセッサ・キャッシュといったファシリティを含む他のファシリティを、アーキテクチャ化されたファシリティ・ルーチンによってエミュレートすることができる。エミュレーション・ルーチンは、エミュレーション・ルーチンの性能を高めるために、エミュレーション・プロセッサ５０９３において利用可能な（汎用レジスタ、及び仮想アドレスの動的変換といった）機能を利用することもできる。ホスト・コンピュータ５０００’の機能をエミュレートする際にプロセッサ５０９３を補助するために、専用のハードウェア及びオフ・ロード・エンジンを設けることもできる。

本明細書で用いられる用語は、特定の実施形態を説明する目的のためのものにすぎず、本発明を限定することを意図したものではない。本明細書で用いられる場合、単数形「１つの（ａ）」、「１つの（ａｎ）」及び「その（ｔｈｅ）」は、文脈が特に明示しない限り、複数形も同様に含むことを意図したものである。「含む（ｃｏｍｐｒｉｓｅ）」及び／又は「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、本明細書で用いられる場合、記述された特徴、整数、ステップ、動作、要素、及び／又はコンポーネントの存在を指示するが、１以上の他の特徴、整数、ステップ、動作、要素、コンポーネント、及び／又はそれらの組み合わせの存在又は追加を排除するものではないこともさらに理解されるであろう。

下記の特許請求の範囲におけるすべての手段又は機能要素を加えたステップの対応する構造、材料、動作、及び均等物は、もしあれば、その機能を、明確に請求されている他の特許請求された要素と組み合わせて実行するためのあらゆる構造、材料、又は動作を含むことが意図されている。本発明の説明は、例証及び説明のために提示されたものであり、網羅的であること又は本発明を開示された形態に限定することを意図したものではない。当業者には、本発明の範囲及び精神から逸脱しない多くの修正及び変形が明らかとなるであろう。実施形態は、本発明の原理及び実際の適用を最も良く説明し、その他の当業者が企図される特定の使用に適した種々の修正を伴う種々の実施形態について本発明を理解できるように、選択され、説明された。

Ｖｅｃｔｏｒ Ｓｔｒｉｎｇ（ベクトル・ストリング）命令
ベクトル・ストリング・ファシリティ
→
命令
別に指定しない限り、全てのオペランドはベクトル・レジスタ・オペランドである。アセンブラ構文における「Ｖ」は、ベクトル・オペランドを指示する。
ＶＥＣＴＯＲ ＦＩＮＤ ＡＮＹ ＥＱＵＡＬ
左から右へ進み、第２のオペランドの全ての符合なし２進整数要素は、第３のオペランドの符合なし２進整数要素の各々と、及びＭ_５フィールド内にＺｅｒｏ Ｓｅａｒｃｈ（ゼロ検索）フラグが設定されている場合には任意でゼロと、等値性に関して比較される。

Ｍ_５フィールド内のＲｅｓｕｌｔ Ｔｙｐｅ（結果タイプ）（ＲＴ）フラグがゼロである場合、第３のオペランド内のいずれかの要素と一致するか又は任意でゼロである第２のオペランド内の各要素に対して、第１のオペランド内の対応する要素のビット位置が１に設定され、他の場合には、ゼロに設定される。
Ｍ_５フィールド内のＲｅｓｕｌｔ Ｔｙｐｅ（ＲＴ）フラグが１である場合、第３のオペランド内の一要素と一致するか又はゼロである第２のオペランド内の左端要素のバイト・インデックスが、第１のオペランドのバイト７に格納される。

各命令は、推奨される拡張ニーモニック及びそれらの対応するマシン・アセンブラ構文を記述するＥｘｔｅｎｄｅｄ Ｍｎｅｍｏｎｉｃ（拡張ニーモニック）部分を有する。

プログラミング上の注意：任意で条件コードを設定する全ての命令に関して、条件コードが設定される場合には性能が低下する可能性がある。

Ｍ_５フィールド内のＲｅｓｕｌｔ Ｔｙｐｅ（ＲＴ）フラグが１であり、どのバイトも等しいことが見出されないか、又はゼロ検索フラグが設定されている場合にゼロである場合、ベクトル内のバイト数に等しいインデックスが、第１のオペランドのバイト７に格納される。

Ｍ_４フィールドは、要素サイズ制御（ＥＳ）を指定する。ＥＳ制御は、ベクトル・レジスタ・オペランド内の要素のサイズを指定する。予約値が指定された場合、指定例外が認識される。
０−バイト
１−ハーフワード
２−ワード
３〜１５−予約される

Ｍ_５フィールドは以下の形式を有する。

Ｍ_５フィールドのビットは、以下のように定義される。
・Ｒｅｓｕｌｔ Ｔｙｐｅ（ＲＴ）：ゼロの場合、結果の各要素は、その要素についての全ての範囲比較のマスクとなる。１の場合、バイト・インデックスが第１のオペランドのバイト７に格納され、ゼロが全ての他の要素に格納される。
・Ｚｅｒｏ Ｓｅａｒｃｈ（ゼロ検索）（ＺＳ）：１の場合、第２のオペランドの各要素は、ゼロとも比較される。
・Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｓｅｔ（条件コード設定）（ＣＣ）：ゼロの場合、条件コードは設定されず、変更されないままである。１の場合、条件コードは、以下の節で指定するように設定される。

特別条件
指定例外が認識され、以下のいずれかが生じた場合、他のいずれのアクションもとられない。
１．Ｍ_４フィールドが３から１５までの値を含む。
２．Ｍ_５フィールドのビット０がゼロでない。

結果の条件コード：
ＣＣフラグがゼロである場合、コードは変更されないままである。
ＣＣフラグが１である場合、コードは以下のように設定される。
０ ＺＳビットが設定されている場合、第２のオペランド内のゼロより下位のインデックス付き要素内に一致が存在しなかった。
１ 第２のオペランドの幾つかの要素が、第３のオペランド内の少なくとも１つの要素と一致する。
２ 第２のオペランド内の全ての要素が、第３のオペランド内の少なくとも１つの要素と一致した。
３ 第２のオペランド内の要素は、第３のオペランド内のいずれの要素とも一致しない。

プログラム例外：
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合のオペレーション
・指定（予約されたＥＳ値）
・トランザクション制限

拡張ニーモニック：

ＶＥＣＴＯＲ ＦＩＮＤ ＥＬＥＭＥＮＴ ＥＱＵＡＬ
左から右へ進み、第２のオペランドの符合なし２進整数要素が、第３のオペランドの対応する符合なし２進整数要素と比較される。２つの要素が等しい場合、左端等値要素の第１のバイトのバイト・インデックスが、第１のオペランドのバイト７に入れられる。第１のオペランドの残りのバイトにゼロが格納される。いずれのバイトも等しくないか、又は、ゼロ比較が設定されている場合にゼロである場合、ベクトル内のバイト数に等しいインデックスが、第１のオペランドのバイト７に格納される。残りのバイトにはゼロが格納される。

Ｍ_５フィールド内にＺｅｒｏ Ｓｅａｒｃｈ（ＺＳ）ビットが設定されている場合、第２のオペランド内の各要素は、等値性に関してゼロとも比較される。第２及び第３のオペランドのいずれかの他の要素が等しいことが見出される前に、第２のオペランド内にゼロの要素が見出された場合、ゼロであることが見出された要素の第１のバイトのバイト・インデックスが第１のオペランドのバイト７に格納され、全ての他のバイト位置にゼロが格納される。Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｓｅｔ（ＣＣ）フラグが１である場合、条件コードはゼロに設定される。

Ｍ_４フィールドは、要素サイズ制御（ＥＳ）を指定する。ＥＳ制御は、ベクトル・レジスタ・オペランド内の要素のサイズを指定する。予約値が指定された場合、指定例外が認識される。
０−バイト
１−ハーフワード
２−ワード
３〜１５−予約される

Ｍ_５フィールドは以下の形式を有する。
Ｍ_５フィールドのビットは、以下のように定義される。
・Ｒｅｓｅｒｖｅｄ（予約される）：ビット０−１は予約されており、ゼロでなければならない。そうでない場合には、指定例外が認識される。
・Ｚｅｒｏ Ｓｅａｒｃｈ（ＺＳ）：１の場合、第２のオペランドの各要素は、ゼロとも比較される。
・Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｓｅｔ（ＣＣ）：ゼロの場合、条件コードは変更されないままである。１の場合、条件コードは、以下の節で指定されるように設定される。

特別条件
指定例外が認識され、以下のいずれかが生じた場合、他のいずれのアクションもとられない。
１．Ｍ_４フィールドが３から１５までの値を含む。
２．Ｍ_５フィールドのビット０−１がゼロでない。

結果の条件コード：
Ｍ_５フィールドのビット３が１に設定されている場合、コードは以下のように設定される：
０ ゼロ比較ビットが設定されている場合、比較により、第２のオペランド内のゼロ要素がいずれの等値比較よりも小さいインデックスを有する要素内で検出された。
１ 比較により、第２のオペランドと第３のオペランドとの間で何らかの要素の一致が検出された。ゼロ比較ビットが設定されている場合、この一致は、ゼロ比較要素より小さい又はこれに等しいインデックスを有する要素において生じた。
２ −−
３ 比較したいずれの要素も等値でない。
Ｍ_５フィールドのビット３がゼロである場合、コードは変更されないままである。

プログラム例外：
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合のオペレーション
・指定（予約されたＥＳ値）
・トランザクション制限

拡張ニーモニック

プログラミング上の注意：
１．バイト・インデックスは、いずれの要素サイズに関しても常に第１のオペランド内に格納される。例えば、要素サイズがハーフワードに設定され、第２のインデックス付きハーフワードが等値比較された場合、４のバイト・インデクッスが格納される。
２．第３のオペランドは、ゼロ値を有する要素を含んではならない。第３のオペランドがゼロを含み、且つ、他のいずれかの等値比較の前に第２のオペランド内のゼロ要素と一致した場合、ゼロ比較ビットの設定に関わらず、条件コード１が設定される。

ＶＥＣＴＯＲ ＦＩＮＤ ＥＬＥＭＥＮＴ ＮＯＴ ＥＱＵＡＬ
左から右へ進み、第２のオペランドの符合なし２進整数要素が、第３のオペランドの対応する符合なし２進整数要素と比較される。２つの要素が等しくない場合、左端の非等値要素のバイト・インデックスが、第１のオペランドのバイト７に入れられ、他の全てのバイトにゼロが格納される。Ｍ_５フィールド内のＣｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｓｅｔ（ＣＣ）ビットが１に設定されている場合、条件コードは、いずれのオペランドがより大き且つたかを示すように設定される。全ての要素が等し且つた場合、ベクトル・サイズに等しいバイト・インデックスが第１のオペランドのバイト７に入れられ、他の全てのバイト位置にはゼロが配置される。ＣＣビットが１である場合、条件コード３が設定される。

Ｍ_５フィールド内にゼロ検索（ＺＳ）ビットが設定されている場合、第２のオペランド内の各要素は、等値性に関してゼロとも比較される。第２のオペランドのいずれかの他の要素が非等値であることを見出される前に、第２のオペランド内にゼロ要素が見出された場合、ゼロであることが見出された要素の第１のバイトのバイト・インデックスが第１のオペランドのバイト７に格納される。全ての他のバイトにはゼロが格納され、条件コード０が設定される。

Ｍ_４フィールドは、要素サイズ制御（ＥＳ）を指定する。ＥＳ制御は、ベクトル・レジスタ・オペランド内の要素のサイズを指定する。予約値が指定された場合、指定例外が認識される。
０−バイト
１−ハーフワード
２−ワード
３〜１５−予約される

Ｍ_５フィールドは以下の形式を有する。
Ｍ_５フィールドのビットは、以下のように定義される。
・Ｚｅｒｏ Ｓｅａｒｃｈ（ＺＳ）：１の場合、第２のオペランドの各要素は、ゼロとも比較される。
・Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｓｅｔ（ＣＣ）：ゼロの場合、条件コードは設定されず変更されないままである。１の場合、条件コードは以下の節で指定されるように設定される。

特別条件
指定例外が認識され、以下のいずれかが生じた場合、その他のいずれのアクションもとられない。
１．Ｍ_４フィールドが３から１５までの値を含む。
２．Ｍ_５フィールドのビット０−１がゼロでない。

結果の条件コード：
Ｍ_５フィールドのビット３が１に設定されている場合、コードは以下のように設定される：
０ ゼロ、比較ビットが設定されている場合、比較により、両オペランド内のゼロ要素がいずれの非等値比較よりも下位のインデックス付き要素内で検出された。
１ 要素不一致が検出され、ＶＲ２内の要素がＶＲ３内の要素より小さい。
２ 要素不一致が検出され、ＶＲ２内の要素がＶＲ３内の要素より大きい。
３ 比較した全ての要素が等値であり、ゼロ比較ビットが設定されている場合、第２のオペランド内にゼロ要素が見出されなかった。
Ｍ_５フィールドのビット３がゼロである場合、コードは変更されないままである。

プログラム例外：
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合のオペレーション
・指定（予約されたＥＳ値）
・トランザクション制限

拡張ニーモニック

ＶＥＣＴＯＲ ＳＴＲＩＮＧ ＲＡＮＧＥ ＣＯＭＰＡＲＥ
左から右へ進み、第２のオペランドの符合なし２進整数要素が、第３及び第４のオペランド内の要素の偶数−奇数対によって定義される値の範囲と比較される。第４のオペランドからの制御値との組み合わせが、実行される比較の範囲を定める。ある要素が第３及び第４のオペランドによって指定された範囲のいずれかと一致する場合、一致であると見なされる。

Ｍ_６フィールド内のＲｅｓｕｌｔ Ｔｙｐｅ（ＲＴ）フラグがゼロである場合、第２のオペランド内の比較される要素に対応する第１のオペランド内の要素のビット位置が、その要素がいずれかの範囲に一致する場合には１に設定され、他の場合には、ゼロに設定される。

Ｍ_６フィールド内のＲｅｓｕｌｔ Ｔｙｐｅ（ＲＴ）フラグが１に設定される場合、第３及び第４のオペランドによって指定される範囲のいずれかと一致する、又はＺＳフラグが１に設定されている場合にはゼロ比較と一致する、第２のオペランド内の第１の要素のバイト・インデックスが第１のオペランドのバイト７に入れられ、残りのバイトにはゼロが格納される。いずれの要素も一致しない場合、ベクトル内のバイト数に等しいインデックスが第１のオペランドのバイト７に入れられ、残りのバイトにはゼロが格納される。

Ｍ_６フィールド内のＺｅｒｏ Ｓｅａｒｃｈ（ＺＳ）フラグが１に設定されている場合、第２のオペランド要素のゼロとの比較を、第３及び第４のオペランドによって与えられる範囲に加える。ゼロ比較が他のいずれの真の比較よりも下位のインデックス付き要素内にある場合、条件コードはゼロに設定される。

オペランドは、Ｍ_５フィールド内のＥｌｅｍｅｎｔ Ｓｉｚｅ（要素サイズ）制御によって指定されるサイズの要素を含む。

第４のオペランド要素は、以下の形式を有する。
ＥＳが０に等しい場合：
ＥＳが１に等しい場合：
ＥＳが２に等しい場合：

第４のオペランド要素内のビットは、以下のように定義される。
・Ｅｑｕａｌ（等しい）（ＥＱ）：１のとき、等値比較がなされる。
・Ｇｒａｔｅｒ Ｔｈａｎ（大なり）（ＧＴ）：１のとき大なり(ｇｒｅａｔｅｒ ｔｈａｎ）比較が実行される。
・Ｌｅｓｓ Ｔｈａｎ（小なり）（ＬＴ）：１のとき、小なり（ｌｅｓｓ ｔｈａｎ）比較が実行される。
・全ての他のビットは、予約され、将来の互換性を保証するためにゼロにすべきである。

制御ビットは、任意の組み合わせで用いることができる。いずれのビットも設定されていない場合、比較は常に偽の結果を生じることになる。全てのビットが設定されている場合、比較は常に真の結果を生じることになる。

Ｍ_５フィールドは、要素サイズ制御（ＥＳ）を指定する。ＥＳ制御は、ベクトル・レジスタ・オペランド内の要素のサイズを指定する。予約値が指定された場合、指定例外が認識される。
０−バイト
１−ハーフワード
２−ワード
３〜１５−予約される

Ｍ_６フィールドは以下の形式を有する。
Ｍ_６フィールドのビットは。以下のように定義される。
・Ｉｎｖｅｒｔ Ｒｅｓｕｌｔ（反転結果）（ＩＮ）：ゼロの場合、制御ベクトル内の値の対について比較が続けられる。１の場合、その範囲内の比較の対の結果が反転される。
・Ｒｅｓｕｌｔ Ｔｙｐｅ（ＲＴ）：ゼロの場合、結果の各要素は、その要素についての全ての範囲比較のマスクとなる。１の場合、インデックスが第１のオペランドのバイト７に格納される。残りのバイトにはゼロが格納される。
・Ｚｅｒｏ Ｓｅａｒｃｈ（ＺＳ）：１の場合、第２のオペランドの各要素は、ゼロとも比較される。
・Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｓｅｔ（ＣＣ）：ゼロの場合、条件コードは設定されず、変更されないままである。１の場合、条件コードは、以下の節で指定されるように設定される。

特別条件
指定例外が認識され、以下のいずれかが生じた場合、他のいずれのアクションもとられない。
１．Ｍ_４フィールドが３から１５までの値を含む。

結果の条件コード：
０ ＺＳ＝１であり、且つ、いずれの比較よりも下位のインデクス付き要素内にゼロが見出される場合
１ 比較が見出される
２ −−
３ 比較が見出されない

プログラム例外：
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合のオペレーション
・指定（予約されたＥＳ値）
・トランザクション制限

拡張ニーモニック

ＬＯＡＤ ＣＯＵＮＴ ＴＯ ＢＬＯＣＫ ＢＯＵＮＤＡＲＹ
上限１６とされた指定ブロック境界を超えることなく、第２のオペランド位置からロードすることが可能なバイト数を含んだ３２ビットの符合なし２進整数が、第１のオペランドに入れられる。
変位は、１２ビットの符号なし整数として扱われる。
第２のオペランド・アドレスは、データをアドレス指定するのには使用されない。
Ｍ_３フィールドは、ロードされる可能なバイト数を計算するためのブロック境界サイズに関してＣＰＵに信号を送るのに用いられるコードを指定する。予約値が指定された場合には、指定例外が認識される。

コード境界
０ ６４バイト
１ １２８バイト
２ ２５６バイト
３ ５１２バイト
４ １Ｋバイト
５ ２Ｋバイト
６ ４Ｋバイト
７〜１５ 予約される

結果の条件コード：
０ オペランド１が１６である
１ −−
２ −−
３ オペランド１が１６より小さい

結果の条件コード：
プログラム例外：
・ベクトル拡張ファシリティがインストールされていない場合のオペレーション
・指定

プログラミング上の注意：ロードされたバイト数を判定するために、ＬＯＡＤ ＣＯＵＮＴ ＴＯ ＢＬＯＣＫ ＢＯＵＮＤＡＲＹは、ＶＥＣＴＯＲ ＬＯＡＤ ＴＯ ＢＬＯＣＫ ＢＯＵＮＤＡＲＹと併せて使用されると予想される。

ＶＥＣＴＯＲ ＬＯＡＤ ＧＲ ＦＲＯＭ ＶＲ ＥＬＥＭＥＮＴ
Ｍ_４フィールド内のＥＳ値で指定されたサイズの、第２のオペランド・アドレスでインデックス付けされた第３のオペランドの要素が、第１のオペランド位置内に入れられる。第３のオペランドは、ベクトル・レジスタである。第１のオペランドは、汎用レジスタである。第２のオペランド・アドレスによって指定されたインデックスが、指定された要素サイズの第３のオペランド内の最高番号を付された要素よりも大きい場合、第１のオペランド内のデータは、予測不可能である。
ベクトル・レジスタ要素がダブルワードより小さい場合、要素は６４ビット汎用レジスタ内で右寄せされ、残りのビットにゼロが入れられる。

第２のオペランド・アドレスは、データをアドレス指定するのには使用されず、代りに、アドレスの右端の１２ビットが、第２のオペランド内の要素のインデックスを指定するのに使用される。

Ｍ_４フィールドは、要素サイズ制御（ＥＳ）を指定する。ＥＳ制御は、ベクトル・レジスタ・オペランド内の要素のサイズを指定する。予約値が指定された場合、指定例外が認識される。
０−バイト
１−ハーフワード
２−ワード
３−ダブルワード
４〜１５−予約されており、変更されない。

結果の条件コード：コードは変更されない。
プログラム例外：
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合のオペレーション
・指定（予約されたＥＳ値）
・トランザクション制限

拡張ニーモニック

ＶＥＣＴＯＲ ＬＯＡＤ ＴＯ ＢＬＯＣＫ ＢＯＵＮＤＡＲＹ
第１のオペランドが、第２のオペランドからのバイトを伴うゼロでインデックス付けされたバイト要素で開始して、ロードされる。境界条件に遭遇した場合、第１のオペランドの残りは予測不可能である。ロードされていないバイトに対して、アクセス例外は認識されない。
ＶＬＢＢの変位は、１２ビットの符合なし整数として取り扱われる。
Ｍ_３フィールドは、ロードするためのブロック境界サイズに関してＣＰＵに信号を送るのに用いられるコードを指定する。予約値が指定された場合には、指定例外が認識される。

コード境界
０ ６４バイト
１ １２８バイト
２ ２５６バイト
３ ５１２バイト
４ １Ｋバイト
５ ２Ｋバイト
６ ４Ｋバイト
７〜１５ 予約される

結果の条件コード：コードは変更されないままである。
プログラム例外：
・アクセス（フェッチ、オペランド２）
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合のオペレーション
・指定（予約されたブロック境界コード）
・トランザクション制限

プログラミング上の注意：
１．ある特定の状況において、データがブロック境界を超えてロードされることがある。しかしながら、これは、そのデータについてのアクセス例外がない場合にのみ生じる。

ＶＥＣＴＯＲ ＳＴＯＲＥ
第１のオペランド内の１２８ビット値が、第２のオペランドによって指定される記憶位置に格納される。ＶＳＴの変位は、１２ビットの符号なし整数として取り扱われる。

結果の条件コード：コードは変更されないままである。
プログラム例外：
・アクセス（ストア、オペランド２）
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合のオペレーション
・トランザクション制限

ＶＥＣＴＯＲ ＳＴＯＲＥ ＷＩＴＨ ＬＥＮＧＴＨ
左から右へ進み、第１のオペランドからのバイトが、第２のオペランド位置に格納される。汎用レジスタにより指定された第３のオペランドは、格納する最高のインデックス付きバイトを表す値を含む３２ビットの符号なし整数を含む。第３のオペランドが、ベクトルの最高バイト・インデックスより大きいか又はこれに等しい値を含む場合、第１のオペランドの全てのバイトが格納される。

アクセス例外は、格納されたバイトについてのみ認識される。
ＶＥＣＴＯＲ ＳＴＯＲＥ ＷＩＴＨ ＬＥＮＧＴＨに関する変位は、１２ビットの符号なし整数として取り扱われる。

結果の条件コード：条件コードは変更されないままである。
プログラム例外：
・アクセス（ストア、オペランド２）
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合のオペレーション
・トランザクション制限

ＲＸＢの説明
全てのベクトル命令は、命令のビット３６−４０において、ＲＸＢとラベル付けされたフィールドを有する。このフィールドは、ベクトル・レジスタが指示する全てのオペランドの最上位ビットを含む。命令によって指定されていないレジスタ指示のためのビットは、予約され、ゼロに設定されるべきであり、さもなければ、プログラムは、将来、互換的に動作することができない。その最上位ビットが４ビット・レジスタ指示の左に連結されて、５ビットのベクトル・レジスタ指定が作成される。
ビットは以下のように定義される：
０．命令のビット８−１１内のベクトル・レジスタ指示のための最上位ビット。
１．命令のビット１２−１５内のベクトル・レジスタ指示のための最上位ビット。
２．命令のビット１６−１９内のベクトル・レジスタ指示のための最上位ビット。
３．命令のビット３２−３５内のベクトル・レジスタ指示のための最上位ビット。

Ｖｅｃｔｏｒ Ｅｎａｂｌｅｍｅｎｔ（ベクトル・イネーブルメント）制御
ベクトル・レジスタ及び命令は、制御レジスタ・ゼロ内のベクトル・イネーブルメント制御（ビット４６）及びＡＦＰレジスタ制御（ビット４５）の両方が１に設定されている場合にのみ使用することができる。ベクトル・ファシリティがインストールされ、イネーブルメント・ビットが設定されていない状態でベクトル命令が実行される場合、ＤＸＣ ＥＦ ｈｅｘによるデータ例外が認識される。ベクトル・ファシリティがインストールされていない場合、演算例外が認識される。

１００、２００：コンピューティング環境
１０２、２０２、５００２：プロセッサ（ＣＰＵ）
１０４、２０４：メモリ
１０６、２０６：入力／出力デバイス（インターフェース）
１０８、２０８：バス
２１０：ネイティブ・レジスタ
２１２：エミュレータ・コード
２５０：ゲスト命令
２５２、５００４、５０５５：命令フェッチ・ユニット
２５４：命令変換ルーチン
２５６：ネイティブ命令
２６０：エミュレーション制御ユニット
３００：Ｖｅｃｔｏｒ Ｓｔｒｉｎｇ Ｒａｎｇｅ Ｃｏｍｐａｒｅ命令
３０２ａ、３０２ｂ：オペコード・フィールド
３０４：第１のベクトル・レジスタ・フィールド
３０６：第２のベクトル・レジスタ・フィールド
３０８：第３のベクトル・レジスタ・フィールド
３１０：第１のマスク・フィールド
３１２：第２のマスク・フィールド
３１４：第４のベクトル・レジスタ・フィールド
７００：レジスタ・ファイル
７０２：ベクトル・レジスタ
７０４：浮動小数点レジスタ

Claims (16)

1. 中央演算処理ユニットにおいてマシン命令を実行するための方法であって、
   プロセッサにより、実行のためのマシン命令を取得するステップであって、前記マシン命令は、コンピュータ・アーキテクチャに従ったコンピュータ実行のために定められ、且つ、
   Ｖｅｃｔｏｒ Ｓｔｒｉｎｇ Ｒａｎｇｅ Ｃｏｍｐａｒｅオペレーションを識別するオペコードを与えるための少なくとも１つのオペコード・フィールドと、
   １以上のレジスタを指定するために用いられる拡張フィールドと、
   第１のオペランドを有する第１のレジスタを指定するために前記拡張フィールドの第１の部分と組み合わされた第１のレジスタ・フィールドと、
   第２のオペランドを有する第２のレジスタを指定するために前記拡張フィールドの第２の部分と組み合わされた第２のレジスタ・フィールドと、
   第３のオペランドを有する第３のレジスタを指定するために前記拡張フィールドの第３の部分と組み合わされた第３のレジスタ・フィールドと、
   第４のオペランドを有する第４のレジスタを指定するために前記拡張フィールドの第４の部分と組み合わされた第４のレジスタ・フィールドと、
   前記マシン命令の実行の際に用いられる１以上の制御を含むマスク・フィールドと、
   を含む、ステップと、
   前記マシン命令を実行するステップと、
   を含み、前記実行するステップは、
   前記第４のオペランドによりプログラムで与えられる１以上の制御を用いて、前記第２のオペランドの要素を前記第３のオペランドの１以上の値と比較して、前記第３のオペランドの前記１以上の値及び前記第４のオペランドの前記１以上の制御によって規定される一致があるかどうかを判断するステップと、
   前記比較に基づく結果を前記第１のオペランドに与えるステップと、
   を含む、方法。
2. 前記方法は、
   前記マスク・フィールドが、ゼロ要素の検索を指示するために設定されたゼロ要素制御を含むかどうかを判断するステップと、
   前記マスク・フィールドが、ゼロ要素の前記検索を指示するために設定されたゼロ要素制御を含むことに基づいて、ゼロ要素を探して前記第２のオペランドを検索するステップと、
   をさらに含む、請求項１に記載の方法。
3. 前記第３のオペランドの前記１以上の値は、前記第３のオペランドの一対の値を含む、請求項１に記載の方法。
4. 前記第３のオペランドは、複数対の値を含み、前記方法は、前記第２のオペランドの前記要素を前記複数対の値の各対の値と比較するステップをさらに含む、請求項３に記載の方法。
5. 前記比較するステップは、前記第２のオペランドの各要素を前記複数対の値の各対の値と比較するステップを含む、請求項４に記載の方法。
6. 前記１以上の制御は、大なり、小なり、又は等しい、のうちの少なくとも１つを含む、請求項１に記載の方法。
7. 前記マスク・フィールドは、前記結果が前記第１のオペランド内にどのように与えられるかを定める結果タイプを含む、請求項１に記載の方法。
8. 前記結果タイプが第１の値を有することに基づいて、前記結果は、前記第１のオペランドの１つの選択された位置に入れられ、
   前記結果タイプが第２の値を有することに基づいて、前記第１のオペランドに入れられた前記結果は、前記比較に応じて前記要素の真又は偽を示すマスクである、
   請求項７に記載の方法。
9. 前記方法は、前記第２のオペランドの複数の要素の前記比較を繰り返すステップをさらに含み、前記１つの選択された位置に入れられた前記結果は、前記範囲内の第１の要素の最初のバイト、又は一致がない旨の指示のうちの１つを含む、請求項８に記載の方法。
10. 前記マスク・フィールドは条件コード設定制御を含み、前記方法は、
    前記条件コード設定制御が設定されているかどうかを判断するステップと、
    前記条件コード設定制御が設定されていることに基づいて、前記マシン命令の実行のための条件コードを設定するステップと、
    をさらに含む、請求項１に記載の方法。
11. 前記条件コードを設定するステップは、
    前記条件コードを、いずれの比較よりも下位のインデックス付き要素におけるゼロ要素の検出を示す値に設定するステップと、
    前記条件コードを、比較が見出されたことを示す値に設定するステップと、
    前記条件コードを、比較が見出されないことを示す値に設定するステップと、
    のうちの１つを含む、請求項４に記載の方法。
12. 前記実行するステップは、実行時に、前記比較の方向を判断するステップを含み、前記方向は、左から右又は右から左のうちの一方であり、前記判断は、前記マシン命令により、方向制御にアクセスして前記方向を判断するステップを含む、請求項１に記載の方法。
13. 前記第３のオペランドは複数対の要素を含み、前記第４のオペランドは複数の要素を含み、前記第４のオペランドの各要素は前記第３のオペランドの要素に対応し、前記第４のオペランドの各要素は、前記対応する第３の要素の値を前記第２のオペランドの前記要素の前記値と比較するのに用いられる制御を含み、前記第２のオペランドの前記要素の値を比較するステップは、前記第２のオペランドの前記要素の前記値を、少なくとも、前記第３のオペランドの前記複数対の要素の複数対の要素の値と比較して、一致があるかどうかを判断するステップを含み、前記第２のオペランドの前記要素の前記値と前記第３のオペランドの要素の値との各比較は、前記第３のオペランドの前記要素に対応する前記第４のオペランドの要素の制御において指定される条件によって制御される、請求項１に記載の方法。
14. 前記マスク・フィールドは、前記マシン命令の実行のための１以上の制御を与えるための１以上のインジケータを含み、前記マシン命令の実行のための前記１又は複数の制御は、前記第２のオペランドの前記要素の値がゼロと比較されるかどうかを判断するためのゼロ検索制御を含み、前記マシン命令は、一度の実行において、ゼロを検索し、且つ、前記第２のオペランドの前記要素の前記値を前記第３のオペランドの１以上の値と比較するように構成される、請求項１に記載の方法。
15. 請求項１〜１４のいずれか１項に記載の方法の全てのステップを実行するように適合された手段を含むシステム。
16. コンピュータ・システム上で実行されたときに、請求項１〜１４のいずれか１項に記載の方法の全てのステップを実行する命令を含むコンピュータ・プログラム。