JP2015510129A - 分子複合体を制御、検出、及び測定するためのセンサ回路 - Google Patents

分子複合体を制御、検出、及び測定するためのセンサ回路 Download PDF

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Abstract

【解決手段】分子複合体を制御、検出、及び測定するためのデバイスが開示される。デバイスは、共通電極を含む。デバイスは、更に、複数の測定セルを含む。各測定セルは、セル電極と、該セル電極に電子的に結合された積算器とを含む。積算器は、共通電極とセル電極との間を流れる電流を測定する。デバイスは、更に、複数のアナログ−デジタル変換器を含み、複数の測定セルからの積算器は、これらの複数のアナログ−デジタル変換器のうちの1つのアナログ−デジタル変換器に電気的に結合される。【選択図】図11

Description

[関連出願の相互参照]
本出願は、2012年2月27日に出願され「SENSOR CIRCUITFOR CONTROLLING、DETECTING,AND MEASURING A MOLECULAR COMPLEX(分子複合体を制御、検出、及び測定するためのセンサ回路)」と題された米国仮特許出願第61/603,782号の優先権を主張する。該出願は、あらゆる目的のために、参照によって本明細書に組み込まれる。
近年、半導体業界において超小型化が進むにつれて、バイオ技術の研究者らは、従来はかさばっていた検出ツールをますます小さいフォームファクタにし、いわゆるバイオチップと呼ばれるものに詰め込むことが可能になってきた。バイオチップには、それらを更に強固で、効率的で、費用効果の高いものにする技術の開発が望まれているだろう。
本発明の様々な実施形態が、以下の詳細な説明及び添付の図面において開示される。
セル100内のナノポアに拘束された一本鎖DNA(ssDNA)を示した図である。
ナノポア・シーケンシング(Nano−SBS)技術によってヌクレオチド・シーケンシングを実施しているセル200の一実施形態を示した図である。
センサセルの、4つの物理的状態を示した図である。
セルバンク(M×N)の一実施形態を示した図である。
16個のバンク8k要素として実装された128kアレイを示した図である。
バンク8k要素の8×8アレイとして実装された512kアレイを示した図である。
バンク8kブロックの一実施形態を示した図である。
スキャン順序の一実施形態を示した図である。
スキャン順序の一実施形態を示した図である。
アレイの何分の一かが一度にスキャンされてよいことを示した図である。
セル内の電流を測定するための回路の一実施形態を示した図である。
セル内の電流を測定するための回路の一実施形態を示した図である。
セル内の電流を測定するための回路の一実施形態を示した図である。
本発明は、プロセス、装置、システム、合成物、コンピュータ読み取り可能なストレージ媒体に実装されたコンピュータプログラム製品、並びに/又は結合先のメモリに記憶された命令及び/若しくは結合先のメモリによって提供される命令を実行するように構成されるプロセッサなどのプロセッサのような、数々の形態で実現することができる。本明細書では、これらの実現形態、又は本発明がとりえるその他のあらゆる形態が、技術と称されてよい。総じて、開示されたプロセスのステップの順序は、本発明の範囲内で変更されてよい。別途明記されない限り、タスクを実施するように構成されるものとして説明されるプロセッサ又はメモリなどのコンポーネントは、所定時にタスクを実施するように一時的に構成される汎用コンポーネントとして、又はタスクを実施するように製造された特殊コンポーネントとして実装されてよい。本明細書で使用される「プロセッサ」という用語は、コンピュータプログラム命令などのデータを処理するように構成される1つ以上のデバイス、回路、並びに/又は処理コアを言う。
本発明の原理を例示した添付の図面とともに、以下で、本発明の1つ以上の実施形態の詳細な説明が提供される。本発明は、このような実施形態との関わりのもとで説明されるが、いずれの実施形態にも限定されない。本発明の範囲は、特許請求の範囲によってのみ限定され、本発明は、数々の代替形態、変更形態、及び均等物を網羅している。以下の説明では、本発明の完全な理解を与えるために、数々の具体的詳細が明記される。これらの詳細は、例示を目的として提供され、本発明は、これらの詳細の一部又は全部を伴わずとも、特許請求の範囲にしたがって実施されえる。明瞭さを期するために、本発明に関係する技術分野で知られる技工物は、本発明が不必要に不明瞭にされないように、詳細な説明を省略されている。
内径がおよそ1ナノメートルのポアサイズを有するナノポア膜デバイスは、迅速なヌクレオチド・シーケンシングにおいてその効果を発揮する。導電性の流体に浸漬されたナノポアに電位差が印加されると、ナノポアを通るイオン伝導に由来する僅かなイオン電流を観測することができる。電流の大きさは、ポアのサイズに影響される。DNA分子又はRNA分子などの分子は、ナノポアを通るときにナノポアを部分的に又は完全に遮断し、ナノポアを流れる電流の大きさに変化を生じさせる。このようなイオン電流遮断は、DNA分子又はRNA分子の塩基対配列に相関付けられることがわかっている。
図1は、セル100内のナノポアに拘束された一本鎖DNA(ssDNA)を示した図である。図1に示されるように、センサ電極の上に形成された絶縁膜106(脂質二重層など)に空けられた生物学的なナノポア104内に、アンカssDNA分子102が拘束されている。
ナノポア・シーケンシングチップには、アレイとして構成された多数の独立動作式センサセルが組み込まれている。例えば、100万個のセルからなるアレイは、1000行×100列のセルを含んでいてよい。このアレイは、ナノポアと絡み合った分子のくびれゾーンにおいて個々の塩基間のコンダクタンスの差を測定することによる、一本鎖DNA(ssDNA)のパラレル・シーケンシングを可能にしている。一部の実施形態では、所定の場所において特定のヌクレオチド塩基を区別するために、ポア−分子複合体の非線形(電圧依存性)コンダクタンス特性が決定されてよい。
ナノポアアレイは、また、単分子ナノポア・シーケンシング(Nano−SBS)技術を使用したパラレル・シーケンシングも可能にする。図2は、Nano−SBS技術によってヌクレオチド・シーケンシングを実施しているセル200の一実施形態を示している。Nano−SBS技術では、配列を決定されようとしているテンプレート202と、プライマとがセル200に導入される。このテンプレート−プライマ複合体には、異なるタグを付けられた4つのヌクレオチド208がバルク水相に加えられる。正しくタグ付けされたヌクレオチドは、ポリメラーゼ204と結合して複合体になるので、そのタグのテールは、ナノポア206の出入り口に位置決めされる。タグのテールは、ナノポア206の出入り口のアミノ酸残留物との間に強い親和性を有するように変化させることができる。ポリメラーゼを触媒として正しいヌクレオチドが組み込まれた後、タグを付けられたポリリン酸塩は、解放されてナノポア206を通り、固有なイオン電流遮断信号210を生成する。そうして、それらのタグの独特な化学的構造によって、追加された塩基が電子的に同定される。
図3は、センサセルの、4つの物理的状態を示している。4つの物理的状態は、以下、PS1〜PS4と呼ばれる。PS1状態では、セルは、脂質二重層を形成されていない。PS2では、脂質二重層は形成されているが、ナノポアはまだ脂質二重層上に形成されていない。PS3では、脂質二重層及びナノポアの両方が形成されている。PS4では、分子又は分子複合体(例えばssDNA分子又はタグ付きヌクレオチド)がナノポアと相互作用している。シーケンシングの測定値は、センサセルがPS4状態に移行した後に得られてよい。
物理的状態をPS1からPS4に順次移行させるために、アレイ内の各セルに電極電位が印加される。一部の実施形態では、以下の移行をサポートするために各セルに印加されえる電圧として、4つが考えられる。
PS1→PS2
PS2→PS3
PS3→PS4
PSx→PSx(移行無し)
一部の実施形態では、セルを異なる物理的状態に移行させるために、電極に印加される区分的に線形な電圧波形刺激の精密制御が利用される。
各セルの物理的状態は、キャパシタンスを測定することによって決定することができる。また、物理的状態は、バイアス電圧(例えば約50mVから150mVまで)が印加されたときの電流の流れを測定することによって決定することができる。
一部の実施形態では、電極電位差が制御され、それと同時に電極電流が測定される。一部の実施形態では、アレイの各セルは、セルの物理的状態に応じてその他のセルとは独立に制御される。セルの独立制御は、異なる物理的状態にあるかもしれない多数のセルの管理を容易にする。
一部の実施形態では、どの時点においても許容印加電圧を2つに制限し、アレイを構成するセルを物理的状態間で集団で繰り返し移行させることによって、回路の簡略化及び回路サイズの縮小が実現される。例えば、アレイを構成するセルは、先ず、PS1状態にある第1群のセルと、PS2状態にある第2群のセルとに分けられてよい。第1群は、まだ二重層が形成されていないセルを含む。第2群は、既に二重層が形成されたセルを含む。最初は、第1群が、アレイを構成する全てのセルを含み、第2群は、セルを含んでいない。次いで、セルをPS1状態からPS2状態に移行させるために、セルに、脂質二重層形成電圧が印加される。次いで、セル内に脂質二重層が形成されたかどうかを決定するために、測定(例えば電流測定又はキャパシタンス測定)が実施される。もし、或るセルに対応する測定値が、脂質二重層が形成されたことを示すならば、そのセルは、PS1状態からPS2状態に移行したと決定され、そのセルは、第1群から第2群に移される。第2群の各セルは、既に脂質二重層を形成されているので、第2群のセルは、脂質二重層形成電圧をこれ以上印加される必要はない。したがって、第2群のセルには、それらのセルが同じ状態にとどまるようにヌル動作(NOP)を発効させるために、ゼロボルトのバイアスが印加されてよい。第1群のセルは、まだ脂質二重層を形成されていない。したがって、第1群のセルには、脂質二重層形成電圧が更に印加される。時間の経過に伴って、セルは、初期のPS1状態からPS2脂質二重層状態に移り、上記のステップは、十分な割合のセルがPS2状態になった時点で停止される。
同様にして、セルには、そのうちの十分な割合がPS2状態からPS3状態に又はPS3状態からPS4状態に移行するまで繰り返しエレクトロポレーションを施すことができる。
一部の実施形態では、ナノポアアレイは、複数のセルバンクに分けられる。図4は、M×Nセルバンクの一実施形態を示している。個々のセルの状態を制御するために、行選択ライン及び列選択ラインが使用される。M及びNは、整数であってよい。例えば、サイズが8kであるバンク(バンク8kと呼ばれる)は、64×128のセルを含んでいてよい。
各バンクは、独立に存在しているので、ナノポアアレイは、更なるバンクの追加によって拡大することができる。例えば、図5に示されるように、128kのアレイを16個のバンク8k要素として実装することができる。図6に示されるように、512kのアレイをバンク8k要素の8×8アレイとして実装することができる。一部の実施形態では、ナノポアアレイは、何百万ものセルを含むように拡大されてよい。バンクを選択するための及びセル印加電圧を設定するための制御信号を生成するために、広域制御小ブロックが使用されてよい。
図7は、バンク8kブロックの一実施形態を示している。バンク8k構築ブロックは、図7に示されるように、64行×128列として構成されてよい。各バンク8kブロックは、読み出し/スキャンのための行・列アドレス指定ロジック、アドレス書き込みデコーダ、アナログ−デジタル変換器(ADC)、及び二重バッファ出力を伴った完全なサブシステムであってよい。
一部の実施形態では、バンク8kブロックの読み出し経路と書き込み経路とが別個であり、時分割方式で動作する。例えば、書き込み後に読み出しが続く。各行は、その行の全てのセルのアナログ−デジタル変換を実施することによってスキャンされる。続いて、ソフトウェアは、随意として、状態を更新するために同じ行内のどのセルにも同じ値を書き込むことによって、2つの異なる印加電圧間で選択を行う。
各バンク8kブロックには、8つのADC702が組み込まれ、各ADC702は、16の列に接続されている。列カウンタ(colcnt)704は、16ビット列選択バス(csel)706を生成する。cselバス706は、8つの別個の16:1アナログマルチプレクサ708を制御し、16列のうちのどの列がACD702に電気的に接続されるかを選択する。ADC702出力は、ラッチされ、低電圧差信号(LVDS)出力を駆動するレジスタ(不図示)に入れられる。なお、所定の行から読み出される一連のセルは、col0、col16、......、col112、col1、col17、......以下同様な形で物理的に位置付けられることに留意せよ。データは、アレイに亘って16ビットに分けられている。同様に、16ビットデータは、
d[0:7]→{col0、col16、......、col112}
d[8:15]→{col1、col17、......、col113}
としてセルに書き込まれる。スキャンモードでは、イネーブルされた全てのバンクがパラレルに読み出される。
一部の実施形態では、一行をスキャンするために16列の読み出しが必要であり、各列は、16のクロックサイクルを必要とする。したがって、一行内の全セルは、256のクロックで、すなわち128MHzクロックレートにおいて2μsで読み出される。プリチャージ期間は、一行がスキャンされた直後に発生し、2μsにわたって持続する。
バンク8kは、クロックの立ち上がりエッジにおいて捕えられるast710、wr712、及び多重アドレスデータバス714(ad[15:0])を含む全ての信号と、完全に同期している。第1のクロックサイクル中は、ad[15:0]が、アドレスストローブ710(ast)信号がハイであるときに上記クロックの立ち上がりエッジにおいてアドレスラッチ716(alat)によって捕えられる書き込みアドレスによって駆動される。ラッチされた7つのアドレス718は、どのバンク及びワードにデータが書き込まれるかを決定するために復号化される。第2のクロックサイクル中は、これがデータ書き込みサイクルであることを示すために、ad[15:0]が上記データによって駆動されるとともに、wr712信号がハイにアサートされるべきである。したがって、通常の書き込みは、2つのサイクル、すなわちアドレスサイクル(710信号によって示される)と、それに続くデータサイクル(wr712信号によって示される)とを必要とする。
書き込みには、3つのタイプがある。
・バンクイネーブルレジスタ書き込み
・制御レジスタ書き込み
・バンクセルA/B選択書き込み
以下の表1に示されるように、ラッチされたアドレス718のビットの一部であるla[8:7]は、書き込みのタイプを決定するために使用される。
Figure 2015510129
行選択(rs)シフトレジスタ720ロジック及び列カウンタ704(colcnt)は、バンク8kブロック内の全てのセルのラスタスキャンを実施するために、共同して動作する。全積算期間後は、行選択722(rs)信号をハイにアサートすることによって、一行が読み出される。行選択722及び列選択704は、共同して、1つのセルが所定の列を駆動することを可能にする。行内の8つの列は、それぞれ異なるADCに接続されており、パラレルに読み出される。選択されたセルは、セル内ソースフォロア増幅器を使用し、積算コンデンサにかかる電圧を列ラインに印加させる。
行選択ロジックは、全てのバンク8kブロック内で複製された64ビットシフトレジスタ(sr64レジスタ720)である。行内の全ての列が読み出された後、外部FPGA(フィールドプログラマブルゲートアレイ)は、nxtrow(次の行)信号724をアサートしてよく、これは、sr64ビットレジスタ720をシフトさせる。サブウィンドウ表示されたフィールド全体がスキャンされたら、外部FPGAは、nxtscan(次のスキャン)726信号をアサートし、これは、1ビットシフトさせて最初のフリップフロップに戻すことによって、sr64レジスタ720をゼロ行にリセットする。後ほど更に詳しく説明されるように、nxtrow724信号及びnxtscan726信号の期間及び持続時間を変化させることによって、スキャンされているアレイをウィンドウ表示することが可能である。
プリチャージは、行ごとに生じる。行は、ADCによってサンプル抽出された直後にプリチャージモードに入る。各行は、nxtrow724がアサートされたときに行_イネーブル信号をサンプル抽出するフリップフロップを有する。
また、行選択シフトレジスタ720は、n番目のプリチャージ信号を(n+1)番目の行選択信号に結び付けて行プリチャージ信号を生成するためにも使用される。
Pre[n]=rs[n+1]
行スキャン期間中、行は、それが読み出された直後にプリチャージされる。このビットシフトプリチャージ接続は、したがって、64を法とする演算として実装され、したがって、precharge[63]は、rs[0]に論理的に接続される。
図8は、スキャン順序の一実施形態を示している。(途中に挟まれるあらゆる書き込みとともに、)64の全ての行が読み出された後、nxtscan信号は、行0においてスキャンプロセスを再開させるためにアサートされる。
図9は、スキャン順序の一実施形態を示している。相関二重サンプリング(CDS)ピンをアサートすることによって、CDSがイネーブルされる。CDSを伴わない通常の測定モードでは、コンデンサにかかる電圧が測定され、次いで、次の行を読み出すことができるようにnxtrowピンがアサートされる。行Nは、行N+1が読み出されている間にプリチャージされる。したがって、行は、それが読み出された直後にリセットされる。CDSピンのアサートは、プリチャージされたばかりの行が読み出されることを可能にする。したがって、リセット電圧の値は、プリチャージの完了直後に読み出すこと及び後ほど再び読み出すことが可能である。2つの測定値を減算することによって、プリチャージトランジスタ1114のkT/C熱雑音が低減される。また、積算器のキャパシタンスとセル内のアクティブフォロアとの間における、電荷共有電圧分割器による影響も低減される。なお、相関二重サンプリングが実施されるときは、積算電流測定ごとに2回のADC変換が必要とされるゆえに、有効測定速度が半分に落ちることに留意せよ。
行アドレス及び列アドレスは、nxtrow724信号及びnxtscan726信号によって制御される。nxtrow724入力をハイにアサートすると、列アドレス及びシフトレジスタが0にリセットされ、行アドレスが1つシフトされる。nxtscan726入力をハイにアサートすると、行アドレス及び列アドレスが0にリセットされる。
通常の動作では、各バンク内の8kセルアレイ全体がスキャンされる。ADCは、変換を実施するために16のクロックサイクルを必要とし、このような16の変換は、行全体を変換するために実施される。したがって、各行は、256のクロックサイクル(128MHzにおいて2μs)を必要とする。
したがって、8kセルアレイ全体をスキャンするためには、nxtrow724信号が256サイクルごとにアサートされ、nxtscan726信号が16,384サイクルごとに1つのサイクルにわたってアサートされる。128MHzで動く代表的なクロックを使用すると、7.8kHzのサンプリングレート(128μsの期間)が得られる。しかしながら、アレイの一部のみをスキャンすることによって、スキャンされるセルの数を犠牲にしてスキャン速度の増加を図ることが可能である。例えば、図10に示されるように、2048のクロック後にnxtscan726信号をアサートすることによって、アレイの上から4分の1の行がスキャンされてよい。サンプリングレートは、約8kHzから約32kHzへ4倍に増加する。ただし、積算時間及び電圧信号も4分の1に低減され、これは、信号対雑音比(SNR)の悪化を招く。
上記の例では、アレイの4分の1がスキャンされる。しかしながら、アレイのうちの一度にスキャンされる割合は、より多くてよい、又はより少なくてよい。例えば、アレイ全体の行のうちの2分の1又は3分の1が一度にスキャンされてよい。
上記の例では、アレイの4分の3がスキャンされないままである。一部の実施形態では、複数のパスによってアレイ全体がスキャンされる。第1のパスは、上述のとおりである。第2のパスは、最初の16行を飛ばして17行目から新しいスキャンを開始させるために、連続する16クロックサイクルにわたってnxtrow724信号をアサートしたままにする。次いで、通常は、nxtscan726信号をアサートしてスキャンシフトレジスタをリセットする前に、アレイの次の4分の1のスキャンが実施される。3つ目の4分の1は、最後の16行をスキャンするために、32行を飛ばして33行目からスキャンを開始させる。
したがって、時間インターリーブによって、通常よりも大幅に高い速度でアレイ全体がスキャンされる。4つの4分の1を全てスキャンするために必要とされる時間は変わらないので、実際のサンプリングレートは向上されない。各4分位スキャンの間には、「不感時間」が効果的に挿入される。場合によっては、電流は、通常の8kHzスキャン速度において電圧測定値が飽和するような電流である。したがって、時間インターリーブによる速いスキャンによって、アレイ内のこれらの高電流セルの読み取り値が飽和なく得られる。ソフトウェアは、プリチャージ信号を認識して所望領域の二重スキャンを実施する必要がある。
各セルでは、様々な印加電圧で電流が測定される。セルは、電極に定電圧(DC電圧)又は交流電圧波形(AC電圧)を印加するための及びそれと同時に低レベルの電流を測定するための回路構成を含む。
一部の実施形態では、ダイの表面に取り付けられた導電性シリンダ内に収容されている液体に、電位差が印加される。この「液体」電位は、ポアの上側に印加され、アレイ内の全てのセルに共通である。ポアの底側は、露出電極を有し、各センサセルは、その電極に個別の底側電位を印加することができる。電流は、上側の液体との接続と、ポア底側の各セルの電極接続との間で測定される。センサセルは、ポアを流れる電流を、ポア内に拘束されている分子複合体によって変調されたものとして測定する。
図11は、セル内の電流を測定するための回路の一実施形態を示している。回路は、電気化学的にアクティブな電極(例えばAgCl)に、電極感知(ELSNS)ノード1102を通じて電気的に接続されている。回路は、トランジスタ1104を含む。トランジスタ1104は、2つの機能を実施するNMOS、すなわちnチャネルMOSFET(金属−酸化物−半導体電界効果トランジスタ)であってよい。ELSNSノード1102には、制御された電位差を印加することができ、該制御された電位差は、ソースフォロアとして機能するトランジスタ1104を制御するオペアンプ1108への入力にかかる電圧を変化させることによって、変動させることができる。トランジスタ1104は、コンデンサ1106からELSNSノード1102へ(及びその逆へ)電子を移動させるための電流輸送器としても動作する。トランジスタ1104のソースピンからの電流は、そのドレインピンへ直接的に且つ正確に伝搬され、コンデンサ1106に電荷を蓄積させる。したがって、トランジスタ1104及びコンデンサ1106は、共同して、超小型積算器(UCI)として機能する。
UCIは、コンデンサ1106に積算された電圧の変化を測定することによって、電極から供給される又は電極へ沈降する電流を、次式にしたがって決定するために使用される。
I×t=C×ΔV
ここでは、
I:電流、
t:積算時間、
C:キャパシタンス、
ΔV:電圧変化
である。
代表的な動作は、既知の一定値にコンデンサ1106をプリチャージする(例えばVDD=1.8V)ことと、次いで、一定の間隔tで電圧変化を測定することとを伴う。128MHzにおいて動作する8kバンクの場合、各セルは、約128μsで積算される。一例では、
C=5fF、
I=20pA、
t=128μs、
ΔV=I×t/C=20pA×128μs/22fF=512mVである。
この例では、電圧の振れが比較的小さく、ADCの分解能は、ミリボルト規模である。積算電圧は、クロックレートを128MHz未満に引き下げて積算期間を長くすることによって増加されてよい。
上記の回路では、最大の電圧の振れは、約1Vであり、したがって、回路は、約32pAよりも高い電流で飽和する。飽和限界は、スキャン窓を小さくしてセルスキャン速度を効果的に高めることによって引き上げることができる。高速スキャンと低速スキャンとを交互させることによって、測定することができる電流のダイナミックレンジを増加させることができる。
トランジスタ1104は、積算コンデンサ1106から電極へ電荷を移動させることによって電流輸送器として機能する。トランジスタ1104は、また、電圧ソースとしても機能し、オペアンプフィードバックループを通じて電極に定電圧を加える。列駆動トランジスタ1110は、コンデンサ電圧をバッファするための及び積算電圧の低インピーダンス表現を提供するためのソースフォロアとして構成される。これは、コンデンサにかかる電圧を変化させることによる電荷共有を防ぐ。
トランジスタ1112は、行選択(rs)信号に接続されたトランジスタである。これは、行アクセスデバイスとして使用され、該デバイスのソースにおけるアナログ電圧出力は、その他の多くのセルとの間で共有される列として接続される。1つのセルの電圧が測定されるように、列接続AOUT信号の一行のみがイネーブルされる。
代替の一実施形態では、行選択トランジスタ(トランジスタ1112)は、列駆動トランジスタ1110のドレインを行選択可能な「切り替えレール」に接続することによって省略されてよい。
プリチャージトランジスタ1114は、電圧が積算され始める所定の開始電圧にセルをリセットするために使用される。例えば、vpre及びpreの両方への高電圧(例えばVDD=1.8V)の印加は、コンデンサ1106をプリチャージ値(VDD−Vt)に引き上げる。厳密な開始値は、リセット切り替え熱雑音(sprt(kTC)雑音)ゆえに、測定ごとはもちろん(プリチャージトランジスタ1114のVt変動ゆえに)セルごとにも変動することがある。この変動Vt変動は、プリチャージ電圧をVDD−Vt未満に制限することによって排除することが可能である。この場合、プリチャージトランジスタ1114は、vpre電圧まで一気に引き上げられる。ただし、たとえこの場合でも、kT/C雑音は依然として存在している。したがって、積算器開始電圧及び終了電圧を測定して積算期間中における実際の電圧変化を決定するために、相関二重サンプリング(CDS)技術が使用される。CDSは、積算コンデンサ1106にかかる電圧を2回、すなわち、測定サイクルの開始時に1回及び終了時に1回測定することによって実現される。
なお、プリチャージトランジスタ1114のドレインは、制御された電圧vpre(リセット電圧)に接続されていることも留意せよ。通常の動作では、vpreは、電極電圧よりも高い定電圧に駆動される。しかしながら、vpreは、低電圧に駆動することもできる。もし、プリチャージトランジスタ1114のvpreノードが実際は接地電位に駆動されたならば、電流の流れは逆転され(すなわち、電流は、電極からトランジスタ1104及びプリチャージトランジスタ1114を経て回路に流れ込み)、ソースの概念とドレインの概念とが入れ替わる。トランジスタ1114及びトランジスタ1104のゲート電圧が、vpreよりも少なくとも閾値だけ大きいと想定すると、電極に印加される負の(液体基準で)電圧は、vpre電圧によって制御される。したがって、vpreにおける地電圧は、例えば、電極に負電圧を印加してエレクトロポレーション又は二重層形成を実現するために使用される。
ADCは、一定の期間中に積算される電流を決定するために、リセット直後に及び積算期間後に再びAOUT電圧を測定する(すなわち、CDS測定を実施する)。ADCは、列ごとに実装することができる。複数の列の間で1つのADCを共有するために、列ごとに別個のトランジスタがアナログマルチプレクサとして使用されてよい。列マルチプレクサ因子は、雑音、精度、及びスループットについての要件に応じて可変である。
代替の幾つかの実施形態では、図11に示されるようなオペアンプとトランジスタとの組み合わせが、図12に示されるような1つのトランジスタで置き換えられてよい。
図13は、セル内の電流を測定するための回路の代替の一実施形態を示している。回路は、積算器と、比較器と、制御ビットをシフトインすると同時に比較器出力の状態をシフトアウトするためのデジタルロジックとを含む。B0〜B1ラインが、シフトレジスタから出ている。アナログ信号は、バンク内の全てのセルで共有され、デジタルラインは、セルからセルへとデイジチェーン方式でつながれている。
セルデジタルロジックは、5ビットデータシフトレジスタ(DSR)と、5ビットパラレルロードレジスタ(PLR)と、制御ロジックと、アナログ積算器回路とを含む。DSRにシフトインされた制御データは、LIN信号の使用によって、PLRにパラレルにロードされる。5ビット制御デジタル「ブレークビフォーメーク」タイミングロジックは、セル内のスイッチを制御する。デジタルロジックは、比較器出力の切り替えを記録するために、セット−リセット(SR)ラッチを有している。
図13のアーキテクチャは、個々のセル電流に比例する可変サンプリングレートを供給する。高電流であるほど、低電流の場合よりも1秒ごとのサンプル数が多くなる。電流測定の分解能は、測定されている電流に関係付けられる。小電流は、大電流よりも細かい分解能で測定され、これは、分解能を固定された測定システムに勝る明らかな利点である。アナログ入力は、積算器の電圧の振れを変化させてサンプリングレートを調整するために使用されてよい。したがって、生物学的に高速なプロセスを分析するためにサンプリングレートを増加させる、又は生物学的に低速なプロセスを分析するためにサンプリングレートを遅くする(そうして精度を高める)ことが可能である。
積算器の出力は、低電圧バイアス(LVB)に初期設定され、積算されて電圧CMPに達する。これら2つのレベル間で積算器出力が振れるたびに、サンプルが生成される。したがって、電流が大きいほど、積算器出力の振れが速くなり、したがって、サンプリングレートも速くなる。同様に、もし、CMP電圧が低減された場合は、新しいサンプルを生成するために必要とされる積算器の出力の振れが低減され、したがって、サンプリングレートは増加される。したがって、LVBとCMPとの間の電圧差を単純に減少させることによって、サンプリングレートを増加させるためのメカニズムが提供される。
図13に示されるようなアーキテクチャを使用すると、各セルサイトにおいて、積算器及び比較器が使用される。測定されている電流が積算され、積算器の出力において電圧ランプが形成される。この電圧が所定の値(比較器の閾値)に達すると、アレイ周辺の回路構成にフラグが送信される。積算器におけるランプの開始と比較器のトリッピングとの間でカウントされるクロックパルスの数は、電流値の一指標である。変換時間は、したがって、可変である。
図11に示されるようなアーキテクチャを使用すると、積算器は、設定可能な一定の期間にわたってランプする。その期間の開始時及び終了時には、アレイ周辺のADCが電圧を測定する。図11のアーキテクチャの利点としては、1)比較器がないので、各サイトにおける回路構成の量が少なくてすむこと、及び2)より高密度の(例えば、サイト数が100,000〜1,000,000又はそれよりも多い)アレイによって生成される大量のデータを扱うときは、設定可能な一定の変換時間を有することが望ましいこと、が挙げられる。
以上の実施形態は、理解を明瞭にする目的で幾らか詳細に説明されてきたが、本発明は、提供された詳細に限定されない。本発明を実現するには、数々の代替的手法がある。開示された実施形態は、例示的なものであり、限定的なものではない。

Claims (26)

  1. デバイスであって、
    共通電極と、
    複数の測定セルと、
    複数のアナログ−デジタル変換器と、
    を備え、
    各測定セルは、セル電極と、前記セル電極に電子的に結合された積算器とを含み、前記積算器は、前記共通電極と前記セル電極との間を流れる電流を測定し、
    前記複数の測定セルからの積算器は、前記複数のアナログ−デジタル変換器のうちの1つのアナログ−デジタル変換器に電気的に結合される、デバイス。
  2. 請求項1に記載のデバイスであって、
    各測定セルは、更に、液体室を含む、デバイス。
  3. 請求項1に記載のデバイスであって、
    前記液体室が電解質を含むときに、前記共通電極は、共通電位を供給し、
    前記液体室が前記電解質を含むときに、前記セル電極は、可変電位を供給し、前記共通電極と前記セル電極との間の電圧は、前記可変電位から前記共通電位を減算したものに等しく、
    前記積算器は、積算コンデンサを含み、前記積算コンデンサにかかる電圧は、測定期間中に前記共通電極と前記セル電極との間を流れる電流の一指標であり、
    前記セル電極の前記可変電位は、印加電圧によって制御される、デバイス。
  4. 請求項3に記載のデバイスであって、
    前記セル電極の前記可変電位は、バッファ手段を通じて前記印加電圧によって制御される、デバイス。
  5. 請求項1に記載のデバイスであって、
    前記積算器は、更に、バッファ要素を含み、前記バッファ要素は、前記積算器の出力が前記アナログ−デジタル変換器に接続される前に前記出力をバッファするために、前記アナログ−デジタル変換器に電気的に結合されている、デバイス。
  6. 請求項1に記載のデバイスであって、
    前記積算器に結合された前記アナログ−デジタル変換器は、測定期間の開始時に前記積算器の出力における第1の電圧を測定するとともに、前記測定期間の終了時に前記積算器の前記出力における第2の電圧を測定し、前記第2の電圧と前記第1の電圧との間の差は、前記電流の測定値に対応する、デバイス。
  7. 請求項6に記載のデバイスであって、
    前記測定期間は、少なくとも一部には、前記電流と、前記電流が飽和を引き起こすためにかかる時間とに基づいて調整される、デバイス。
  8. 請求項1に記載のデバイスであって、
    2つ以上の積算器が、それらの出力を、前記2つ以上の積算器に対応する結合されたアナログ−デジタル変換器に時分割多重化チャネルを通じて送信する、デバイス。
  9. 請求項1に記載のデバイスであって、
    前記アナログ−デジタル変換器のうちの少なくとも1つのアナログ−デジタル変換器が、比較器を含む、デバイス。
  10. 請求項9に記載のデバイスであって、
    前記アナログ−デジタル変換器は、制御アナログ入力を含み、前記制御アナログ入力は、前記制御アナログ入力における電圧を変化させることによって前記電流測定の可変サンプリングレートを制御する、デバイス。
  11. 請求項10に記載のデバイスであって、
    前記可変サンプリングレートは、前記電流が増すときに増加する、デバイス。
  12. 請求項10に記載のデバイスであって、
    前記変化される電圧は、比較器閾値を含む、デバイス。
  13. 請求項10に記載のデバイスであって、
    前記変化される電圧は、前記積算器のうちの1つの積算器の出力における初期電圧を含む、デバイス。
  14. 請求項13に記載のデバイスであって、
    前記積算器のうちの1つの積算器の出力の、前記初期電圧から比較器閾値に到達するまでの時間の測定値は、前記電流の測定値に対応する、デバイス。
  15. 請求項1に記載のデバイスであって、
    前記複数の測定セルからの一列の積算器は、前記複数のアナログ−デジタル変換器のうちの1つのアナログ−デジタル変換器に電気的に結合され、
    前記一列の積算器は、前記結合されたアナログ−デジタル変換器を時分割多重化チャネルを通じて共有する、デバイス。
  16. 請求項2に記載のデバイスであって、
    前記複数の測定セルのうちの少なくとも1つの測定セルの液体室内に、少なくとも1つの脂質、1つのナノポアタンパク質、及び1つの分子複合体を保持するように構成されるデバイス。
  17. 請求項16に記載のデバイスであって、
    前記分子複合体は、一本鎖DNA、一本鎖RNA、及びタグ付きヌクレオチドのうちの1つ以上を含む、デバイス。
  18. 請求項16に記載のデバイスであって、
    前記複数の測定セルのうちの前記少なくとも1つの測定セルの前記液体室内の前記脂質、前記ナノポアタンパク質、及び前記分子複合体に電気的刺激を供給するように構成されるデバイス。
  19. 請求項16に記載のデバイスであって、
    前記デバイスは、物理的状態を個々に検出し、前記物理的状態を、前記共通電極と前記セル電極との間で電圧を変調させる及び電流を測定することによって前記複数の測定セルのうちの各測定セルの前記液体室内の材料がとりえると考えられる複数の物理的状態から移行させるように構成され、
    前記考えられる複数の物理的状態は、
    脂質二重層が形成されていない状態と、
    脂質二重層が形成された状態と、
    脂質二重層にナノポアタンパク質が挿入され、ナノポアが形成された状態と、
    前記ナノポアに分子複合体が相互作用している状態と、
    を含む、デバイス。
  20. 請求項19に記載のデバイスであって、
    各測定セルは、前記測定セルの自身のペースで、尚且つ前記複数の測定セルのうちのその他の測定セルの物理的状態とは無関係に、前記考えられる複数の物理的状態を経て進む、デバイス。
  21. 請求項16に記載のデバイスであって、
    前記共通電極と前記セル電極との間を流れる電流を測定することによって、前記複数の測定セルのうちの1つの測定セルの前記液体室内の前記分子複合体に対応する具体的な塩基タイプを認識するように構成されるデバイス。
  22. 請求項2に記載のデバイスであって、
    前記共通電極と前記セル電極との間の電流は、前記積算器の端子に印加される制御電位に応じていずれかの方向に流れる、デバイス。
  23. 共通電極とセル電極との間に電圧を印加しつつそこを流れる電流を同時に測定するための電気回路であって、
    液体室が電解質を含むときに共通電位を電気的に供給する共通電極と、
    前記液体室が前記電解質を含むときに可変電位を電気的に供給するセル電極であって、前記共通電極と前記セル電極との間の電圧は、前記可変電位から前記一定の液体電位を減算したものに等しい、セル電極と、
    前記セル電極に電子的に結合された積算器であって、積算コンデンサを含み、前記積算コンデンサにかかる電圧は、測定期間中に前記共通電極と前記セル電極との間を流れる電流の一指標を含み、前記セル電極の前記可変電位は、印加電圧によって制御される、積算器と、
    を備える電気回路。
  24. 請求項23に記載の電気回路であって、
    前記積算器は、更に、演算増幅器を含み、
    前記演算増幅器の第1の入力は、前記積算コンデンサの第1の端子及び前記セル電極に電気的に結合され、前記第1の入力は、前記セル電極の前記可変電位を制御し、
    前記演算増幅器の出力は、前記積算コンデンサの第2の端子及び前記比較器の入力に電気的に結合される、電気回路。
  25. 請求項23に記載の電気回路であって、更に、
    前記積算器に電気的に結合されたアナログ−デジタル変換器を備える電気回路。
  26. 請求項23に記載の電気回路であって、
    前記共通電極と前記セル電極との間を流れる電流は、前記積算器の端子に印加される制御電位に応じていずれかの方向に流れる、電気回路。
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